JPH0547133B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

＜産業上の利用分野＞ 本発明は、帰還形パルス幅変調方式Ａ／Ｄ変換
器に関するものであり、詳しくは分解能の改善に
関するものである。 ＜従来の技術＞ Ａ／Ｄ変換器の一種に、帰還形パルス幅変調方
式Ａ／Ｄ変換器がある。 第５図はこのようなＡ／Ｄ変換器の一例を示す
構成説明図である。第５図において、１は被変換
アナログ入力信号V_Xの入力端子、２は基準クロ
ツクとして用いる矩形波を出力する矩形波信号発
生器であり、これら入力端子１および矩形波信号
発生器２の出力端子は積分器３の入力端子に接続
されている。４はコンパレータであり、積分器３
の出力信号INTと接地電位とを比較する。この
コンパレータ４の出力端子はフリツプフロツプ６
のデータ端子に接続されている。５はカウントク
ロツク発生器であり、その出力端子はフリツプフ
ロツプ６のクロツク端子に接続されるとともにア
ンドゲート９の第３の入力端子に接続されてい
る。フリツプフロツプ６はコンパレータ４の出力
信号CMPをカウントクロツクCLKに同期させる
ものであり、その出力信号PWMはアンドゲート
９の第２の入力端子に加えられるとともに切換ス
イツチ回路８に切換駆動信号FBとして加えられ
ている。切換スイツチ回路８の一方の固定接点ａ
には基準電圧源＋V_Sの陽極側が接続され、他方
の固定接点には基準電圧源−V_Sの陰極側が接続
され、可動接点は積分器３の入力端子に接続され
ている。なお、基準電圧源＋V_Sの陰極側および
基準電圧源−V_Sの陽極側はそれぞれ接地電位点
に接続されている。７は制御信号発生器であり、
その出力端子はアンドゲート９の第１の入力端子
に接続されている。この制御信号発生器７の出力
信号CTLの周期は、矩形波信号発生器２の出力
信号E_Cの周期の少なくとも２倍に設定される。
１０はアンドゲート９から出力されるクロツクパ
ルスCLKをカウントするカウンタである。 第６図は、このような回路の動作を説明するた
めのタイミングチヤートである。第６図におい
て、アは矩形波信号発生器２から出力される矩形
波信号E_Cを示し、イは積分器３の出力信号INT
を示し、ウはフリツプフロツプ６の出力信号
PWMを示し、エはカウントクロツク発生器５の
出力パルスCLKを示し、オ制御信号発生器７の
出力パルスCTLを示し、カはオアゲート９の出
力信号OUTを示し、キはスイツチ回路８を介し
て積分器３に加えられる基準電圧源±V_Sの出力
電圧E_Sを示している。 矩形波信号発生器２の出力レベルは例えばＨレ
ベルで＋5V、Ｌレベルで−5Vになるように設定
され、基準電圧源＋V_S、−V_Sの出力レベルも例え
ば＋5V、−5Vになるように設定されている。積
分器３の入力抵抗に着目すると、矩形波信号発生
器２から入力される電流i_Cが各基準電圧源＋V_S、
−V_Sから入力される電流i_Sの例えば2.5倍になる
ように設定されている。また、被変換アナログ入
力信号V_Xとの関係は、被変換アナログ入力信号
V_Xから積分器３に入力される電流i_Xの最大値が
各基準電圧源＋V_S、−V_Sから入力される電流i_Sと
等しくなるように設定されている。 矩形波信号E_Cが立ち上がる時刻t₁において切換
スイツチ回路８の可動接点は基準電圧源＋V_S側
の固定接点ａに切換接続され、制御信号発生器７
の出力信号CTLも立ち上がる。この状態では、
積分器３には被変換アナログ入力信号V_X、矩形
波信号＋E_Cおよび基準電圧源＋V_Sのそれぞれに
関連した電流i_X、i_C、i_Sが入力され、積分器３の
出力信号INTは最大傾斜で減少して時刻t₂で零レ
ベルになる。積分器３の出力信号INTが零レベ
ルになるとコンパレータ４の出力信号CMPは反
転し、フリツプフロツプ６の出力信号PWMもＨ
レベルになる。フリツプフロツプ６の出力信号
PWMがＨレベルになることにより切換スイツチ
回路８の可動接点は基準電圧源−V_S側の固定接
点ｂに切換接続される。これにより、積分器３に
は被変換アナログ入力信号V_X、矩形波信号＋E_C
および基準電圧源−V_Sのそれぞれに関連した電
流i_X、i_C、−i_Sが入力され、積分器３の出力信号
INTは最大傾斜よりも緩い傾斜で減少する。ま
た、フリツプフロツプ６の出力信号PWMがＨレ
ベルになることによりアンドゲート９が開かれ、
カウントクロツク発生器５の出力パルスCLKは
カウンタ１０に加えられてカウントされることに
なる。矩形波信号E_Cは立ち上がり時刻t₁から一定
の時間Ｔ／２が経過した時刻t₃で立ち下がる。こ
れにより、積分器３には被変換アナログ入力信号
V_X、矩形波信号−E_Cおよび基準電圧源−V_Sのそ
れぞれに関連した電流i_X、−i_C、−i_Sが入力されて
積分器３の出力信号INTは反転し、最大傾斜で
増加して時刻t₄で零レベルになる。積分器３の出
力信号INTが零レベルになるとコンパレータ４
の出力信号CMPは再び反転してフリツプフロツ
プ６の出力信号PWMはＬレベルになる。フリツ
プフロツプ６の出力信号PWMがＬレベルになる
ことにより切換スイツチ回路８の可動接点は基準
電圧源＋V_S側の固定接点ｂに切換接続される。
この状態では、積分器３には被変換アナログ入力
信号V_X、矩形波信号−E_Cおよび基準電圧源＋V_S
のそれぞれに関連した電流i_X、−i_C、i_Sが入力さ
れ、積分器３の出力信号INTは最大傾斜よりも
暖い傾斜で増加する。また、フリツプフロツプ６
の出力信号PWMがＬレベルになることによりア
ンドゲート９は閉じられ、カウンタ１０はカウン
トクロツク発生器５から出力されるクロツクパル
スCLKのカウントを中断してカウント値を保持
する。矩形波信号E_Cは立ち下がり時刻t₃から一定
の時間Ｔ／２が経過した時刻t₅で立ち上がる。以
下、同様の動作を時刻t₆で制御信号CTLが立ち下
がるまでの間繰り返す。第７図では、制御信号
CTLは矩形波信号E_Cの３周期間Ｈレベルが保た
れている。 これにより、カウンタ１０は、矩形波信号E_C
の３周期間の積分によるパルス幅信号PWMの時
間に関連したクロツクパルスCLKをカウントす
る。従つて、被変換アナログ入力信号V_Xが零の
時とフルケールの時におけるカウンタ１０のカウ
ント値を予め校正しておくことにより、カウンタ
１０のカウント値から未知の被変換アナログ入力
信号V_Xの値を求めることができる。 また、制御信号CTLを矩形波信号E_CのＮ周期
分に設定してパルス幅信号PWMをカウントする
のにあたつて、スイツチ回路８はカウントクロツ
クCLKに同期した信号FBで駆動されることから
Ｍ−１周期までの誤差はＭ周期目のパルス幅信号
PWMで補正されることになり、全カウントの誤
差はＮ周期目のパルス幅信号PWMに依存して±
１パルスになる。 ＜発明が解決しようとする課題＞ ところで、このように構成されるＡ／Ｄ変換器
の分解能はカウンタ１０に加えられるクロツクパ
ルスCLKの周波数と制御信号CTLにより制御さ
れるカウンタ１０のカウント時間によつて決定さ
れる。すなわち、従来の構成では、カウンタ１０
に加えられるクロツクパルスCLKの周波数を高
くし、カウンタ１０のカウント時間を長くするこ
とにより測定分解能を高めることができる。 しかし、クロツクパルスCLKの周波数を高く
した場合には回路素子としてクロツクパルスの周
波数に応じて高速素子を用いなければならず、コ
ストが高くなつてしまう。 また、カウント時間を長くすると測定時間が長
くなり、高速測定が行えなくなる。 本発明は、このような点に着目したものであ
り、その目的は、比較的低速の回路素子を用いな
がら比較的短時間で高分解能の測定が行える帰還
形パルス幅変調方式Ａ／Ｄ変換器を提供すること
にある。 ＜課題を解決するための手段＞ 本発明の帰還形パルス幅変調方式Ａ／Ｄ変換器
は、 基準クロツク発生手段と、 正負一対の基準電圧源と、 この基準電圧源の出力を選択的に送出するスイ
ツチ回路と、 前記基準クロツク、前記スイツチ回路を介して
送出される基準電圧源の出力信号および被変換ア
ナログ入力信号を加算して積分する積分器と、 この積分器の出力信号と接地電位を比較するコ
ンパレータと、 前記基準クロツクの周期よりも短い周期を有し
基準クロツクに同期した基本カウントクロツクパ
ルスを含む互いの位相が異なるｎ相（ｎは２以
上）のカウントクロツクパルスを出力するカウン
トクロツクパルス発生手段と、 前記基準クロツクのＮ倍（Ｎは２以上）の周期
を有し基準クロツクに同期した第１の制御信号
と、この第１の制御信号の周期内における基準ク
ロツクのＮ番目の周期間のみ立ち上がる第２の制
御信号と、第１の制御信号に先行してクリア信号
を出力する制御信号発生手段と、 前記コンパレータの出力信号と各相のカウント
クロツクパルスを入力として前記コンパレータの
出力信号を各相のカウントクロツクパルス系統毎
に同期化し、これら同期化されたコンパレータの
出力信号と同期化される前のコンパレータの出力
信号の立ち上がりおよび立ち下がりにおける端数
時間の有無をカウントクロツクパルスの周期の
１／ｎの分解能で各相のカウントクロツクパルス
系統毎に検出し、各相のカウントクロツクパルス
系統毎に端数時間の有無を表すフラグを出力する
端数時間検出手段と、 前記コンパレータの出力信号、ｎ相のいずれか
のカウントクロツクパルスに同期化されたコンパ
レータの出力信号および前記第２の制御信号を入
力として前記積分器に入力される電流の平均値が
零になるように前記スイツチ回路をカウントクロ
ツクパルスの周期の１／ｎの分解能で駆動するス
イツチ駆動手段と、 ｎ相のいずれかのカウントクロツクパルス、こ
のｎ相のいずれかのカウントクロツクパルスに同
期化されたコンパレータの出力信号および前記第
１の制御信号が入力されるゲートと、 このゲートから出力されるｎ相のいずれかのカ
ウントクロツクパルスをカウントするカウンタ
と、 このカウンタのカウント結果に対して前記端数
時間検出手段から出力される各フラグの状態に基
づく補正演算を行う補正演算手段、 とで構成されたことを特徴とする。 （実施例） 以下、図面を用いて本発明の実施例を詳細に説
明する。 第１図は本発明の一実施例を示す構成説明図で
あり、第５図と同一部分には同一符号を付けてい
る。 第１図において、１１はカウントクロツク発生
器であり、このカウントクロツク発生器１１から
は位相が180°ずれた基本カウントクロツクパルス
CLKと反転カウントクロツクパルスCLK^-が出力
されている。 １２は制御信号発生器であり、この制御信号発
生器１２からは、基準クロツクとして用いる矩形
波信号E_CのＮ倍（Ｎは２以上）の周期を有し基
準クロツクE_Cに同期した第１の制御信号CTLと、
この第１の制御信号CTLの周期内における基準
クロツクE_CのＮ番目の周期間のみ立ち上がる第
２の制御信号EOCと、第１の制御信号CTLに先
行したクリア信号CLRが出力される。 １３は端数時間検出回路であり、コンパレータ
４の出力信号CMPと各相のカウントクロツクパ
ルスCLK，CLK^-を入力としてコンパレータ４の
出力信号CMPの立ち上がりおよび立ち下がりの
端数時間をカウントクロツクパルスCLKの周期
の1/2の分解能で検出する。端数時間検出回路１
３において、１４〜１７はＤ形フリツプフロツ
プ、１８〜２３はアンドゲート、２４，２６は
JKフリツプフロツプである。Ｄ形フリツプフロ
ツプ１４，１６のデータ端子Ｄにはコンパレータ
４の出力信号CMPが入力され、Ｄ形フリツプフ
ロツプ１４，１５のクロツク端子にはクロツク
CLKが入力され、Ｄ形フリツプフロツプ１６，
１７のクロツク端子にはクロツクCLK^-が入力さ
れている。Ｄ形フリツプフロツプ１４の出力端子
ＱはＤ形フリツプフロツプ１５のデータ端子Ｄに
接続されるとともにアンドゲート１８の一方の入
力端子に接続され、出力端子Q^-はアンドゲート
１９の一方の入力端子に接続されている。Ｄ形フ
リツプフロツプ１５の出力端子Ｑはアンドゲート
１９の他方の入力端子に接続され、出力端子Q^-
はアンドゲート１８の他方の入力端子に接続され
ている。Ｄ形フリツプフロツプ１６の出力端子Ｑ
はＤ形フリツプフロツプ１７のデータ端子Ｄに接
続されるとともにアンドゲート２０の一方の入力
端子に接続され、出力端子Q^-はアンドゲート２
１の一方の入力端子に接続されている。Ｄ形フリ
ツプフロツプ１７の出力端子Ｑはアンドゲート２
１の他方の入力端子に接続され、出力端子Q^-は
アンドゲート２０の他方の入力端子に接続されて
いる。アンドゲート２２にはアンドゲート１８，
２０の出力信号，および第２の制御信号
EOCが加えられ、その出力信号はJKフリツプ
フロツプ２４のＪ端子に加えられている。アンド
ゲート２３にはアンドゲート１９，２１の出力信
号，および第２の制御信号EOCが加えられ、
その出力信号はJKフリツプフロツプ２６のＪ
端子に加えられている。JKフリツプフロツプ２
４の出力端子Q^-からはフラグUPが出力端子２５
に出力され、JKフリツプフロツプ２６の出力端
子Q^-からはフラグDNが出力端子２７に出力され
ている。なお、JKフリツプフロツプ２４，２６
のＫ端子にはクリア信号CLRが加えられ、クロ
ツク端子には基本カウントクロツクCLKが加え
られている。 アンドゲート９には基本カウントクロツク
CLK、第１の制御信号CTLおよびＤ形フリツプ
フロツプ１４の出力端子Ｑの出力信号PWMが入
力され、その出力信号OUTはカウンタ１０に加
えられている。カウンタ１０にはクリア信号
CLRも加えられている。 ２８はセレクタであり、一方の入力端子Ａには
コンパレータ４の出力信号CMPが入力され、他
方の入力端子ＢにはＤ形フリツプフロツプ１４の
出力端子Ｑの出力信号PWMが入力され、制御端
子A^-／Ｂには第１の制御信号CTLが入力され、
出力端子Ｙから出力される信号SLはオアゲート
３０の一方の入力端子に接続されている。このセ
レクタ２８は、第１の制御信号CTLがＨレベル
の状態では端子Ｂに入力されるＤ形フリツプフロ
ツプ１４の出力信号PWMを信号SLとしてオアゲ
ート３０に出力し、第１の制御信号CTLがＬレ
ベルの状態では端子Ａに入力されるコンパレータ
４の出力信号CMPを信号SLとしてオアゲート３
０に出力する。 ２９はアンドゲートあり、一方の入力端子には
アンドゲート２０の出力端子（SB）が入力さ
れ、他方の入力端子には第２の制御信号EOCが
入力され、出力信号SPはオアゲート３０の他方
の入力端子に加えられている。オアゲート３０の
出力信号FBはスイツチ回路８に切換駆動信号と
して加えられている。 第２図は第１図の要部における各信号のタイミ
ングを示したものであり、アは矩形波信号発生器
２０の出力信号E_Cを示し、イは制御信号発生器
１２から出力される第１の制御信号CTLを示し、
ウは制御信号発生器１２から出力される第２の制
御信号EOCを示し、エは制御信号発生器１２か
ら出力されるクリア信号CLRを示し、オはカウ
ントクロツク発生器１１から出力される基本カウ
ントクロツクCLKを示し、カはＤ形フリツプフ
ロツプ１４から出力されるPWM信号を示し、キ
はアンドゲート９の出力信号OUTを示している。 第１の制御信号CTLは矩形波信号E_Cの立ち上
がりに同期して時刻t₃で立ち上がり、矩形波信号
E_Cの４周期間Ｈレベルになつている。第２の制
御信号EOCは矩形波信号E_Cの４周期目の立ち上
がりに同期して時刻t₄で立ち上がつて５周期目の
立ち上がりに同期して時刻t₅で立ち下がり、４周
期目の間だけＨレベルになつている。クリア信号
CLRは第１の制御信号CTLの立ち上がりに先行
する時刻t₁で立ち上がつて時刻t₃に達する前の時
刻t₂で立ち下がり、カウンタ１０をクリアする。
なお、この間における積分器３の動作は従来と同
じである。 第３図および第４図は第２図の時刻t₄からt₅の
間における端数時間検出回路１３の動作に着目し
たタイミングチヤートであり、第３図はCMP信
号とPWM信号のずれが立ち上がり、立ち下がり
ともカウントクロツクの周期の1/2よりも大きい
状態を示し、第４図はCMP信号とPWM信号の
ずれが立ち上がり、立ち下がりともカウントクロ
ツクの周期の1/2よりも小さい状態を示している。
これら図において、アはカウントクロツク発生器
１１から出力される基本カウントクロツクCLK
を示し、イはカウントクロツク発生器１１から出
力される反転カウントクロツクCLK^-を示し、ウ
は制御信号発生器１２から出力される第２の制御
信号EOCを示し、エはコンパレータ４の出力信
号CMPを示している。オはアンドゲート１８の
出力信号であつてCMP信号の立ち上がりを基
本カウントクロツクCLKで同期微分したもので
あり、カはアンドゲート２０の出力信号であつ
てCMP信号の立ち上がりを反転カウントクロツ
クCLK^-で同期微分したものである。キはアンド
ゲート２２の出力信号を示し、クはJKフリツ
プフロツプ２４の出力信号UPを示している。ケ
はアンドゲート１９の出力信号であつてCMP
信号の立ち下がりを基本カウントクロツクCLK
で同期微分したものであり、コはアンドゲート２
１の出力信号であつてCMP信号の立ち下がり
を反転カウントクロツクCLK^-で同期微分したも
のである。サはアンドゲート２３の出力信号を
示し、シはJKフリツプフロツプ２６の出力信号
DNを示し、スはＤ形フリツプフロツプ１４の出
力信号PWMを示し、セはオアゲート３０の出力
信号FBを示している。 第３図では、信号は反転カウントクロツク
CLK^-の立ち上がりに同期して時刻t₁で立ち上が
つて反転カウントクロツクCLK^-の次の立ち上が
りに同期して時刻t₃で立ち下がり、信号は基本
カウントクロツクCLKの立ち上がりに同期して
時刻t₂で立ち上がつて基本カウントクロツクCLK
の次の立ち上がりに同期して時刻t₄で立ち下がる
ので、信号は時刻t₂とt₃の間のカウントクロツ
クの周期の1/2の間だけＨレベルになる。これら
の間では基本カウントクロツクCLKは立ち上が
つていないのでフラグUPはＨレベルのままであ
る。同様に、信号は反転カウントクロツク
CLK^-の立ち上がりに同期して時刻t₅で立ち上が
つて反転カウントクロツクCLK^-の次の立ち上が
りに同期して時刻t₇で立ち下がり、信号は基本
カウントクロツクCLKの立ち上がりに同期して
時刻t₆で立ち上がつて基本カウントクロツクCLK
の次の立ち上がりに同期して時刻t₈で立ち下がる
ので、信号は時刻t₆とt₇の間のカウントクロツ
クの周期の1/2の間だけＨレベルになる。これら
の間では基本カウントクロツクCLKは立ち上が
つていないのでフラグDNもＨレベルのままであ
る。信号FBは信号CMPが立ち上がつた後の最初
の反転カウントクロツクCLK^-の立ち上がりに同
期して時刻t₁で立ち上がり、信号CMPが立ち下
がつた後の最初の基本カウントクロツクCLKの
立ち上がりに同期して時刻t₆で立ち下がるので、
信号FBのパルス幅は信号PWMのパルス幅に対
してカウントクロツクの周期の1/2が加算される
ことになる。 これにより、矩形波信号E_Cの（Ｎ−１）周期
までの誤差はカウントクロツクの周期の1/2の分
解能で補正されることになる。 第４図では、信号は基本カウントクロツク
CLKの立ち上がりに同期して時刻t₁で立ち上がつ
て基本カウントクロツクCLKの次の立ち上がり
に同期して時刻t₃で立ち下がり、信号は反転カ
ウントクロツクCLK^-の立ち上がりに同期して時
刻t₂で立ち上がつて反転カウントクロツクCLK^-
の次の立ち上がりに同期して時刻t₄で立ち下がる
ので、信号は時刻t₂とt₃の間のカウントクロツ
クの周期の1/2の間だけＨレベルになる。これら
の間の時刻t₃における基本カウントクロツクCLK
の立ち上がりに同期してフラグUPはＬレベルに
変化する。同様に、信号は基本カウントクロツ
クCLKの立ち上がりに同期して時刻t₅で立ち上が
つて基本カウントクロツクCLKの次の立ち上が
りに同期して時刻t₇で立ち下がり、信号は反転
カウントクロツクCLK^-の立ち上がりに同期して
時刻t₆で立ち上がつて反転カウントクロツク
CLK^-の次の立ち上がりに同期して時刻t₈で立ち
下がるので、信号は時刻t₆とt₇の間のカウント
クロツクの周期の1/2の間だけＨレベルになる。
これらの間の時刻t₇における基本カウントクロツ
クCLKの立ち上がりに同期してフラグDNもＬレ
ベルに変化する。信号FBは信号CMPが立ち上が
つた後の最初の基本カウントクロツクCLKの立
ち上がりに同期して時刻t₁で立ち上がり、信号
CMPが立ち下がつた後の最初の基本カウントク
ロツクCLKの立ち上がりに同期して時刻t₅で立ち
下がるので、信号FBのパルス幅は信号PWMの
パルス幅と等しくなり、カウンタクロツクの周期
の1/2が加算されることはない。 ところで、第１の制御信号CTLがＨレベルで
カウンタ１０が信号PWMのパルス幅をカウント
している状態では信号PWMが信号FBとしてス
イツチ回路８帰還されるが、第１の制御信号
CTLがＬレベルでカウンタ１０が信号PWMのパ
ルス幅をカウントしていない状態では信号CMP
が信号FBとしてスイツチ回路８に帰還される。 これにより、カウンタ１０が信号PWMのパル
ス幅をカウントしていない状態での積分器３のコ
ンデンサのチヤージは零になる。 カウンタ１０のカウント結果CNTに対する補
正は、このようにして端数時間検出回路１３から
出力されるフラグUP、DNのレベルを例えばソ
フトウエアで検出し、次表に示すそれらのレベル
の組合せに応じて選択的に（CNT±0.5カウント
クロツク周期）の演算を行うことにより実行され
る。 <Industrial Application Field> The present invention relates to a feedback pulse width modulation type A/D converter, and specifically relates to improvement of resolution. <Prior Art> One type of A/D converter is a feedback pulse width modulation type A/D converter. FIG. 5 is a configuration explanatory diagram showing an example of such an A/D converter. In FIG. 5, 1 is an input terminal for the analog input signal to be converted _V The terminal is connected to the input terminal of the integrator 3. 4 is a comparator, and integrator 3
Compare the output signal INT and the ground potential. The output terminal of this comparator 4 is the flip-flop 6.
connected to the data terminal of the 5 is a count clock generator whose output terminal is connected to the clock terminal of the flip-flop 6 and to the third input terminal of the AND gate 9. The flip-flop 6 synchronizes the output signal CMP of the comparator 4 with the count clock CLK, and its output signal PWM is applied to the second input terminal of the AND gate 9 and also applied to the changeover switch circuit 8 as a switching drive signal FB. It is being One fixed contact a of the changeover switch circuit 8
is connected to the anode side of the reference voltage source +V _S , the other fixed contact is connected to the cathode side of the reference voltage source -V _S , and the movable contact is connected to the input terminal of the integrator 3 . Note that the cathode side of the reference voltage source +V _S and the anode side of the reference voltage source -V _S are each connected to a ground potential point. 7 is a control signal generator;
Its output terminal is connected to the first input terminal of AND gate 9. The period of the output signal CTL of the control signal generator 7 is set to be at least twice the period of the output signal E _C of the rectangular wave signal generator 2.
A counter 10 counts the clock pulse CLK output from the AND gate 9. FIG. 6 is a timing chart for explaining the operation of such a circuit. In FIG. 6, A shows the rectangular wave signal E _C output from the rectangular wave signal generator 2, and B shows the output signal INT of the integrator 3.
, and c is the output signal of flip-flop 6.
PWM, E shows the output pulse CLK of the count clock generator 5, O shows the output pulse CTL of the control signal generator 7, F shows the output signal OUT of the OR gate 9, and G shows the output signal OUT of the OR gate 9. The output voltage E _S of the reference voltage source ±V _S applied to the integrator 3 is shown. The output level of the square wave signal generator 2 is set to, for example, +5V at H level and -5V at L level, and the output levels of the reference voltage sources +V _S and -V _S are also set to, for example, +5V and -5V. It is set. Focusing on the input resistance of the integrator 3, the current i _C input from the square wave signal generator 2 is equal to each reference voltage source +V _S ,
It is set to be, for example, 2.5 times the current i _S input from −V _S. In addition, the relationship with the analog input signal to be converted _V
The maximum value of the current _iX inputted from _VX to the integrator 3 is set to be equal to the current _iS inputted from each reference voltage source + _Vs and _-Vs . At time t ₁ when the square wave signal E _C rises, the movable contact of the changeover switch circuit 8 is switched to the fixed contact a on the reference voltage source +V _S side, and the control signal generator 7
The output signal CTL also rises. In this state,
The integrator 3 receives currents _{i X} , i _C , and i _S associated with _the analog input signal to be converted _V It decreases at the maximum slope and reaches zero level at time t ₂ . When the output signal INT of the integrator 3 becomes zero level, the output signal CMP of the comparator 4 is inverted, and the output signal PWM of the flip-flop 6 also goes high.
become the level. Output signal of flip-flop 6
When PWM becomes H level, the movable contact of the changeover switch circuit 8 is switched and connected to the fixed contact b on the reference voltage source -V _S side. As a result, the integrator 3 receives the converted analog input signal V _X and the rectangular wave signal + E _C
and the reference voltage source _{−V S} respectively, and _the output signal of _the integrator 3 is
INT decreases with slopes less steep than the maximum slope. Furthermore, when the output signal PWM of the flip-flop 6 becomes H level, the AND gate 9 is opened.
The output pulse CLK of the count clock generator 5 will be added to the counter 10 and counted. The rectangular wave signal E _C falls at a time t ₃ when a certain time T/2 has elapsed from the rise time t ₁ . As a result, the integrator 3 receives the analog input signal to be converted.
The output signal INT of _{the integrator 3} is inverted by inputting _{the currents i} It increases and reaches zero level at time _t4 . When the output signal INT of the integrator 3 reaches zero level, the comparator 4
The output signal CMP of the flip-flop 6 is inverted again, and the output signal PWM of the flip-flop 6 becomes L level. When the output signal PWM of the flip-flop 6 becomes L level, the movable contact of the changeover switch circuit 8 is switched and connected to the fixed contact b on the reference voltage source +V _S side.
In this state, the integrator 3 has the analog input signal _{to be} converted _V
, respectively, and the output signal _INT of the integrator 3 increases with _a slope warmer than the _maximum slope. Also, flip-flop 6
When the output signal PWM becomes L level, the AND gate 9 is closed, and the counter 10 stops counting the clock pulse CLK output from the count clock generator 5 and holds the count value. The rectangular wave signal E _C rises at time t ₅ after a predetermined time T/2 has elapsed from the fall time t ₃ . Thereafter, similar operations are repeated until the control signal CTL falls at time _t6 . In Figure 7, the control signal
CTL is maintained at the H level for three cycles of the rectangular wave signal _EC . As a result, the counter 10 receives the square wave signal E _C
The time-related clock pulse CLK of the pulse width signal PWM is counted by integrating over three periods of the pulse width signal PWM. Therefore, by calibrating in advance the count values of the counter 10 when the analog input signal to be converted V _X is zero and when it is at full scale, the value of the unknown analog input signal to be converted _V can be found. Furthermore, when counting the pulse width signal PWM by setting the control signal CTL to N periods of the rectangular wave signal E _C , the switch circuit 8 must be driven by the signal FB synchronized with the count clock CLK. The error from to M-1 period is the M-th period pulse width signal.
It will be corrected by PWM, and the total count error will depend on the Nth period pulse width signal PWM.
It becomes 1 pulse. <Problems to be Solved by the Invention> Incidentally, the resolution of the A/D converter configured as described above depends on the frequency of the clock pulse CLK applied to the counter 10 and the count time of the counter 10 controlled by the control signal CTL. It is determined. That is, in the conventional configuration, the counter 10
The measurement resolution can be increased by increasing the frequency of the clock pulse CLK applied to the clock pulse CLK and lengthening the counting time of the counter 10. However, when the frequency of the clock pulse CLK is increased, high-speed elements must be used as circuit elements in accordance with the frequency of the clock pulse, resulting in an increase in cost. Furthermore, if the count time is increased, the measurement time becomes longer, making it impossible to perform high-speed measurement. The present invention has focused on these points, and its purpose is to provide a feedback pulse width modulation type A/D converter that can perform high-resolution measurements in a relatively short time while using relatively low-speed circuit elements. Our goal is to provide the following. <Means for Solving the Problems> The feedback pulse width modulation type A/D converter of the present invention includes a reference clock generating means, a pair of positive and negative reference voltage sources, and selectively transmits the output of the reference voltage sources. an integrator that adds and integrates the reference clock, the output signal of the reference voltage source sent through the switch circuit, and the analog input signal to be converted; a comparator for comparison, and outputs count clock pulses of n phases (n is 2 or more) having different phases from each other, including a basic count clock pulse having a cycle shorter than the cycle of the reference clock and synchronized with the reference clock. a count clock pulse generating means; a first control signal having a period N times that of the reference clock (N is 2 or more) and synchronized with the reference clock; a second control signal that rises only during the Nth cycle; control signal generating means that outputs a clear signal in advance of the first control signal; The output signals of the comparators are synchronized for each phase count clock pulse system, and the presence or absence of fractional times in the rising and falling edges of the output signals of the comparators before being synchronized with these synchronized output signals of the comparators is determined. Fractional time detection means detects each phase of the count clock pulse system with a resolution of 1/n of the period of the count clock pulse, and outputs a flag indicating the presence or absence of fractional time for each phase of the count clock pulse system. and the average value of the current input to the integrator by inputting the output signal of the comparator, the output signal of the comparator synchronized with one of the n-phase count clock pulses, and the second control signal is zero. a switch driving means for driving the switch circuit with a resolution of 1/n of the period of the count clock pulse so that the count clock pulse of any of the n phases; a gate to which the output signal of the comparator synchronized with the output signal and the first control signal are input; a counter that counts one of the n-phase count clock pulses output from the gate; and a count result of the counter. and a correction calculation means for performing a correction calculation based on the state of each flag output from the fractional time detection means. (Example) Hereinafter, an example of the present invention will be described in detail using the drawings. FIG. 1 is a configuration explanatory diagram showing one embodiment of the present invention, and the same parts as in FIG. 5 are given the same reference numerals. In FIG. 1, 11 is a count clock generator, and this count clock generator 11 generates a basic count clock pulse whose phase is shifted by 180°.
CLK and inverted count clock pulse CLK ^- are output. Reference numeral 12 denotes a control signal generator, and from this control signal generator 12, a first clock signal having a period N times (N is 2 or more) a rectangular wave signal E _C used as a reference clock and synchronized with the reference clock E _C is generated. the control signal CTL of
A second control signal EOC that rises only during the Nth cycle of the reference clock _EC within the cycle of the first control signal CTL and a clear signal CLR that precedes the first control signal CTL are output. Reference numeral 13 denotes a fractional time detection circuit, which inputs the output signal CMP of the comparator 4 and the count clock pulses CLK, CLK ^- of each phase, and calculates the fractional time of the rise and fall of the output signal CMP of the comparator 4 by counting the clock pulse CLK. Detected with a resolution of 1/2 of the cycle. Fractional time detection circuit 1
3, 14 to 17 are D-type flip-flops, 18 to 23 are AND gates, and 24 and 26 are
It's a JK flip flop. The output signal CMP of the comparator 4 is input to the data terminal D of the D-type flip-flops 14 and 16, and the clock terminal of the D-type flip-flops 14 and 15 receives the clock signal.
CLK is input, D type flip-flop 16,
A clock CLK ^- is input to the clock terminal 17. The output terminal Q of the D-type flip-flop 14 is connected to the data terminal D of the D-type flip-flop 15 and to one input terminal of an AND gate 18, and the output terminal Q ^- is connected to one input terminal of an AND gate 19. ing. The output terminal Q of the D-type flip-flop 15 is connected to the other input terminal of the AND gate 19, and the output terminal Q ^-
is connected to the other input terminal of AND gate 18. Output terminal Q of D-type flip-flop 16
is connected to the data terminal D of the D-type flip-flop 17 and also to one input terminal of the AND gate 20, and the output terminal Q ^- is connected to the AND gate 2.
It is connected to one input terminal of 1. The output terminal Q of the D-type flip-flop 17 is an AND gate 2.
The output terminal Q ⁻ is connected to the other input terminal of the AND gate 20 . AND gate 22 has AND gate 18,
20 output signals and a second control signal
EOC is applied and its output signal is applied to the J terminal of JK flip-flop 24. The output signals of the AND gates 19 and 21 and the second control signal EOC are applied to the AND gate 23.
Its output signal is J of JK flip-flop 26.
added to the terminal. JK flip flop 2
From output terminal Q ^- of 4, flag UP is output terminal 25
The flag DN is output from the output terminal Q ^- of the JK flip-flop 26 to the output terminal 27 . In addition, JK flip-flop 24, 26
A clear signal CLR is applied to the K terminal, and a basic count clock CLK is applied to the clock terminal. And gate 9 has a basic count clock
CLK, the first control signal CTL, and the output signal PWM of the output terminal Q of the D-type flip-flop 14 are input, and the output signal OUT is applied to the counter 10. Clear signal for counter 10
CLR has also been added. 28 is a selector, one input terminal A receives the output signal CMP of the comparator 4, the other input terminal B receives the output signal PWM of the output terminal Q of the D-type flip-flop 14, and the control terminals A ^- The first control signal CTL is input to /B,
The signal SL output from the output terminal Y is connected to one input terminal of the OR gate 30. This selector 28 outputs the output signal PWM of the D-type flip-flop 14 inputted to the terminal B as a signal SL to the OR gate 30 when the first control signal CTL is at the H level, and when the first control signal CTL is at the L level. In the state of
Output to 0. 29 has an AND gate, the output terminal (SB) of the AND gate 20 is input to one input terminal, the second control signal EOC is input to the other input terminal, and the output signal SP is input to the other input terminal of the OR gate 30. added to the input terminal. The output signal FB of the OR gate 30 is applied to the switch circuit 8 as a switching drive signal. FIG. 2 shows _the timing of each signal in the main part of FIG. 1 control signal CTL,
C shows the second control signal EOC output from the control signal generator 12, D shows the clear signal CLR output from the control signal generator 12, and O shows the basic signal EOC output from the count clock generator 11. The count clock CLK is shown, the symbol F indicates the PWM signal output from the D-type flip-flop 14, and the symbol K indicates the output signal OUT of the AND gate 9. The first control signal CTL rises at time _t3 in synchronization with the rise of the rectangular wave signal _E
It remains at H level for four cycles of E _C. The second control signal EOC rises at time t4 in synchronization with the rising edge of the fourth period of the rectangular wave signal _EC , falls at time _t5 in synchronization with the rising edge of the fifth period, and falls at time _t5 in synchronization with the rising edge of the fifth period. It is at H level only for a while. clear signal
CLR rises at time t ₁ preceding the rise of the first control signal CTL and falls at time t ₂ before reaching time t ₃ to clear the counter 10 .
Note that the operation of the integrator 3 during this period is the same as the conventional one. 3 and 4 are timing charts focusing on the operation of the fractional time detection circuit 13 between time t ₄ and t ₅ in FIG. Both falling edges indicate a state where the difference is greater than 1/2 of the count clock period, and Figure 4 shows a state where both rising and falling deviations between the CMP signal and PWM signal are smaller than 1/2 of the count clock period. It shows.
In these figures, A is the basic count clock CLK output from the count clock generator 11.
, A indicates the inverted count clock CLK ^- output from the count clock generator 11, C indicates the second control signal EOC output from the control signal generator 12, and D indicates the output of the comparator 4. Signal CMP is shown. O is the output signal of the AND gate 18, which is obtained by synchronously differentiating the rising edge of the CMP signal with the basic count clock CLK, and F is the output signal of the AND gate 20, which is obtained by inverting the rising edge of the CMP signal and inverting the counting clock CLK. It is synchronously differentiated at ^- . The symbol "K" indicates the output signal of the AND gate 22, and the symbol "K" indicates the output signal UP of the JK flip-flop 24. ke is the output signal of AND gate 19 and CMP
The falling edge of the signal is the basic count clock CLK.
, and ko is the AND gate 2
1 output signal, which is obtained by synchronously differentiating the falling edge of the CMP signal with an inverted count clock CLK ^- . s indicates the output signal of the AND gate 23, and s indicates the output signal of the JK flip-flop 26.
In the figure, DN indicates the output signal PWM of the D-type flip-flop 14, and C indicates the output signal FB of the OR gate 30. In Figure 3, the signal is an inverted count clock.
The signal rises at time t ₁ in synchronization with the rising edge of CLK - and falls at time t ₃ in synchronization with the next rising edge of inverted count clock CLK ^- . The signal is synchronized ^with the rising edge of basic count clock CLK. Starts up at time t ₂ and starts basic count clock CLK
Since the signal falls at time _t4 in synchronization with the next rising edge of , the signal remains at the H level for only 1/2 of the period of the count clock between times _t2 and _t3 . During these periods, the basic count clock CLK does not rise, so the flag UP remains at the H level. Similarly, the signal is an inverted count clock.
The signal rises at time _t5 in synchronization with the rising edge of ^{CLK -} and falls at time t ₇ in synchronization with the next rising edge of inverted count clock CLK -.The signal is synchronized with the rising edge of basic count clock CLK. Start up at time t ₆ and start basic count clock CLK
Since the signal falls at time _t8 in synchronization with the next rising edge of , the signal remains at the H level for only 1/2 of the period of the count clock between times _t6 and _t7 . During these periods, the basic count clock CLK does not rise, so the flag DN also remains at the H level. The signal FB rises at time _t1 in synchronization with the first rise of the inverted count clock CLK ^- after the rise of the signal CMP, and the rise of the first basic count clock CLK after the fall of the signal CMP. Since it falls at time t ₆ in synchronization with
The pulse width of the signal FB is the sum of 1/2 of the period of the count clock to the pulse width of the signal PWM. As a result, errors up to (N-1) cycles of the rectangular wave signal E _C are corrected with a resolution of 1/2 of the cycle of the count clock. In Figure 4, the signal is the basic count clock.
The signal rises at time _t1 in synchronization with the rising edge of CLK, falls at time _t3 in synchronization with the next rising edge of basic count clock CLK, and the signal clocks in synchronization with the rising edge of inverted count clock CLK ^- . Rise at t ₂ and invert count clock CLK ^-
Since the signal falls at time _t4 in synchronization with the next rising edge of , the signal remains at the H level for only 1/2 of the period of the count clock between times _t2 and _t3 . Basic count clock CLK at time t ₃ between these
The flag UP changes to L level in synchronization with the rising edge of . Similarly, the signal rises at time _t5 in synchronization with the rising edge of the basic count clock CLK, falls at time _t7 in synchronization with the next rising edge of the basic count clock CLK, and the signal is inverted as the inverted count clock. The inverted count clock rises at time _t6 in synchronization with the rise of CLK ^-.
Since it falls at time _t8 in synchronization with the next rise of CLK ^- , the signal goes to the H level only for 1/2 of the period of the count clock between times _t6 and _t7 .
In synchronization with the rise of the basic count clock CLK at time _t7 between these, the flag DN also changes to the L level. The signal FB rises at time t1 in synchronization with the first rise of the basic count clock CLK after the signal CMP rises, and the signal FB rises at time _t1 .
Since it falls at time _t5 in synchronization with the first rise of the basic count clock CLK after CMP falls, the pulse width of the signal FB is equal to the pulse width of the signal PWM, which is equal to the period of the counter clock. 1/2 is never added. By the way, when the first control signal CTL is at H level and the counter 10 is counting the pulse width of the signal PWM, the signal PWM is fed back to the switch circuit 8 as the signal FB.
When CTL is at L level and counter 10 is not counting the pulse width of signal PWM, signal CMP
is fed back to the switch circuit 8 as a signal FB. As a result, the charge in the capacitor of the integrator 3 becomes zero when the counter 10 is not counting the pulse width of the signal PWM. To correct the count result CNT of the counter 10, the levels of the flags UP and DN outputted from the fractional time detection circuit 13 are detected by software, for example, and selected according to the combination of those levels shown in the following table. It is executed by performing calculations (CNT±0.5 count clock period).

【表】 このような補正演算を行うことにより、測定分
解能を従来の２倍にすることができる。 このような構成によれば、従来と同じカウント
クロツク周波数および測定時間で測定分解能を２
倍にすることができる。 なお、上記実施例では、カウントクロツクを２
相化する例を示したが、必要に応じて３相以上に
多相化してもよい。 このように多相化することにより、得ようとす
る測定分解能に従来必要とされた回路素子の動作
速度条件を相対的に緩和できて低コスト化を図る
ことができる。 また、上記実施例では、基準クロツクとして矩
形波信号を用いる例を示したが、例えば三角波信
号であつてもよい。 ＜発明の効果＞ 以上説明したように、本発明によれば、比較的
低速の回路素子を用いながら比較的短時間で高分
解能の測定が行える帰還形パルス幅変調方式Ａ／
Ｄ変換器が実現でき、実用上の効果は大きい。[Table] By performing such a correction calculation, the measurement resolution can be doubled compared to the conventional one. With this configuration, the measurement resolution can be increased to 2 with the same count clock frequency and measurement time as before.
Can be doubled. In the above embodiment, the count clock is set to 2.
Although an example of phase formation has been shown, it may be multi-phased to three or more phases as required. By using multiple phases in this manner, the operating speed conditions of circuit elements conventionally required for the desired measurement resolution can be relatively eased, and costs can be reduced. Further, in the above embodiment, an example is shown in which a rectangular wave signal is used as the reference clock, but a triangular wave signal may also be used, for example. <Effects of the Invention> As explained above, according to the present invention, the feedback pulse width modulation method A/
A D converter can be realized, and the practical effect is great.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示すブロツク図、
第２図〜第４図は第１図の動作を説明するための
タイミングチヤート、第５図は従来の回路の一例
を示す構成説明図、第６図は第５図の動作を説明
するためのタイミングチヤートである。 １……被変換アナログ電圧入力端子、２……矩
形波信号発生器、３……積分器、４……コンパレ
ータ、８……スイツチ回路、９，１８〜２３，１
０……カウンタ、１１……カウントクロツク発生
器、１２……制御信号発生器、１３……端数時間
検出回路、１４〜１７……Ｄ形フリツプフロツ
プ、２４，２６……JKフリツプフロツプ、２５，
２７……出力端子、２８……セレクタ、２９……
アンドゲート、３０……オアゲート。 FIG. 1 is a block diagram showing one embodiment of the present invention;
2 to 4 are timing charts for explaining the operation of FIG. 1, FIG. 5 is a configuration explanatory diagram showing an example of a conventional circuit, and FIG. 6 is a timing chart for explaining the operation of FIG. 5. This is a timing chart. 1... Analog voltage input terminal to be converted, 2... Rectangular wave signal generator, 3... Integrator, 4... Comparator, 8... Switch circuit, 9, 18 to 23, 1
0... Counter, 11... Count clock generator, 12... Control signal generator, 13... Fractional time detection circuit, 14-17... D-type flip-flop, 24, 26... JK flip-flop, 25,
27...Output terminal, 28...Selector, 29...
And gate, 30... or gate.

Claims (1)

【特許請求の範囲】 １ 基準クロツク発生手段と、 正負一対の基準電圧源と、 この基準電圧源の出力を選択的に送出するスイ
ツチ回路と、 前記基準クロツク、前記スイツチ回路を介して
送出される基準電圧源の出力信号および被変換ア
ナログ入力信号を加算して積分する積分器と、 この積分器の出力信号と接地電位を比較するコ
ンパレータと、 前記基準クロツクの周期よりも短い周期を有し
基準クロツクに同期した基本カウントクロツクパ
ルスを含む互いの位相が異なるｎ相（ｎは２以
上）のカウントクロツクパルスを出力するカウン
トクロツクパルス発生手段と、 前記基準クロツクのＮ倍（Ｎは２以上）の周期
を有し基準クロツクに同期した第１の制御信号
と、この第１の制御信号の周期内における基準ク
ロツクのＮ番目の周期間のみ立ち上がる第２の制
御信号と、第１の制御信号に先行してクリア信号
を出力する制御信号発生手段と、 前記コンパレータの出力信号と各相のカウント
クロツクパルスを入力とて前記コンパレータの出
力信号を各相のカウントクロツクパルス系統毎に
同期化し、これら同期化されたコンパレータの出
力信号と同期化される前のコンパレータの出力信
号の立ち上がりおよび立ち下がりにおける端数時
間の有無をカウントクロツクパルスの周期の１／
ｎの分解能で各相のカウントクロツクパルス系統
毎に検出し、各相のカウントクロツクパルス系統
毎に端数時間の有無を表すフラグを出力する端数
時間検出手段と、 前記コンパレータの出力信号、ｎ相のいずれか
のカウントクロツクパルスに同期化されたコンパ
レータの出力信号および前記第２の制御信号を入
力として前記積分器に入力される電流の平均値が
零になるように前記スイツチ回路をカウントクロ
ツクパルスの周期の１／ｎの分解能で駆動するス
イツチ駆動手段と、 ｎ相のいずれかのカウントクロツクパルス、こ
のｎ相のいずれかのカウントクロツクパルスに同
期化されたコンパレータの出力信号および前記第
１の制御信号が入力されるゲートと、 このゲートから出力されるｎ相のいずれかのカ
ウントクロツクパルスをカウントするカウンタ
と、 このカウンタのカウント結果に対して前記端数
時間検出手段から出力される各フラグの状態に基
づく補正演算を行う補正演算手段、 とで構成されたことを特徴とする帰還形パルス幅
変調方式Ａ／Ｄ変換器。[Scope of Claims] 1. A reference clock generating means, a pair of positive and negative reference voltage sources, a switch circuit that selectively sends out the output of the reference voltage source, and the reference clock that is sent out via the switch circuit. an integrator that adds and integrates the output signal of the reference voltage source and the analog input signal to be converted; a comparator that compares the output signal of the integrator with a ground potential; and a reference clock having a period shorter than the period of the reference clock. count clock pulse generation means for outputting count clock pulses of n phases (n is 2 or more) having different phases from each other including a basic count clock pulse synchronized with the clock; a first control signal synchronized with the reference clock and having a period of control signal generating means for outputting a clear signal in advance of the signal, and synchronizing the output signal of the comparator for each phase count clock pulse system by inputting the output signal of the comparator and the count clock pulse of each phase. The presence or absence of fractional time at the rising and falling edges of the output signals of the comparators before they are synchronized with the output signals of these synchronized comparators is calculated as 1/1 of the period of the count clock pulse.
Fractional time detection means detects each count clock pulse system of each phase with a resolution of n, and outputs a flag indicating the presence or absence of a fractional time for each phase count clock pulse system; and an output signal of the comparator, n. Counting the switch circuit so that the average value of the current input to the integrator becomes zero by inputting the output signal of the comparator synchronized with the count clock pulse of one of the phases and the second control signal. A switch driving means driven with a resolution of 1/n of the period of the clock pulse, a count clock pulse of any of the n phases, and an output signal of a comparator synchronized with the count clock pulse of any of the n phases. a gate to which the first control signal is input; a counter for counting one of the n-phase count clock pulses output from the gate; A feedback pulse width modulation type A/D converter comprising: correction calculation means for performing correction calculation based on the state of each output flag.