JPH0426251B2 - - Google Patents
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- JPH0426251B2 JPH0426251B2 JP22366984A JP22366984A JPH0426251B2 JP H0426251 B2 JPH0426251 B2 JP H0426251B2 JP 22366984 A JP22366984 A JP 22366984A JP 22366984 A JP22366984 A JP 22366984A JP H0426251 B2 JPH0426251 B2 JP H0426251B2
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Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、帰還形パルス幅変調方式A/D変換
器の改良に関し、更に詳しくは高速化した帰還形
パルス幅変調方式A/D変換器に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an improvement of a feedback pulse width modulation type A/D converter, and more specifically, to a feedback type pulse width modulation type A/D converter with increased speed. Regarding.
(従来の技術)
A/D変換方式としては、従来より種々の方式
が知られており、高速形の逐次比較方式や低速形
の積分方式がある。このうち、積分方式として
は、二重積分方式や帰還形パルス幅変調方式があ
る。これら積分方式は、低速ではあるが、入力未
知電圧の積分時間を電源周波数の整数倍にとれ
ば、電源に起因するノイズを除去できることか
ら、高精度、高安定のA/D変換方式として多用
されている。特に、帰還形パルス幅変調方式A/
D変換器は、出願人の発明に係るものであり、前
記積分方式の特徴に加えて、入力未知電圧を継続
する必要がない、使用部品例えば積分コンデンサ
等に高精度のものが必要でない等の多くの優れた
特長を有している。(Prior Art) Various A/D conversion methods have been known in the past, including a high-speed successive approximation method and a low-speed integral method. Among these, the integration methods include a double integration method and a feedback pulse width modulation method. Although these integration methods are slow, noise caused by the power supply can be removed by setting the integration time of the input unknown voltage to an integral multiple of the power supply frequency, so they are often used as high-precision, highly stable A/D conversion methods. ing. In particular, feedback pulse width modulation method A/
The D converter is an invention of the applicant, and in addition to the above-mentioned features of the integration method, it has the following advantages: it does not require continuous input unknown voltage, and it does not require high-precision components such as an integrating capacitor. It has many excellent features.
(発明が解決しようとする問題点)
積分形A/D変換器の欠点は、前述したように
高速化が困難なことである。高速化を困難ならし
めている原因は、積分器を動作させるための最小
限必要な積分時間を設ける必要があること、その
積分時間幅内でカウントするクロツクの数及び周
期等で一定の制約があることである。帰還形パル
ス幅変調方式を考えた場合、出力パルス幅の時間
制度は容易に10-6程度までのものが得られる。し
かしながら、高速化しようとすると、計数クロツ
クとして(変調時間)×(精度)の周期をもつパル
スを必要とし、高精度かつ高速のA/D変換器を
実現することが技術的に困難になつてくる。特
に、A/D変換器をIC化等するため小型化する
ことを考えると、計数クロツクの周波数は数10M
Hz以下に限定されてしまうため、この点からも高
速化が制約を受けてしまう。(Problems to be Solved by the Invention) The disadvantage of the integral type A/D converter is that, as mentioned above, it is difficult to increase the speed. The reason why it is difficult to increase the speed is that it is necessary to provide the minimum necessary integration time to operate the integrator, and there are certain restrictions such as the number and cycle of clocks that can be counted within the integration time width. That's true. When considering a feedback pulse width modulation method, the time precision of the output pulse width can easily be obtained up to about 10 -6 . However, when trying to increase the speed, a pulse with a period of (modulation time) x (accuracy) is required as a counting clock, making it technically difficult to realize a high-precision and high-speed A/D converter. come. In particular, considering the miniaturization of A/D converters by using ICs, the frequency of the counting clock is several tens of megabytes.
Since it is limited to Hz or less, speeding up is also restricted from this point.
本発明はこのような点に鑑みてなされたもので
あつて、その目的は高精度かつ高速度の帰還形パ
ルス幅変調方式A/D変換器を実現することにあ
る。 The present invention has been made in view of these points, and its purpose is to realize a feedback pulse width modulation type A/D converter with high accuracy and high speed.
(問題点を解決するための手段)
前記した問題点を解決する本発明は、入力未知
電圧と第1の基準電圧との差を積分する第1の積
分器と、該第1の積分器の入力部に系を駆動する
ための一定周期の矩形波を印加する矩形波発生回
路と、第1の積分器の出力と零電位とを比較する
比較器とにより構成されてなる帰還形パルス幅変
調回路でN回の変調動作を行わしめ、該N回の変
調動作中に前記比較器の出力が“1”レベルにあ
る期間のクロツクのカウント数の総和(第1カウ
ント値)と、
第1の積分器が零を切つてから比較器が“1”
レベルに立上がるまでの期間に第2の積分器で負
の基準電圧(第2の基準電圧)を積分し、第1の
積分器が逆方向に零を切つてから比較器が“0”
レベルに立下るまでの期間に前記第2の基準電圧
と絶対値の等しい正の基準電圧を積分する動作を
N回の変調サイクルの間、繰り返し行わしめ、N
回の変調サイクル終了後に第2の積分器出力と同
極性で絶対値が第2の基準電圧の1/K倍の基準
電圧の折り返し積分を第2の積分器で行わせ、折
り返し積分開始時より該第2の積分器が零を切る
までの期間,クロツクをカウントさせたものの総
和(第2カウント値)
とから、第1の積分器出力が“1”レベルにある
正確な時間幅を計測して入力未知電圧に応じたデ
イジタル値を得るように構成したことを特徴とす
るものである。(Means for Solving the Problems) The present invention that solves the above-mentioned problems includes: a first integrator that integrates the difference between an input unknown voltage and a first reference voltage; Feedback pulse width modulation consisting of a rectangular wave generation circuit that applies a constant period rectangular wave to the input section to drive the system, and a comparator that compares the output of the first integrator with zero potential. The circuit performs N-time modulation operations, and the sum of the clock counts during the period when the output of the comparator is at the "1" level during the N-time modulation operations (first count value); After the integrator goes below zero, the comparator becomes “1”
The second integrator integrates the negative reference voltage (second reference voltage) during the period until the level rises, and after the first integrator cuts to zero in the opposite direction, the comparator becomes "0".
The operation of integrating a positive reference voltage having the same absolute value as the second reference voltage during a period until the level falls is repeatedly performed for N modulation cycles, and N
After the end of the second modulation cycle, the second integrator performs fold-back integration of a reference voltage that has the same polarity as the second integrator output and whose absolute value is 1/K times the second reference voltage. The exact time width during which the output of the first integrator is at the "1" level is measured from the sum of the clock counts (second count value) until the second integrator goes below zero. The present invention is characterized in that it is configured to obtain a digital value corresponding to an input unknown voltage.
(実施例)
以下、図面を参照して本発明の実施例を詳細に
説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第1図は本発明の一実施例を示す構成ブロツク
図である。図において1は、入力未知電圧Exと、
基準電圧+Es,−Esの何れかの一方との加算値を
積分する第1の積分器で、その入出力間には積分
コンデンサC1が接続されている。入力未知電圧
Exは抵抗R1を介して、基準電圧+Es,−Esは切
換スイツチSW1及び抵抗R2を介してそれぞれ第
1の積分器1の入力部に接続されている。2は、
クロツクφを受けて分周し、系を駆動させるため
の矩形波(変調波)Ecを発生させる矩形波発生
回路である。該矩形波発生回路2の矩形波出力
Ecは、抵抗R3及びコンデンサC2の直列回路を経
て第1の積分器1の入力部に接続されている。こ
こで、コンデンサC2は、矩形波Ecの直流分をカ
ツトするためのものである。3は、第1の積分器
1の出力と零電位とを比較する第1の比較器であ
る。該比較器3の出力で、切換スイツチSW1の接
続状態(+Esか−Es)が制御される。前述した
第1の積分器1、矩形波発生回路2及び第1の比
較器3とで周知の帰還形パルス幅変調回路を構成
している。 FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, 1 is the input unknown voltage Ex,
This is a first integrator that integrates the added value with one of the reference voltages +Es and -Es, and an integrating capacitor C1 is connected between its input and output. Input unknown voltage
Ex is connected to the input section of the first integrator 1 via a resistor R1, and the reference voltages +Es and -Es are connected to the input section of the first integrator 1 via a changeover switch SW1 and a resistor R2 . 2 is
This is a rectangular wave generation circuit that receives the clock φ, divides it, and generates a rectangular wave (modulated wave) Ec for driving the system. Square wave output of the square wave generation circuit 2
Ec is connected to the input of the first integrator 1 via a series circuit of a resistor R 3 and a capacitor C 2 . Here, the capacitor C2 is for cutting off the DC component of the rectangular wave Ec. 3 is a first comparator that compares the output of the first integrator 1 and zero potential. The output of the comparator 3 controls the connection state (+Es or -Es) of the changeover switch SW1 . The first integrator 1, rectangular wave generation circuit 2, and first comparator 3 described above constitute a well-known feedback pulse width modulation circuit.
4は矩形波Ecを更に分周する分周器、5は第
1の比較器3の出力をそのD入力にクロツクφを
クロツク入力に受けるDタイプフリツプフロツ
プ、6はリセツト入力に分周器4の出力を、クロ
ツク入力にクロツクφを受けるカウンタである。
R4,R5はそれぞれその一端に負の基準電圧−
Eが接続された抵抗、R6,R7はその一端に正
の基準電圧+Eが接続された抵抗、SW2乃至SW5
は切換スイツチである。スイツチSW2とスイツチ
SW3,スイツチSW4とスイツチSW5はそれぞれ直
列接続され、スイツチSW2の他端は抵抗R4に、
スイツチSW3の他端は抵抗R6に、スイツチSW4
の他端は抵抗R5に、スイツチSW5の他端は抵抗
R7にそれぞれ接続されている。更に、スイツチ
SW2とSW3の接続点とスイツチSW4とSW5の接続
点は共通接続されている。又、抵抗R4〜R7の抵
抗値は、R4とR6がR,R5とR7がKR(Kは定数)
となるように選んである。 4 is a frequency divider that further divides the frequency of the rectangular wave Ec, 5 is a D-type flip-flop which receives the output of the first comparator 3 at its D input and the clock φ at its clock input, and 6 is a frequency divider for the reset input. This counter receives the output of the circuit 4 and the clock φ at its clock input.
R4 and R5 each have a negative reference voltage -
E is a resistor connected to it, R6 and R7 are resistors to which a positive reference voltage +E is connected to one end, SW 2 to SW 5
is a changeover switch. Switch SW 2 and Switch
SW 3 , switch SW 4 and switch SW 5 are connected in series, and the other end of switch SW 2 is connected to resistor R 4 .
The other end of switch SW 3 is connected to resistor R 6 , and switch SW 4
The other end is connected to resistor R5 , and the other end of switch SW5 is connected to resistor
Each is connected to R 7 . Furthermore, the switch
The connection point between SW 2 and SW 3 and the connection point between switches SW 4 and SW 5 are commonly connected. Also, the resistance values of resistors R 4 to R 7 are R 4 and R 6 , and KR (K is a constant) for R 5 and R 7 .
It has been selected so that.
7は、前記基準電圧切換回路部の共通接続点と
接続された第2の積分器で、その入出力部には積
分コンデンサC3が接続されている。8は該第2
の積分器出力と零電位とを比較する第2の比較
器、9は比較器3、分周器4及びフリツプフロツ
プ5の出力を受けてスイツチSW2,SW3の切換状
態を制御する第1のスイツチドライブ回路、10
は分周器4及び比較器8の出力を受けてスイツチ
SW4,SW5の切換状態を制御する第2のスイツチ
ドライブ回路、SW6は分周器4の信号によりフリ
ツプフロツプ5と第2のスイツチドライブ回路1
0の出力のどちらかを選択する切換スイツチで、
該スイツチSW6で選択された信号は、カウンタ6
のゲート入力Gの他にゲート信号として入つてい
る。即ち、カウンタ6は該ゲート信号が“1”の
期間のみクロツクφをカウントするようになつて
いる。このように構成された回路の動作を、第2
図に示すタイミングチヤートを参照しながら詳細
に説明する。 7 is a second integrator connected to the common connection point of the reference voltage switching circuit section, and an integrating capacitor C3 is connected to its input/output section. 8 is the second
A second comparator 9 compares the integrator output with zero potential, and a first comparator 9 receives the outputs of the comparator 3, the frequency divider 4, and the flip-flop 5 to control the switching states of the switches SW 2 and SW 3 . Switch drive circuit, 10
is switched in response to the output of frequency divider 4 and comparator 8.
A second switch drive circuit controls the switching states of SW 4 and SW 5. SW 6 controls the flip-flop 5 and the second switch drive circuit 1 by the signal from the frequency divider 4.
With the changeover switch that selects either output of 0,
The signal selected by the switch SW 6 is sent to the counter 6.
It is input as a gate signal in addition to the gate input G of . That is, the counter 6 counts the clock φ only during the period when the gate signal is "1". The operation of the circuit configured in this way is
This will be explained in detail with reference to the timing chart shown in the figure.
第2図において、イは第1の積分器1の加算点
Aに入力される電流波形を、ロは第1の積分器1
の出力波形を、ハはN(Nは整数)サイクルの積
算時間を、ニはクロツクφを、ホは第1の比較器
3の出力波形を、ヘは第1の積分器1の出力が零
を切つてから第1の比較器3の出力が立上るまで
の間、“1”レベルになるパルス(スイツチドラ
イブ回路9のQ1出力)を、トは逆に第1の積分
器1の出力が逆方向に零を切つてから第1の比較
器3の出力が立下るまでの間、“1”レベルにな
るパルス(スイツチドライブ回路9のQ2出力)
を、チは第2の積分器7の出力波形を、リは第2
の比較器8の出力波形をそれぞれ示す。図イにお
いて、Tは変調サイクル周期で、矩形波発生回路
2の出力Ecの周期に一致する。波形f1は入力未知
電圧Ex(この場合は正)を、波形f2は矩形波Ec
を、波形f3は基準電圧(+Es,−Ec)をそれぞれ
示している。それぞれの波形の振幅として符号
Ex,Ec,Esをそのまま用いている。 In FIG. 2, A represents the current waveform input to the addition point A of the first integrator 1, and B represents the current waveform input to the addition point A of the first integrator 1.
C is the integration time of N (N is an integer) cycles, D is the clock φ, E is the output waveform of the first comparator 3, and F is the output of the first integrator 1 when the output is zero. During the period from when the switch is turned off until the output of the first comparator 3 rises, the pulse that becomes "1" level ( Q1 output of the switch drive circuit 9) is output from the first integrator 1. Pulse that becomes “1” level from the time when the output of the first comparator 3 falls ( Q2 output of the switch drive circuit 9).
, H is the output waveform of the second integrator 7, and L is the output waveform of the second integrator 7.
The output waveforms of the comparator 8 are shown respectively. In the figure, T is a modulation cycle period, which corresponds to the period of the output Ec of the rectangular wave generating circuit 2. Waveform f 1 is the input unknown voltage Ex (positive in this case), waveform f 2 is the square wave Ec
, the waveform f3 indicates the reference voltage (+Es, -Ec), respectively. sign as the amplitude of each waveform
Ex, Ec, and Es are used as they are.
入力未知電圧Exが入力すると、第1の積分器
1は第2図イに示すようにEx、基準電圧+Es(又
は−Es)及び矩形波Ecとの加算値を積分する。
その積分周期は、前述したように矩形波発生回路
2から出力される矩形波(変調波)Ecの周期T
によつて定まる。時刻t1〜t2の間、第1の積分器
1の出力は第2図ロに示すように負領域で正の傾
きで上昇する。そして、時刻t2において積分器1
の出力が零を切る。この結果、第1の比較器3の
出力が第2図ホに示すようにそれまでの“0”レ
ベルから“1”レベルに立上る。 When the input unknown voltage Ex is input, the first integrator 1 integrates the sum of Ex, the reference voltage +Es (or -Es), and the rectangular wave Ec, as shown in FIG. 2A.
The integral period is the period T of the rectangular wave (modulated wave) Ec output from the rectangular wave generating circuit 2 as described above.
Determined by. Between times t1 and t2 , the output of the first integrator 1 rises with a positive slope in the negative region, as shown in FIG. 2B. Then, at time t 2 , integrator 1
output is below zero. As a result, the output of the first comparator 3 rises from the previous "0" level to the "1" level as shown in FIG. 2(E).
比較器3が“0”レベルから“1”レベルに反
転すると、該比較器3により駆動される切換スイ
ツチSW1は、基準電圧を−Es側から+Es側に切
換える。この結果、第1の積分器1の出力の傾き
はt1〜t2におけるよりもゆるくなる。時刻t3にお
いて矩形波が−Ecから+Ecに切換わると、第1
の積分器1の入力電流加算値は正になり、積分器
1の出力は第2図ロに示すようにそれまでの正方
向の傾きから負の傾きに転じる。そして、時刻t4
において第1の積分器1の出力が逆方向に零を切
ると、第1の比較器3の出力は第2図ホに示すよ
うにそれまでの“1”レベルから“0”レベルに
転じる。 When the comparator 3 is inverted from the "0" level to the "1" level, the changeover switch SW1 driven by the comparator 3 switches the reference voltage from the -Es side to the +Es side. As a result, the slope of the output of the first integrator 1 becomes gentler than during t 1 -t 2 . When the square wave switches from -Ec to +Ec at time t3 , the first
The input current addition value of the integrator 1 becomes positive, and the output of the integrator 1 changes from the positive slope to the negative slope as shown in FIG. 2B. And time t 4
When the output of the first integrator 1 crosses zero in the opposite direction, the output of the first comparator 3 changes from the "1" level to the "0" level as shown in FIG. 2E.
第1の比較器3の出力が“1”レベルから
“0”レベルに反転すると、切換スイツチSW1は
基準電圧を+Es側から−Es側に切換える。この
結果、第1の積分器1の出力の傾きはt3〜t4にお
けるよりもゆるくなる。時刻t5において矩形波が
+Ecから−Ecに切換わると、第1の積分器1の
入力電流加算値は負になり、積分器1の出力は第
2図ロに示すようにそれまでの負方向の傾きから
再び正の傾きに転じる。以下、同様の操作を繰り
返す。 When the output of the first comparator 3 is inverted from the "1" level to the "0" level, the changeover switch SW1 switches the reference voltage from the +Es side to the -Es side. As a result, the slope of the output of the first integrator 1 becomes gentler than during t 3 -t 4 . When the square wave switches from +Ec to -Ec at time t5 , the input current addition value of the first integrator 1 becomes negative, and the output of the integrator 1 becomes negative as shown in Figure 2B. The slope of the direction changes back to a positive slope. Thereafter, repeat the same operation.
ここで、系が定常状態にあるものとすれば、第
1の積分器1の出力が正である期間T1、或いは
負である期間T2(=T−T1)は入力未知電圧Ex
に正確に対応したものとなつている。そこで、
T1或いはT2の期間を正確に計測すれば、入力未
知電圧を知ることができる。これが帰還形パルス
幅変調方式A/D変換器の原理である。更に、変
調期間Tを電源周期の整数倍にとれば他の積分方
式A/D変換器と同様に電源性のノイズを除去す
ることができる。 Here, assuming that the system is in a steady state, the period T 1 during which the output of the first integrator 1 is positive or the period T 2 (=T-T 1 ) during which it is negative is equal to the input unknown voltage Ex.
It corresponds accurately to Therefore,
If the period of T 1 or T 2 is accurately measured, the input unknown voltage can be known. This is the principle of the feedback pulse width modulation type A/D converter. Furthermore, if the modulation period T is set to an integral multiple of the power supply cycle, power supply noise can be removed as in other integral type A/D converters.
従来の帰還形パルス幅変調方式A/D変換器の
場合、T1を計測する代わりに、第1の比較器3
が“1”レベルにある期間を計測している。第1
図に示す実施例では、第1の比較器3の出力を受
けるフリツプフロツプ5の出力が“1”レベルに
ある期間を計測する。ところで、この種のA/D
変換器は負帰還方式を採用しているため、入力に
対する応答が遅く、例えばステツプ入力に対して
は数サンプルの応答時間を必要とする。そこで、
本発明においては、1変換(変調)サイクルに要
する時間を短くして、その複数個の(例えばN
回)の積算値が電源周波数)50Hz,60Hz)の整数
倍になるようにしてノーマルモードリジエクシヨ
ン(NMR)特性が変わらないようにしている。
そこで、本発明では第2図に示すようにN回の変
調動作を行わしめ、その間の周期T3(=N×T)
で1回のA/D変換サイクルとしている。例えば
50Hzの場合を例にとると、1周期が20mSである。
そこで、例えば1変調サイクル周期(矩形波Ec
の周期)を4mSにとると、20mSの間に5変調サ
イクルのパルス幅変調動作を行うことになる。 In the case of a conventional feedback pulse width modulation type A/D converter, instead of measuring T1 , the first comparator 3
The period during which the is at the “1” level is measured. 1st
In the embodiment shown in the figure, the period during which the output of the flip-flop 5 receiving the output of the first comparator 3 is at the "1" level is measured. By the way, this kind of A/D
Since the converter employs a negative feedback system, the response to input is slow; for example, a response time of several samples is required for a step input. Therefore,
In the present invention, the time required for one conversion (modulation) cycle is shortened, and a plurality of (for example, N
The integrated value of the power supply frequency (50 Hz, 60 Hz) is set to be an integral multiple of the power supply frequency (50 Hz, 60 Hz) so that the normal mode regression (NMR) characteristics do not change.
Therefore, in the present invention, as shown in FIG. 2, the modulation operation is performed N times, and the period T 3 (=N×T)
This is one A/D conversion cycle. for example
Taking the case of 50Hz as an example, one cycle is 20mS.
Therefore, for example, one modulation cycle period (square wave Ec
If the period) is set to 4 mS, the pulse width modulation operation will be performed for 5 modulation cycles in 20 mS.
この場合に問題となるのは、N回のパルス幅変
調出力のそれぞれの計測の方法で、単純にフリツ
プフロツプ5の出力パルス幅だけクロツクφをカ
ウントしたのでは1回の変調サイクルごとに±1
クロツクのカウント誤差(量子化誤差)が発生
し、更に、変調波Ecとクロツクφとが同期して
いるので、パルス幅出力T1とクロツクφとは常
に一定の位相関係となり、N回の変調サイクルの
間T3にカウント誤差が積算されてしまい、直線
性を上げることができない。 In this case, the problem is the method of measuring each of the N pulse width modulation outputs.If the clock φ is simply counted by the output pulse width of the flip-flop 5, it will result in a difference of ±1 for each modulation cycle.
A clock counting error (quantization error) occurs, and since the modulated wave Ec and clock φ are synchronized, the pulse width output T 1 and clock φ always have a constant phase relationship, and the clock φ is modulated N times. Count errors are accumulated at T3 during the cycle, making it impossible to improve linearity.
このことを第2図で説明する。フリツプフロツ
プ5の出力は、比較器3の出力をクロツクφでラ
ツチしているため、実際の積分器1の出力が正で
ある期間T1とずれてしまう。今、第1の積分器
1が正方向に零を切る時刻t2とフリツプフロツプ
5の出力が“0”レベルから“1”レベルに立上
る時刻との差分を△t2,第1の積分器1が負方向
に零を切る時刻t4とフリツプフロツプ5の出力が
“1”レベルから“0”レベルに立下る時刻との
差分を△t4とすると△t2−△t4は1回の変調サイ
クルにおける誤差分である。そこで、フリツプフ
ロツプ5の出力が“1”レベルにある期間のカウ
ンタ6のカウント値をCとすると、N回における
単純加算値N・Cを計測値とすると、N・(△t2
−△t4)が累積誤差となる。本発明は、この累積
誤差を第2の積分器7を用いて正確に求め、前記
単純加算値N・Cを累積誤差で補正してやること
により、N回の変調サイクルにおけるT1の累積
値N・T1を正確に計測して、入力未知電圧Exを
高精度に求めることができるようにしたものであ
る。 This will be explained with reference to FIG. Since the output of the flip-flop 5 is latched with the output of the comparator 3 by the clock φ, the output of the flip-flop 5 deviates from the period T1 during which the actual output of the integrator 1 is positive. Now, the difference between the time t 2 when the first integrator 1 crosses zero in the positive direction and the time when the output of the flip-flop 5 rises from the "0" level to the "1" level is Δt 2 , and the first integrator If △t 4 is the difference between the time t 4 when 1 crosses zero in the negative direction and the time when the output of flip-flop 5 falls from the “1” level to the “0” level, △t 2 - △t 4 is one time. This is the error in the modulation cycle. Therefore, if the count value of the counter 6 during the period when the output of the flip-flop 5 is at the "1" level is C, and if the simple addition value N・C at N times is the measured value, then N・(△t 2
−△t 4 ) is the cumulative error. The present invention accurately obtains this cumulative error using the second integrator 7 and corrects the simple summation value N·C using the cumulative error, thereby obtaining the cumulative value N·C of T 1 in N modulation cycles. This allows the input unknown voltage Ex to be determined with high precision by accurately measuring T1 .
1変調サイクルにおけるカウンタ6のカウント
値をC、第1の積分器1の出力とフリツプフロツ
プ5の出力との差分を第2図ヘ,トに示すように
△t2,△t4とすると、積分器1の出力が正の期間
T1は次式で表わされる。 If the count value of the counter 6 in one modulation cycle is C, and the difference between the output of the first integrator 1 and the output of the flip-flop 5 is △t 2 and △t 4 as shown in FIG. Period when the output of device 1 is positive
T 1 is expressed by the following formula.
T1=C・t+Δt2−Δt4 (1)
ここで、tはクロツクφの周期である。N回の
変調サイクルにおけるT1の積算値N・T1は次式
のようになる。 T 1 =C·t+Δt 2 −Δt 4 (1) where t is the period of the clock φ. The integrated value N·T 1 of T 1 in N modulation cycles is given by the following equation.
N・T1=N・C・t+N(△t2−△t4) (2)
ここで、カウンタ6のN回のカウント値をC1
とすると(2)式は
N・T1=C1・t+N(△t2−△t4) (3)
となる。(3)式でC1・tはカウンタ6のカウント
動作により求めることができる。そこで、N(△
t2−△t4)を、即ち(△t2−△t4)のN回の変調
サイクルにおける積算値を求めることができれば
N・T1を正確に計測できることになる。尚、カ
ウンタ6のカウント値C1は別途メモリ等に記憶
させておく。 N・T 1 = N・C・t+N (△t 2 −△t 4 ) (2) Here, the N count value of the counter 6 is C 1
Then, equation (2) becomes N・T 1 =C 1・t+N(△t 2 −△t 4 ) (3). In equation (3), C 1 ·t can be determined by the counting operation of the counter 6. Therefore, N(△
t 2 −Δt 4 ), that is, the integrated value of (Δt 2 −Δt 4 ) over N modulation cycles, N·T 1 can be accurately measured. Note that the count value C1 of the counter 6 is stored separately in a memory or the like.
△t2の期間、第1のスイツチドライブ回路9の
Q1出力EによりスイツチSW2をオンに、スイツ
チSW3をオフにし、負の基準電圧−Eを第2の積
分器7に印加して積分動作を行わせる。(この間、
スイツチSW4,SW5は第2のスイツチドライブ回
路10によりオフになつている。)第2の積分器
7の出力は、第2図チに示すように正の傾きで上
昇する。△t2の間積分動作を行うと、第1のスイ
ツチドライブ回路9はスイツチSW2をオフにす
る。この結果、第2の積分器7はその時の出力状
態をホールドする。 During the period Δt 2 , the first switch drive circuit 9
The Q1 output E turns on the switch SW2 and turns off the switch SW3 , and applies the negative reference voltage -E to the second integrator 7 to perform an integration operation. (During this time,
Switches SW 4 and SW 5 are turned off by the second switch drive circuit 10. ) The output of the second integrator 7 rises with a positive slope as shown in FIG. After performing the integration operation for Δt 2 , the first switch drive circuit 9 turns off the switch SW 2 . As a result, the second integrator 7 holds the output state at that time.
次に、時刻t4において第2図トに示すように時
間幅△t4の第2のスイツチドライブ回路9のQ2出
力パルスが立上ると、第2の積分器7は正の基準
電圧+Eの折り返し積分を行う。△t4だけ経過す
ると、第1のスイツチドライブ回路9のQ2出力
はスイツチSW3をオフにする。この結果、第2の
積分器7はその時の出力状態をホールドする。積
分器用入力抵抗R4とR6の値は、何れもRである
ので、第2の積分器7の出力は1回のパルス幅変
調サイクルにおける△t2と△t4の差分に対応した
ものとなつている。抵抗R4とR6の抵抗値をR、
積分コンデンサC3の容量をCとすると第2の積
分器7の出力は次式で与えられるれる。 Next, at time t4 , when the Q2 output pulse of the second switch drive circuit 9 with a time width Δt4 rises as shown in FIG. Performs fold-back integration. After Δt 4 has elapsed, the Q 2 output of the first switch drive circuit 9 turns off the switch SW 3 . As a result, the second integrator 7 holds the output state at that time. Since the values of the integrator input resistances R 4 and R 6 are both R, the output of the second integrator 7 corresponds to the difference between △t 2 and △t 4 in one pulse width modulation cycle. It is becoming. The resistance values of resistors R 4 and R 6 are R,
Assuming that the capacitance of the integrating capacitor C3 is C, the output of the second integrator 7 is given by the following equation.
E(△t2−△t4)/(C・R) (4)
次に、第2回目の変調サイクルは、(4)式で表わ
される値を初期値として△t2の積分及び△t4の折
り返し積分を行わせる。従つて、第2回目の変調
サイクル終了後の第2の積分器7の出力は、第1
回目及び第2回目の変調サイクルにおける積分の
累積値となつている。従つて、N回の変調サイク
ル終了後の積分器7の出力は次式で与えられる。 E(△t 2 −△t 4 )/(C・R) (4) Next, in the second modulation cycle, the integration of △t 2 and △t are performed using the value expressed by equation (4) as the initial value. Perform fold-back integration in step 4 . Therefore, the output of the second integrator 7 after the second modulation cycle is equal to the output of the first integrator 7.
This is the cumulative value of the integrals in the first and second modulation cycles. Therefore, the output of the integrator 7 after N modulation cycles is given by the following equation.
N・E(△t2−△t4)/(C・R) (5)
N回の変調サイクルが終了した時刻t6(期間T3
の終了時)に、分周器4の出力が第2図ハに示す
ように“0”レベルに反転する。この立下りによ
つてカウンタ6はリセツトされて0になり、同時
にクロツクφを新たにカウントし始める。一方、
それと同時に第2のスイツチドライブ回路10
は、時刻t6における第2の積分器7の出力極性と
同極性の基準電圧(この場合は+E)を与えるス
イツチSW5をオンに、スイツチSW4をオフにして
折り返し積分を行わせる。(この間、スイツチ
SW2,SW3は第1のスイツチドライブ回路9によ
りオフになつている。)この折り返し積分の間、
スイツチSW6は第2のスイツチドライブ回路10
からのゲート信号をカウンタ6に与えている。 N・E(△t 2 −△t 4 )/(C・R) (5) Time t 6 (period T 3
2), the output of the frequency divider 4 is inverted to the "0" level as shown in FIG. 2C. This fall causes the counter 6 to be reset to 0, and at the same time starts counting the clock φ anew. on the other hand,
At the same time, the second switch drive circuit 10
Turns on the switch SW5, which provides a reference voltage (+E in this case) having the same polarity as the output polarity of the second integrator 7 at time t6 , and turns off the switch SW4 to perform fold-back integration. (During this time, the switch
SW 2 and SW 3 are turned off by the first switch drive circuit 9. ) During this folded integral,
Switch SW 6 is the second switch drive circuit 10
A gate signal from the counter 6 is supplied to the counter 6.
第2の積分器7が折り返し積分を開始してか
ら、その出力が零を切るまでの時間をT4とする
と、このときの積分抵抗値はKR(Kは整数Nと
は独立した整数)であることから次式が成立す
る。 If the time from when the second integrator 7 starts fold-back integration until its output falls below zero is T4 , then the integral resistance value at this time is KR (K is an integer independent of the integer N). The following formula holds true.
N・E(△t2−△t4)/(C・R)
−(E・T4)/(C・(KR))=0
(6)
ここで、第2の積分器7が時刻t7において零を
切ると、第2の比較器8の出力が第2図リに示す
ようにそれまでの“1”レベルから“0”レベル
に立下る。この変化は、第2のスイツチドライブ
回路10、スイツチSW6を経てカウンタ6のゲー
ト入力に与えられ、ゲートが閉じる。この結果、
カウンタ6はカウント動作を停止するが、それま
でのカウント値をC2とすると
C2・t=T4 (7)
が成立つ。そこで、(7)式を(6)式に代入整理すると
N(△t2−△t4)=(C4・t)/K (8)
となる。(8)式を(3)式に代入すると
N・T1=C1・t+(C2・t)/K (9)
が成立つ。(9)式より、N回の変調サイクルにおけ
るN・T1がt/Kの分解能で計測できることが
わかる。 N・E(△t 2 −△t 4 )/(C・R) −(E・T 4 )/(C・(KR))=0 (6) Here, the second integrator 7 7 , the output of the second comparator 8 falls from the "1" level to the "0" level as shown in FIG. This change is applied to the gate input of the counter 6 via the second switch drive circuit 10 and switch SW 6 , and the gate is closed. As a result,
The counter 6 stops counting, but if the count value up to that point is C 2 , then C 2 ·t=T 4 (7) holds true. Therefore, by substituting equation (7) into equation (6), we get N(△t 2 −△t 4 )=(C 4 ·t)/K (8). Substituting equation (8) into equation (3), N・T 1 =C 1・t+(C 2・t)/K (9) holds true. From equation (9), it can be seen that N·T 1 in N modulation cycles can be measured with a resolution of t/K.
以上説明したように、本発明に係るパルス幅変
調方式A/D変換器によれば以下のような効果が
得られる。 As explained above, the pulse width modulation type A/D converter according to the present invention provides the following effects.
パルス幅変調信号Ecの周期を短くして、複
数回(N回)の積算にすることにより入力に対
する応答特性を向上させることができる。即
ち、変調周期Tを1/mに短縮すると応答をm
倍速くすることができる。又、N回の積算周期
を電源周波数の整数倍になるように調節するこ
とにより電源ノイズに対するNMR特性を向上
させることができる。 By shortening the period of the pulse width modulation signal Ec and performing integration multiple times (N times), the response characteristics to input can be improved. That is, if the modulation period T is shortened to 1/m, the response becomes m
It can be made twice as fast. Further, by adjusting the N integration period to be an integral multiple of the power supply frequency, the NMR characteristics against power supply noise can be improved.
係数クロツクφと、パルス幅変調出力の非同
期関係による±1カウント誤差や複数回積算す
ることによる誤差の累積を非同期誤差部分を別
に取出して正確に計測し、補正処理を行うこと
により除去することができる。 The ±1 count error due to the asynchronous relationship between the coefficient clock φ and the pulse width modulation output and the accumulation of errors due to multiple integration can be removed by separately extracting the asynchronous error portion, accurately measuring it, and performing correction processing. can.
第2の積分器による誤差累積部分の折り返し
積分時に積分抵抗の抵抗値をK倍にすることに
よりK倍の時間分解能でパルス幅変調出力を正
確に計測することにより高速化が可能となる。 By increasing the resistance value of the integrating resistor by K times when the second integrator folds back and integrates the error accumulation portion, the pulse width modulation output can be accurately measured with K times the time resolution, thereby increasing the speed.
上述の説明においては、第1の積分器1の出力
が正極側にある期間T1を正確に計測する場合を
例にとつて説明したが、第1の積分器1の出力が
負極側にある期間T2を正確に計測するようにし
てもよい。又、前述の説明においては入力未知電
圧Exが正の場合を例にとつたが、本発明は入力
未知電圧Exが負の場合でも同様に適用すること
ができる。 In the above description, the case where the output of the first integrator 1 is on the positive side is used to accurately measure the period T1 , but when the output of the first integrator 1 is on the negative side The period T 2 may be measured accurately. Further, in the above description, the case where the input unknown voltage Ex is positive is taken as an example, but the present invention can be similarly applied even when the input unknown voltage Ex is negative.
(発明の効果)
以上詳細に説明したように、本発明によれば、
積分器が“0”レベルを切つてから比較器出力が
“1”レベルになるまでの時間と、積分器が逆方
向に“0”レベルを切つてから比較器出力が
“0”レベルになるまでの時間(非同期部分)の
N回の積算値を正確に求めて、積分器出力が
“1”レベル(又は“0”レベル)にある時間を
極めて正確にかつ高速に算出することにより入力
未知電圧を正確に測定することのできる帰還形バ
ルス幅変調方式A/D変換器を実現することがで
きる。(Effects of the Invention) As explained in detail above, according to the present invention,
The time from the integrator cutting the “0” level until the comparator output becomes the “1” level, and the time from the integrator cutting the “0” level in the opposite direction until the comparator output becomes the “0” level. By accurately and quickly calculating the time during which the integrator output is at the "1" level (or "0" level) by accurately calculating the integrated value of the N times of the time (asynchronous part) until the input is unknown. A feedback pulse width modulation type A/D converter that can accurately measure voltage can be realized.
第1図は本発明の一実施例を示す構成ブロツク
図、第2図は各部の動作を示すタイミングチヤー
トである。
1,7……積分器、2……矩形波発生回路、
3,8……比較器、4……分周器、5……フリツ
プフロツプ、6……カウンタ、9,10……スイ
ツチドライブ回路、R1〜R7……抵抗、C1〜C3…
…コンデンサ、SW1〜SW6……切換スイツチ、+
Es,−Es,+E,−E……基準電圧。
FIG. 1 is a configuration block diagram showing one embodiment of the present invention, and FIG. 2 is a timing chart showing the operation of each part. 1, 7... Integrator, 2... Rectangular wave generation circuit,
3, 8... Comparator, 4... Frequency divider, 5... Flip-flop, 6... Counter, 9, 10... Switch drive circuit, R1 to R7 ... Resistor, C1 to C3 ...
…Capacitor, SW 1 to SW 6 …Selector switch, +
Es, -Es, +E, -E...Reference voltage.
Claims (1)
する第1の積分器と、該第1の積分器の入力部に
系を駆動するための一定周期の矩形波を印加する
矩形波発生回路と、第1の積分器の出力と零電位
とを比較する比較器とにより構成されてなる帰還
形パルス幅変調回路で複数回の変調動作を行わし
め、該複数回の変調動作中に前記比較器の出力が
“1”レベルにある期間のクロツクの総和をカウ
ント(第1カウント値)するカウンタと、 第1の積分器が零を切つてから比較器が“1”
レベルに立上がるまでの期間に第2の積分器で負
の基準電圧(第2の基準電圧)を積分し、第1の
積分器が逆方向に零を切つてから比較器が“0”
レベルに立下るまでの期間に前記第2の基準電圧
と絶対値の等しい正の基準電圧を積分する動作を
複数回の変調サイクルの間、繰り返し行わしめ、
複数回の変調サイクル終了後に第2の積分器出力
と同極性で絶対値が第2の基準電圧の1/K(K
は整数)倍の基準電圧の折り返し積分を第2の積
分器で行わせ、折り返し積分開始時より該第2の
積分器が零を切るまでの期間のクロツクの総和を
カウント(第2カウント値)するカウンタ、 を具備し、前記第1カウント値と第2カウント値
とを加算することにより入力未知電圧に応じたデ
イジタル値を得るように構成したことを特徴とす
る帰還形パルス幅変調方式A/D変換器。[Claims] 1. A first integrator that integrates the difference between the input unknown voltage and the first reference voltage, and a rectangular wave with a constant period for driving the system at the input part of the first integrator. A feedback pulse width modulation circuit composed of a rectangular wave generation circuit that applies a voltage and a comparator that compares the output of the first integrator with a zero potential performs a plurality of modulation operations, and a counter that counts the sum of clocks during the period when the output of the comparator is at the "1" level (first count value) during the modulation operation of the comparator; ”
The second integrator integrates the negative reference voltage (second reference voltage) during the period until the level rises, and after the first integrator cuts to zero in the opposite direction, the comparator becomes "0".
Repeatedly performing an operation of integrating a positive reference voltage having an absolute value equal to the second reference voltage during a period until the level falls during a plurality of modulation cycles;
After a plurality of modulation cycles, the output of the second integrator has the same polarity and the absolute value is 1/K (K
is an integer) times the reference voltage in a second integrator, and counts the sum of clocks during the period from the start of the folding integration until the second integrator crosses zero (second count value). A feedback pulse width modulation method A/ D converter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22366984A JPS61102820A (en) | 1984-10-24 | 1984-10-24 | Feed-back type pulse with modulating system a/d converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22366984A JPS61102820A (en) | 1984-10-24 | 1984-10-24 | Feed-back type pulse with modulating system a/d converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61102820A JPS61102820A (en) | 1986-05-21 |
JPH0426251B2 true JPH0426251B2 (en) | 1992-05-06 |
Family
ID=16801792
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22366984A Granted JPS61102820A (en) | 1984-10-24 | 1984-10-24 | Feed-back type pulse with modulating system a/d converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61102820A (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03125518A (en) * | 1989-10-11 | 1991-05-28 | Yokogawa Electric Corp | A/d converter for feedback type pulse width modulation system |
JPH03145332A (en) * | 1989-10-31 | 1991-06-20 | Yokogawa Electric Corp | Ad converter of feedback type pulse width modulation system |
-
1984
- 1984-10-24 JP JP22366984A patent/JPS61102820A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS61102820A (en) | 1986-05-21 |
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