JPH0426251B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、帰還形パルス幅変調方式Ａ／Ｄ変換
器の改良に関し、更に詳しくは高速化した帰還形
パルス幅変調方式Ａ／Ｄ変換器に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an improvement of a feedback pulse width modulation type A/D converter, and more specifically, to a feedback type pulse width modulation type A/D converter with increased speed. Regarding.

（従来の技術） Ａ／Ｄ変換方式としては、従来より種々の方式
が知られており、高速形の逐次比較方式や低速形
の積分方式がある。このうち、積分方式として
は、二重積分方式や帰還形パルス幅変調方式があ
る。これら積分方式は、低速ではあるが、入力未
知電圧の積分時間を電源周波数の整数倍にとれ
ば、電源に起因するノイズを除去できることか
ら、高精度、高安定のＡ／Ｄ変換方式として多用
されている。特に、帰還形パルス幅変調方式Ａ／
Ｄ変換器は、出願人の発明に係るものであり、前
記積分方式の特徴に加えて、入力未知電圧を継続
する必要がない、使用部品例えば積分コンデンサ
等に高精度のものが必要でない等の多くの優れた
特長を有している。(Prior Art) Various A/D conversion methods have been known in the past, including a high-speed successive approximation method and a low-speed integral method. Among these, the integration methods include a double integration method and a feedback pulse width modulation method. Although these integration methods are slow, noise caused by the power supply can be removed by setting the integration time of the input unknown voltage to an integral multiple of the power supply frequency, so they are often used as high-precision, highly stable A/D conversion methods. ing. In particular, feedback pulse width modulation method A/
The D converter is an invention of the applicant, and in addition to the above-mentioned features of the integration method, it has the following advantages: it does not require continuous input unknown voltage, and it does not require high-precision components such as an integrating capacitor. It has many excellent features.

（発明が解決しようとする問題点） 積分形Ａ／Ｄ変換器の欠点は、前述したように
高速化が困難なことである。高速化を困難ならし
めている原因は、積分器を動作させるための最小
限必要な積分時間を設ける必要があること、その
積分時間幅内でカウントするクロツクの数及び周
期等で一定の制約があることである。帰還形パル
ス幅変調方式を考えた場合、出力パルス幅の時間
制度は容易に10^-6程度までのものが得られる。し
かしながら、高速化しようとすると、計数クロツ
クとして（変調時間）×（精度）の周期をもつパル
スを必要とし、高精度かつ高速のＡ／Ｄ変換器を
実現することが技術的に困難になつてくる。特
に、Ａ／Ｄ変換器をIC化等するため小型化する
ことを考えると、計数クロツクの周波数は数10M
Hz以下に限定されてしまうため、この点からも高
速化が制約を受けてしまう。(Problems to be Solved by the Invention) The disadvantage of the integral type A/D converter is that, as mentioned above, it is difficult to increase the speed. The reason why it is difficult to increase the speed is that it is necessary to provide the minimum necessary integration time to operate the integrator, and there are certain restrictions such as the number and cycle of clocks that can be counted within the integration time width. That's true. When considering a feedback pulse width modulation method, the time precision of the output pulse width can easily be obtained up to about 10 ^-6 . However, when trying to increase the speed, a pulse with a period of (modulation time) x (accuracy) is required as a counting clock, making it technically difficult to realize a high-precision and high-speed A/D converter. come. In particular, considering the miniaturization of A/D converters by using ICs, the frequency of the counting clock is several tens of megabytes.
Since it is limited to Hz or less, speeding up is also restricted from this point.

本発明はこのような点に鑑みてなされたもので
あつて、その目的は高精度かつ高速度の帰還形パ
ルス幅変調方式Ａ／Ｄ変換器を実現することにあ
る。 The present invention has been made in view of these points, and its purpose is to realize a feedback pulse width modulation type A/D converter with high accuracy and high speed.

（問題点を解決するための手段） 前記した問題点を解決する本発明は、入力未知
電圧と第１の基準電圧との差を積分する第１の積
分器と、該第１の積分器の入力部に系を駆動する
ための一定周期の矩形波を印加する矩形波発生回
路と、第１の積分器の出力と零電位とを比較する
比較器とにより構成されてなる帰還形パルス幅変
調回路でＮ回の変調動作を行わしめ、該Ｎ回の変
調動作中に前記比較器の出力が“１”レベルにあ
る期間のクロツクのカウント数の総和（第１カウ
ント値）と、 第１の積分器が零を切つてから比較器が“１”
レベルに立上がるまでの期間に第２の積分器で負
の基準電圧（第２の基準電圧）を積分し、第１の
積分器が逆方向に零を切つてから比較器が“０”
レベルに立下るまでの期間に前記第２の基準電圧
と絶対値の等しい正の基準電圧を積分する動作を
Ｎ回の変調サイクルの間、繰り返し行わしめ、Ｎ
回の変調サイクル終了後に第２の積分器出力と同
極性で絶対値が第２の基準電圧の１／Ｋ倍の基準
電圧の折り返し積分を第２の積分器で行わせ、折
り返し積分開始時より該第２の積分器が零を切る
までの期間，クロツクをカウントさせたものの総
和（第２カウント値） とから、第１の積分器出力が“１”レベルにある
正確な時間幅を計測して入力未知電圧に応じたデ
イジタル値を得るように構成したことを特徴とす
るものである。(Means for Solving the Problems) The present invention that solves the above-mentioned problems includes: a first integrator that integrates the difference between an input unknown voltage and a first reference voltage; Feedback pulse width modulation consisting of a rectangular wave generation circuit that applies a constant period rectangular wave to the input section to drive the system, and a comparator that compares the output of the first integrator with zero potential. The circuit performs N-time modulation operations, and the sum of the clock counts during the period when the output of the comparator is at the "1" level during the N-time modulation operations (first count value); After the integrator goes below zero, the comparator becomes “1”
The second integrator integrates the negative reference voltage (second reference voltage) during the period until the level rises, and after the first integrator cuts to zero in the opposite direction, the comparator becomes "0".
The operation of integrating a positive reference voltage having the same absolute value as the second reference voltage during a period until the level falls is repeatedly performed for N modulation cycles, and N
After the end of the second modulation cycle, the second integrator performs fold-back integration of a reference voltage that has the same polarity as the second integrator output and whose absolute value is 1/K times the second reference voltage. The exact time width during which the output of the first integrator is at the "1" level is measured from the sum of the clock counts (second count value) until the second integrator goes below zero. The present invention is characterized in that it is configured to obtain a digital value corresponding to an input unknown voltage.

（実施例） 以下、図面を参照して本発明の実施例を詳細に
説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.

第１図は本発明の一実施例を示す構成ブロツク
図である。図において１は、入力未知電圧Exと、
基準電圧＋Es，−Esの何れかの一方との加算値を
積分する第１の積分器で、その入出力間には積分
コンデンサC₁が接続されている。入力未知電圧
Exは抵抗R₁を介して、基準電圧＋Es，−Esは切
換スイツチSW₁及び抵抗R₂を介してそれぞれ第
１の積分器１の入力部に接続されている。２は、
クロツクφを受けて分周し、系を駆動させるため
の矩形波（変調波）Ecを発生させる矩形波発生
回路である。該矩形波発生回路２の矩形波出力
Ecは、抵抗R₃及びコンデンサC₂の直列回路を経
て第１の積分器１の入力部に接続されている。こ
こで、コンデンサC₂は、矩形波Ecの直流分をカ
ツトするためのものである。３は、第１の積分器
１の出力と零電位とを比較する第１の比較器であ
る。該比較器３の出力で、切換スイツチSW₁の接
続状態（＋Esか−Es）が制御される。前述した
第１の積分器１、矩形波発生回路２及び第１の比
較器３とで周知の帰還形パルス幅変調回路を構成
している。 FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, 1 is the input unknown voltage Ex,
This is a first integrator that integrates the added value with one of the reference voltages +Es and -Es, and an integrating capacitor _C1 is connected between its input and output. Input unknown voltage
Ex is connected to the input section of the first integrator ₁ via a resistor R1, and the reference voltages +Es and -Es are connected to the input section of the first integrator 1 via a changeover switch _SW1 and a resistor _R2 . 2 is
This is a rectangular wave generation circuit that receives the clock φ, divides it, and generates a rectangular wave (modulated wave) Ec for driving the system. Square wave output of the square wave generation circuit 2
Ec is connected to the input of the first integrator 1 via a series circuit of a resistor R ₃ and a capacitor C ₂ . Here, the capacitor _C2 is for cutting off the DC component of the rectangular wave Ec. 3 is a first comparator that compares the output of the first integrator 1 and zero potential. The output of the comparator 3 controls the connection state (+Es or -Es) of the changeover switch _SW1 . The first integrator 1, rectangular wave generation circuit 2, and first comparator 3 described above constitute a well-known feedback pulse width modulation circuit.

４は矩形波Ecを更に分周する分周器、５は第
１の比較器３の出力をそのＤ入力にクロツクφを
クロツク入力に受けるＤタイプフリツプフロツ
プ、６はリセツト入力に分周器４の出力を、クロ
ツク入力にクロツクφを受けるカウンタである。
Ｒ４，Ｒ５はそれぞれその一端に負の基準電圧−
Ｅが接続された抵抗、Ｒ６，Ｒ７はその一端に正
の基準電圧＋Ｅが接続された抵抗、SW₂乃至SW₅
は切換スイツチである。スイツチSW₂とスイツチ
SW₃，スイツチSW₄とスイツチSW₅はそれぞれ直
列接続され、スイツチSW₂の他端は抵抗R₄に、
スイツチSW₃の他端は抵抗R₆に、スイツチSW₄
の他端は抵抗R₅に、スイツチSW₅の他端は抵抗
R₇にそれぞれ接続されている。更に、スイツチ
SW₂とSW₃の接続点とスイツチSW₄とSW₅の接続
点は共通接続されている。又、抵抗R₄〜R₇の抵
抗値は、R₄とR₆がＲ，R₅とR₇がKR（Ｋは定数）
となるように選んである。 4 is a frequency divider that further divides the frequency of the rectangular wave Ec, 5 is a D-type flip-flop which receives the output of the first comparator 3 at its D input and the clock φ at its clock input, and 6 is a frequency divider for the reset input. This counter receives the output of the circuit 4 and the clock φ at its clock input.
R4 and R5 each have a negative reference voltage -
E is a resistor connected to it, R6 and R7 are resistors to which a positive reference voltage +E is connected to one end, SW ₂ to SW ₅
is a changeover switch. Switch SW ₂ and Switch
SW ₃ , switch SW ₄ and switch SW ₅ are connected in series, and the other end of switch SW ₂ is connected to resistor R ₄ .
The other end of switch SW ₃ is connected to resistor R ₆ , and switch SW ₄
The other end is connected to resistor _R5 , and the other end of switch _SW5 is connected to resistor
Each is connected to R ₇ . Furthermore, the switch
The connection point between SW ₂ and SW ₃ and the connection point between switches SW ₄ and SW ₅ are commonly connected. Also, the resistance values of resistors R ₄ to _{R 7} are R ₄ and R ₆ , and KR (K is a constant) for R ₅ and R ₇ .
It has been selected so that.

７は、前記基準電圧切換回路部の共通接続点と
接続された第２の積分器で、その入出力部には積
分コンデンサC₃が接続されている。８は該第２
の積分器出力と零電位とを比較する第２の比較
器、９は比較器３、分周器４及びフリツプフロツ
プ５の出力を受けてスイツチSW₂，SW₃の切換状
態を制御する第１のスイツチドライブ回路、１０
は分周器４及び比較器８の出力を受けてスイツチ
SW₄，SW₅の切換状態を制御する第２のスイツチ
ドライブ回路、SW₆は分周器４の信号によりフリ
ツプフロツプ５と第２のスイツチドライブ回路１
０の出力のどちらかを選択する切換スイツチで、
該スイツチSW₆で選択された信号は、カウンタ６
のゲート入力Ｇの他にゲート信号として入つてい
る。即ち、カウンタ６は該ゲート信号が“１”の
期間のみクロツクφをカウントするようになつて
いる。このように構成された回路の動作を、第２
図に示すタイミングチヤートを参照しながら詳細
に説明する。 7 is a second integrator connected to the common connection point of the reference voltage switching circuit section, and an integrating capacitor _C3 is connected to its input/output section. 8 is the second
A second comparator 9 compares the integrator output with zero potential, and a first comparator 9 receives the outputs of the comparator 3, the frequency divider 4, and the flip-flop 5 to control the switching states of the switches SW ₂ and SW ₃ . Switch drive circuit, 10
is switched in response to the output of frequency divider 4 and comparator 8.
A second switch drive circuit controls the switching states of SW ₄ and SW _5. SW ₆ controls the flip-flop 5 and the second switch drive circuit 1 by the signal from the frequency divider 4.
With the changeover switch that selects either output of 0,
The signal selected by the switch SW ₆ is sent to the counter 6.
It is input as a gate signal in addition to the gate input G of . That is, the counter 6 counts the clock φ only during the period when the gate signal is "1". The operation of the circuit configured in this way is
This will be explained in detail with reference to the timing chart shown in the figure.

第２図において、イは第１の積分器１の加算点
Ａに入力される電流波形を、ロは第１の積分器１
の出力波形を、ハはＮ（Ｎは整数）サイクルの積
算時間を、ニはクロツクφを、ホは第１の比較器
３の出力波形を、ヘは第１の積分器１の出力が零
を切つてから第１の比較器３の出力が立上るまで
の間、“１”レベルになるパルス（スイツチドラ
イブ回路９のQ₁出力）を、トは逆に第１の積分
器１の出力が逆方向に零を切つてから第１の比較
器３の出力が立下るまでの間、“１”レベルにな
るパルス（スイツチドライブ回路９のQ₂出力）
を、チは第２の積分器７の出力波形を、リは第２
の比較器８の出力波形をそれぞれ示す。図イにお
いて、Ｔは変調サイクル周期で、矩形波発生回路
２の出力Ecの周期に一致する。波形f₁は入力未知
電圧Ex（この場合は正）を、波形f₂は矩形波Ec
を、波形f₃は基準電圧（＋Es，−Ec）をそれぞれ
示している。それぞれの波形の振幅として符号
Ex，Ec，Esをそのまま用いている。 In FIG. 2, A represents the current waveform input to the addition point A of the first integrator 1, and B represents the current waveform input to the addition point A of the first integrator 1.
C is the integration time of N (N is an integer) cycles, D is the clock φ, E is the output waveform of the first comparator 3, and F is the output of the first integrator 1 when the output is zero. During the period from when the switch is turned off until the output of the first comparator 3 rises, the pulse that becomes "1" level ( _Q1 output of the switch drive circuit 9) is output from the first integrator 1. Pulse that becomes “1” level from the time when the output of the first comparator 3 falls ( _Q2 output of the switch drive circuit 9).
, H is the output waveform of the second integrator 7, and L is the output waveform of the second integrator 7.
The output waveforms of the comparator 8 are shown respectively. In the figure, T is a modulation cycle period, which corresponds to the period of the output Ec of the rectangular wave generating circuit 2. Waveform f ₁ is the input unknown voltage Ex (positive in this case), waveform f ₂ is the square wave Ec
, the waveform _f3 indicates the reference voltage (+Es, -Ec), respectively. sign as the amplitude of each waveform
Ex, Ec, and Es are used as they are.

入力未知電圧Exが入力すると、第１の積分器
１は第２図イに示すようにEx、基準電圧＋Es（又
は−Es）及び矩形波Ecとの加算値を積分する。
その積分周期は、前述したように矩形波発生回路
２から出力される矩形波（変調波）Ecの周期Ｔ
によつて定まる。時刻t₁〜t₂の間、第１の積分器
１の出力は第２図ロに示すように負領域で正の傾
きで上昇する。そして、時刻t₂において積分器１
の出力が零を切る。この結果、第１の比較器３の
出力が第２図ホに示すようにそれまでの“０”レ
ベルから“１”レベルに立上る。 When the input unknown voltage Ex is input, the first integrator 1 integrates the sum of Ex, the reference voltage +Es (or -Es), and the rectangular wave Ec, as shown in FIG. 2A.
The integral period is the period T of the rectangular wave (modulated wave) Ec output from the rectangular wave generating circuit 2 as described above.
Determined by. Between times _t1 and _t2 , the output of the first integrator 1 rises with a positive slope in the negative region, as shown in FIG. 2B. Then, at time t ₂ , integrator 1
output is below zero. As a result, the output of the first comparator 3 rises from the previous "0" level to the "1" level as shown in FIG. 2(E).

比較器３が“０”レベルから“１”レベルに反
転すると、該比較器３により駆動される切換スイ
ツチSW₁は、基準電圧を−Es側から＋Es側に切
換える。この結果、第１の積分器１の出力の傾き
はt₁〜t₂におけるよりもゆるくなる。時刻t₃にお
いて矩形波が−Ecから＋Ecに切換わると、第１
の積分器１の入力電流加算値は正になり、積分器
１の出力は第２図ロに示すようにそれまでの正方
向の傾きから負の傾きに転じる。そして、時刻t₄
において第１の積分器１の出力が逆方向に零を切
ると、第１の比較器３の出力は第２図ホに示すよ
うにそれまでの“１”レベルから“０”レベルに
転じる。 When the comparator 3 is inverted from the "0" level to the "1" level, the changeover switch _SW1 driven by the comparator 3 switches the reference voltage from the -Es side to the +Es side. As a result, the slope of the output of the first integrator 1 becomes gentler than during t ₁ -t ₂ . When the square wave switches from -Ec to +Ec at time _t3 , the first
The input current addition value of the integrator 1 becomes positive, and the output of the integrator 1 changes from the positive slope to the negative slope as shown in FIG. 2B. And time t ₄
When the output of the first integrator 1 crosses zero in the opposite direction, the output of the first comparator 3 changes from the "1" level to the "0" level as shown in FIG. 2E.

第１の比較器３の出力が“１”レベルから
“０”レベルに反転すると、切換スイツチSW₁は
基準電圧を＋Es側から−Es側に切換える。この
結果、第１の積分器１の出力の傾きはt₃〜t₄にお
けるよりもゆるくなる。時刻t₅において矩形波が
＋Ecから−Ecに切換わると、第１の積分器１の
入力電流加算値は負になり、積分器１の出力は第
２図ロに示すようにそれまでの負方向の傾きから
再び正の傾きに転じる。以下、同様の操作を繰り
返す。 When the output of the first comparator 3 is inverted from the "1" level to the "0" level, the changeover switch _SW1 switches the reference voltage from the +Es side to the -Es side. As a result, the slope of the output of the first integrator 1 becomes gentler than during t ₃ -t ₄ . When the square wave switches from +Ec to -Ec at time _t5 , the input current addition value of the first integrator 1 becomes negative, and the output of the integrator 1 becomes negative as shown in Figure 2B. The slope of the direction changes back to a positive slope. Thereafter, repeat the same operation.

ここで、系が定常状態にあるものとすれば、第
１の積分器１の出力が正である期間T₁、或いは
負である期間T₂（＝Ｔ−T₁）は入力未知電圧Ex
に正確に対応したものとなつている。そこで、
T₁或いはT₂の期間を正確に計測すれば、入力未
知電圧を知ることができる。これが帰還形パルス
幅変調方式Ａ／Ｄ変換器の原理である。更に、変
調期間Ｔを電源周期の整数倍にとれば他の積分方
式Ａ／Ｄ変換器と同様に電源性のノイズを除去す
ることができる。 Here, assuming that the system is in a steady state, the period T ₁ during which the output of the first integrator 1 is positive or the period T ₂ (=T-T ₁ ) during which it is negative is equal to the input unknown voltage Ex.
It corresponds accurately to Therefore,
If the period of T ₁ or T ₂ is accurately measured, the input unknown voltage can be known. This is the principle of the feedback pulse width modulation type A/D converter. Furthermore, if the modulation period T is set to an integral multiple of the power supply cycle, power supply noise can be removed as in other integral type A/D converters.

従来の帰還形パルス幅変調方式Ａ／Ｄ変換器の
場合、T₁を計測する代わりに、第１の比較器３
が“１”レベルにある期間を計測している。第１
図に示す実施例では、第１の比較器３の出力を受
けるフリツプフロツプ５の出力が“１”レベルに
ある期間を計測する。ところで、この種のＡ／Ｄ
変換器は負帰還方式を採用しているため、入力に
対する応答が遅く、例えばステツプ入力に対して
は数サンプルの応答時間を必要とする。そこで、
本発明においては、１変換（変調）サイクルに要
する時間を短くして、その複数個の（例えばＮ
回）の積算値が電源周波数）50Hz，60Hz）の整数
倍になるようにしてノーマルモードリジエクシヨ
ン（NMR）特性が変わらないようにしている。
そこで、本発明では第２図に示すようにＮ回の変
調動作を行わしめ、その間の周期T₃（＝Ｎ×Ｔ）
で１回のＡ／Ｄ変換サイクルとしている。例えば
50Hzの場合を例にとると、１周期が20mSである。
そこで、例えば１変調サイクル周期（矩形波Ec
の周期）を4mSにとると、20mSの間に５変調サ
イクルのパルス幅変調動作を行うことになる。 In the case of a conventional feedback pulse width modulation type A/D converter, instead of measuring _T1 , the first comparator 3
The period during which the is at the “1” level is measured. 1st
In the embodiment shown in the figure, the period during which the output of the flip-flop 5 receiving the output of the first comparator 3 is at the "1" level is measured. By the way, this kind of A/D
Since the converter employs a negative feedback system, the response to input is slow; for example, a response time of several samples is required for a step input. Therefore,
In the present invention, the time required for one conversion (modulation) cycle is shortened, and a plurality of (for example, N
The integrated value of the power supply frequency (50 Hz, 60 Hz) is set to be an integral multiple of the power supply frequency (50 Hz, 60 Hz) so that the normal mode regression (NMR) characteristics do not change.
Therefore, in the present invention, as shown in FIG. 2, the modulation operation is performed N times, and the period T ₃ (=N×T)
This is one A/D conversion cycle. for example
Taking the case of 50Hz as an example, one cycle is 20mS.
Therefore, for example, one modulation cycle period (square wave Ec
If the period) is set to 4 mS, the pulse width modulation operation will be performed for 5 modulation cycles in 20 mS.

この場合に問題となるのは、Ｎ回のパルス幅変
調出力のそれぞれの計測の方法で、単純にフリツ
プフロツプ５の出力パルス幅だけクロツクφをカ
ウントしたのでは１回の変調サイクルごとに±１
クロツクのカウント誤差（量子化誤差）が発生
し、更に、変調波Ecとクロツクφとが同期して
いるので、パルス幅出力T₁とクロツクφとは常
に一定の位相関係となり、Ｎ回の変調サイクルの
間T₃にカウント誤差が積算されてしまい、直線
性を上げることができない。 In this case, the problem is the method of measuring each of the N pulse width modulation outputs.If the clock φ is simply counted by the output pulse width of the flip-flop 5, it will result in a difference of ±1 for each modulation cycle.
A clock counting error (quantization error) occurs, and since the modulated wave Ec and clock φ are synchronized, the pulse width output T ₁ and clock φ always have a constant phase relationship, and the clock φ is modulated N times. Count errors are accumulated at _T3 during the cycle, making it impossible to improve linearity.

このことを第２図で説明する。フリツプフロツ
プ５の出力は、比較器３の出力をクロツクφでラ
ツチしているため、実際の積分器１の出力が正で
ある期間T₁とずれてしまう。今、第１の積分器
１が正方向に零を切る時刻t₂とフリツプフロツプ
５の出力が“０”レベルから“１”レベルに立上
る時刻との差分を△t₂，第１の積分器１が負方向
に零を切る時刻t₄とフリツプフロツプ５の出力が
“１”レベルから“０”レベルに立下る時刻との
差分を△t₄とすると△t₂−△t₄は１回の変調サイ
クルにおける誤差分である。そこで、フリツプフ
ロツプ５の出力が“１”レベルにある期間のカウ
ンタ６のカウント値をＣとすると、Ｎ回における
単純加算値Ｎ・Ｃを計測値とすると、Ｎ・（△t₂
−△t₄）が累積誤差となる。本発明は、この累積
誤差を第２の積分器７を用いて正確に求め、前記
単純加算値Ｎ・Ｃを累積誤差で補正してやること
により、Ｎ回の変調サイクルにおけるT₁の累積
値Ｎ・T₁を正確に計測して、入力未知電圧Exを
高精度に求めることができるようにしたものであ
る。 This will be explained with reference to FIG. Since the output of the flip-flop 5 is latched with the output of the comparator 3 by the clock φ, the output of the flip-flop 5 deviates from the period _T1 during which the actual output of the integrator 1 is positive. Now, the difference between the time t ₂ when the first integrator 1 crosses zero in the positive direction and the time when the output of the flip-flop 5 rises from the "0" level to the "1" level is Δt ₂ , and the first integrator If △t 4 is the difference between the time t ₄ when 1 crosses zero in the negative direction and the time when the output of flip-flop ₅ falls from the “1” level to the “0” level, △t ₂ - △t ₄ is one time. This is the error in the modulation cycle. Therefore, if the count value of the counter 6 during the period when the output of the flip-flop 5 is at the "1" level is C, and if the simple addition value N・C at N times is the measured value, then N・(△t ₂
−△t ₄ ) is the cumulative error. The present invention accurately obtains this cumulative error using the second integrator 7 and corrects the simple summation value N·C using the cumulative error, thereby obtaining the cumulative value N·C of T ₁ in N modulation cycles. This allows the input unknown voltage Ex to be determined with high precision by accurately measuring _T1 .

１変調サイクルにおけるカウンタ６のカウント
値をＣ、第１の積分器１の出力とフリツプフロツ
プ５の出力との差分を第２図ヘ，トに示すように
△t₂，△t₄とすると、積分器１の出力が正の期間
T₁は次式で表わされる。 If the count value of the counter 6 in one modulation cycle is C, and the difference between the output of the first integrator 1 and the output of the flip-flop 5 is △t ₂ and △t ₄ as shown in FIG. Period when the output of device 1 is positive
T ₁ is expressed by the following formula.

T₁＝Ｃ・ｔ＋Δt₂−Δt₄ (1) ここで、ｔはクロツクφの周期である。Ｎ回の
変調サイクルにおけるT₁の積算値Ｎ・T₁は次式
のようになる。 T ₁ =C·t+Δt ₂ −Δt ₄ (1) where t is the period of the clock φ. The integrated value N·T ₁ of T ₁ in N modulation cycles is given by the following equation.

Ｎ・T₁＝Ｎ・Ｃ・ｔ＋Ｎ（△t₂−△t₄） (2) ここで、カウンタ６のＮ回のカウント値をC₁
とすると(2)式は Ｎ・T₁＝C₁・ｔ＋Ｎ（△t₂−△t₄） (3) となる。(3)式でC₁・ｔはカウンタ６のカウント
動作により求めることができる。そこで、Ｎ（△
t₂−△t₄）を、即ち（△t₂−△t₄）のＮ回の変調
サイクルにおける積算値を求めることができれば
Ｎ・T₁を正確に計測できることになる。尚、カ
ウンタ６のカウント値C₁は別途メモリ等に記憶
させておく。 N・T ₁ = N・C・t+N (△t ₂ −△t ₄ ) (2) Here, the N count value of the counter 6 is C ₁
Then, equation (2) becomes N・T ₁ =C ₁・t+N(△t ₂ −△t ₄ ) (3). In equation (3), C ₁ ·t can be determined by the counting operation of the counter 6. Therefore, N(△
t ₂ −Δt ₄ ), that is, the integrated value of (Δt ₂ −Δt ₄ ) over N modulation cycles, N·T ₁ can be accurately measured. Note that the count value _C1 of the counter 6 is stored separately in a memory or the like.

△t₂の期間、第１のスイツチドライブ回路９の
Q₁出力ＥによりスイツチSW₂をオンに、スイツ
チSW₃をオフにし、負の基準電圧−Ｅを第２の積
分器７に印加して積分動作を行わせる。（この間、
スイツチSW₄，SW₅は第２のスイツチドライブ回
路１０によりオフになつている。）第２の積分器
７の出力は、第２図チに示すように正の傾きで上
昇する。△t₂の間積分動作を行うと、第１のスイ
ツチドライブ回路９はスイツチSW₂をオフにす
る。この結果、第２の積分器７はその時の出力状
態をホールドする。 During the period Δt ₂ , the first switch drive circuit 9
The _Q1 output E turns on the switch _SW2 and turns off the switch _SW3 , and applies the negative reference voltage -E to the second integrator 7 to perform an integration operation. (During this time,
Switches SW ₄ and SW ₅ are turned off by the second switch drive circuit 10. ) The output of the second integrator 7 rises with a positive slope as shown in FIG. After performing the integration operation for Δt ₂ , the first switch drive circuit 9 turns off the switch SW ₂ . As a result, the second integrator 7 holds the output state at that time.

次に、時刻t₄において第２図トに示すように時
間幅△t₄の第２のスイツチドライブ回路９のQ₂出
力パルスが立上ると、第２の積分器７は正の基準
電圧＋Ｅの折り返し積分を行う。△t₄だけ経過す
ると、第１のスイツチドライブ回路９のQ₂出力
はスイツチSW₃をオフにする。この結果、第２の
積分器７はその時の出力状態をホールドする。積
分器用入力抵抗R₄とR₆の値は、何れもＲである
ので、第２の積分器７の出力は１回のパルス幅変
調サイクルにおける△t₂と△t₄の差分に対応した
ものとなつている。抵抗R₄とR₆の抵抗値をＲ、
積分コンデンサC₃の容量をＣとすると第２の積
分器７の出力は次式で与えられるれる。 Next, at time _t4 , when the _Q2 output pulse of the second switch drive circuit 9 with a time width _Δt4 rises as shown in FIG. Performs fold-back integration. After Δt ₄ has elapsed, the Q ₂ output of the first switch drive circuit 9 turns off the switch SW ₃ . As a result, the second integrator 7 holds the output state at that time. Since the values of the integrator input resistances R ₄ and R ₆ are both R, the output of the second integrator 7 corresponds to the difference between △t ₂ and △t ₄ in one pulse width modulation cycle. It is becoming. The resistance values of resistors R ₄ and R ₆ are R,
Assuming that the capacitance of the integrating capacitor _C3 is C, the output of the second integrator 7 is given by the following equation.

Ｅ（△t₂−△t₄）／（Ｃ・Ｒ） (4) 次に、第２回目の変調サイクルは、(4)式で表わ
される値を初期値として△t₂の積分及び△t₄の折
り返し積分を行わせる。従つて、第２回目の変調
サイクル終了後の第２の積分器７の出力は、第１
回目及び第２回目の変調サイクルにおける積分の
累積値となつている。従つて、Ｎ回の変調サイク
ル終了後の積分器７の出力は次式で与えられる。 E(△t ₂ −△t ₄ )/(C・R) (4) Next, in the second modulation cycle, the integration of △t ₂ and △t are performed using the value expressed by equation (4) as the initial value. Perform fold-back integration in _{step 4} . Therefore, the output of the second integrator 7 after the second modulation cycle is equal to the output of the first integrator 7.
This is the cumulative value of the integrals in the first and second modulation cycles. Therefore, the output of the integrator 7 after N modulation cycles is given by the following equation.

Ｎ・Ｅ（△t₂−△t₄）／（Ｃ・Ｒ） (5) Ｎ回の変調サイクルが終了した時刻t₆（期間T₃
の終了時）に、分周器４の出力が第２図ハに示す
ように“０”レベルに反転する。この立下りによ
つてカウンタ６はリセツトされて０になり、同時
にクロツクφを新たにカウントし始める。一方、
それと同時に第２のスイツチドライブ回路１０
は、時刻t₆における第２の積分器７の出力極性と
同極性の基準電圧（この場合は＋Ｅ）を与えるス
イツチSW₅をオンに、スイツチSW₄をオフにして
折り返し積分を行わせる。（この間、スイツチ
SW₂，SW₃は第１のスイツチドライブ回路９によ
りオフになつている。）この折り返し積分の間、
スイツチSW₆は第２のスイツチドライブ回路１０
からのゲート信号をカウンタ６に与えている。 N・E(△t ₂ −△t ₄ )/(C・R) (5) Time t ₆ (period T ₃
2), the output of the frequency divider 4 is inverted to the "0" level as shown in FIG. 2C. This fall causes the counter 6 to be reset to 0, and at the same time starts counting the clock φ anew. on the other hand,
At the same time, the second switch drive circuit 10
Turns on the switch SW5, which provides a reference voltage (+E in this case) having the same polarity as the output polarity of the second integrator ₇ at time _t6 , and turns off the switch _SW4 to perform fold-back integration. (During this time, the switch
SW ₂ and SW ₃ are turned off by the first switch drive circuit 9. ) During this folded integral,
Switch SW ₆ is the second switch drive circuit 10
A gate signal from the counter 6 is supplied to the counter 6.

第２の積分器７が折り返し積分を開始してか
ら、その出力が零を切るまでの時間をT₄とする
と、このときの積分抵抗値はKR（Ｋは整数Ｎと
は独立した整数）であることから次式が成立す
る。 If the time from when the second integrator 7 starts fold-back integration until its output falls below zero is _T4 , then the integral resistance value at this time is KR (K is an integer independent of the integer N). The following formula holds true.

Ｎ・Ｅ（△t₂−△t₄）／（Ｃ・Ｒ） −（Ｅ・T₄）／（Ｃ・（KR））＝０ (6) ここで、第２の積分器７が時刻t₇において零を
切ると、第２の比較器８の出力が第２図リに示す
ようにそれまでの“１”レベルから“０”レベル
に立下る。この変化は、第２のスイツチドライブ
回路１０、スイツチSW₆を経てカウンタ６のゲー
ト入力に与えられ、ゲートが閉じる。この結果、
カウンタ６はカウント動作を停止するが、それま
でのカウント値をC₂とすると C₂・ｔ＝T₄ (7) が成立つ。そこで、(7)式を(6)式に代入整理すると Ｎ（△t₂−△t₄）＝（C₄・ｔ）／Ｋ (8) となる。(8)式を(3)式に代入すると Ｎ・T₁＝C₁・ｔ＋（C₂・ｔ）／Ｋ (9) が成立つ。(9)式より、Ｎ回の変調サイクルにおけ
るＮ・T₁がｔ／Ｋの分解能で計測できることが
わかる。 N・E(△t ₂ −△t ₄ )/(C・R) −(E・T ₄ )/(C・(KR))=0 (6) Here, the second integrator 7 ₇ , the output of the second comparator 8 falls from the "1" level to the "0" level as shown in FIG. This change is applied to the gate input of the counter 6 via the second switch drive circuit 10 and switch SW ₆ , and the gate is closed. As a result,
The counter 6 stops counting, but if the count value up to that point is C ₂ , then C ₂ ·t=T ₄ (7) holds true. Therefore, by substituting equation (7) into equation (6), we get N(△t ₂ −△t ₄ )=(C ₄ ·t)/K (8). Substituting equation (8) into equation (3), N・T ₁ =C ₁・t+(C ₂・t)/K (9) holds true. From equation (9), it can be seen that N·T ₁ in N modulation cycles can be measured with a resolution of t/K.

以上説明したように、本発明に係るパルス幅変
調方式Ａ／Ｄ変換器によれば以下のような効果が
得られる。 As explained above, the pulse width modulation type A/D converter according to the present invention provides the following effects.

パルス幅変調信号Ecの周期を短くして、複
数回（Ｎ回）の積算にすることにより入力に対
する応答特性を向上させることができる。即
ち、変調周期Ｔを１／ｍに短縮すると応答をｍ
倍速くすることができる。又、Ｎ回の積算周期
を電源周波数の整数倍になるように調節するこ
とにより電源ノイズに対するNMR特性を向上
させることができる。 By shortening the period of the pulse width modulation signal Ec and performing integration multiple times (N times), the response characteristics to input can be improved. That is, if the modulation period T is shortened to 1/m, the response becomes m
It can be made twice as fast. Further, by adjusting the N integration period to be an integral multiple of the power supply frequency, the NMR characteristics against power supply noise can be improved.

係数クロツクφと、パルス幅変調出力の非同
期関係による±１カウント誤差や複数回積算す
ることによる誤差の累積を非同期誤差部分を別
に取出して正確に計測し、補正処理を行うこと
により除去することができる。 The ±1 count error due to the asynchronous relationship between the coefficient clock φ and the pulse width modulation output and the accumulation of errors due to multiple integration can be removed by separately extracting the asynchronous error portion, accurately measuring it, and performing correction processing. can.

第２の積分器による誤差累積部分の折り返し
積分時に積分抵抗の抵抗値をＫ倍にすることに
よりＫ倍の時間分解能でパルス幅変調出力を正
確に計測することにより高速化が可能となる。 By increasing the resistance value of the integrating resistor by K times when the second integrator folds back and integrates the error accumulation portion, the pulse width modulation output can be accurately measured with K times the time resolution, thereby increasing the speed.

上述の説明においては、第１の積分器１の出力
が正極側にある期間T₁を正確に計測する場合を
例にとつて説明したが、第１の積分器１の出力が
負極側にある期間T₂を正確に計測するようにし
てもよい。又、前述の説明においては入力未知電
圧Exが正の場合を例にとつたが、本発明は入力
未知電圧Exが負の場合でも同様に適用すること
ができる。 In the above description, the case where the output of the first integrator 1 is on the positive side is used to accurately measure the period _T1 , but when the output of the first integrator 1 is on the negative side The period T ₂ may be measured accurately. Further, in the above description, the case where the input unknown voltage Ex is positive is taken as an example, but the present invention can be similarly applied even when the input unknown voltage Ex is negative.

（発明の効果） 以上詳細に説明したように、本発明によれば、
積分器が“０”レベルを切つてから比較器出力が
“１”レベルになるまでの時間と、積分器が逆方
向に“０”レベルを切つてから比較器出力が
“０”レベルになるまでの時間（非同期部分）の
Ｎ回の積算値を正確に求めて、積分器出力が
“１”レベル（又は“０”レベル）にある時間を
極めて正確にかつ高速に算出することにより入力
未知電圧を正確に測定することのできる帰還形バ
ルス幅変調方式Ａ／Ｄ変換器を実現することがで
きる。(Effects of the Invention) As explained in detail above, according to the present invention,
The time from the integrator cutting the “0” level until the comparator output becomes the “1” level, and the time from the integrator cutting the “0” level in the opposite direction until the comparator output becomes the “0” level. By accurately and quickly calculating the time during which the integrator output is at the "1" level (or "0" level) by accurately calculating the integrated value of the N times of the time (asynchronous part) until the input is unknown. A feedback pulse width modulation type A/D converter that can accurately measure voltage can be realized.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示す構成ブロツク
図、第２図は各部の動作を示すタイミングチヤー
トである。 １，７……積分器、２……矩形波発生回路、
３，８……比較器、４……分周器、５……フリツ
プフロツプ、６……カウンタ、９，１０……スイ
ツチドライブ回路、R₁〜R₇……抵抗、C₁〜C₃…
…コンデンサ、SW₁〜SW₆……切換スイツチ、＋
Es，−Es，＋Ｅ，−Ｅ……基準電圧。 FIG. 1 is a configuration block diagram showing one embodiment of the present invention, and FIG. 2 is a timing chart showing the operation of each part. 1, 7... Integrator, 2... Rectangular wave generation circuit,
3, 8... Comparator, 4... Frequency divider, 5... Flip-flop, 6... Counter, 9, 10... Switch drive circuit, _R1 to _R7 ... Resistor, _C1 to _C3 ...
…Capacitor, SW ₁ to SW ₆ …Selector switch, +
Es, -Es, +E, -E...Reference voltage.

Claims (1)

【特許請求の範囲】 １ 入力未知電圧と第１の基準電圧との差を積分
する第１の積分器と、該第１の積分器の入力部に
系を駆動するための一定周期の矩形波を印加する
矩形波発生回路と、第１の積分器の出力と零電位
とを比較する比較器とにより構成されてなる帰還
形パルス幅変調回路で複数回の変調動作を行わし
め、該複数回の変調動作中に前記比較器の出力が
“１”レベルにある期間のクロツクの総和をカウ
ント（第１カウント値）するカウンタと、 第１の積分器が零を切つてから比較器が“１”
レベルに立上がるまでの期間に第２の積分器で負
の基準電圧（第２の基準電圧）を積分し、第１の
積分器が逆方向に零を切つてから比較器が“０”
レベルに立下るまでの期間に前記第２の基準電圧
と絶対値の等しい正の基準電圧を積分する動作を
複数回の変調サイクルの間、繰り返し行わしめ、
複数回の変調サイクル終了後に第２の積分器出力
と同極性で絶対値が第２の基準電圧の１／Ｋ（Ｋ
は整数）倍の基準電圧の折り返し積分を第２の積
分器で行わせ、折り返し積分開始時より該第２の
積分器が零を切るまでの期間のクロツクの総和を
カウント（第２カウント値）するカウンタ、 を具備し、前記第１カウント値と第２カウント値
とを加算することにより入力未知電圧に応じたデ
イジタル値を得るように構成したことを特徴とす
る帰還形パルス幅変調方式Ａ／Ｄ変換器。[Claims] 1. A first integrator that integrates the difference between the input unknown voltage and the first reference voltage, and a rectangular wave with a constant period for driving the system at the input part of the first integrator. A feedback pulse width modulation circuit composed of a rectangular wave generation circuit that applies a voltage and a comparator that compares the output of the first integrator with a zero potential performs a plurality of modulation operations, and a counter that counts the sum of clocks during the period when the output of the comparator is at the "1" level (first count value) during the modulation operation of the comparator; ”
The second integrator integrates the negative reference voltage (second reference voltage) during the period until the level rises, and after the first integrator cuts to zero in the opposite direction, the comparator becomes "0".
Repeatedly performing an operation of integrating a positive reference voltage having an absolute value equal to the second reference voltage during a period until the level falls during a plurality of modulation cycles;
After a plurality of modulation cycles, the output of the second integrator has the same polarity and the absolute value is 1/K (K
is an integer) times the reference voltage in a second integrator, and counts the sum of clocks during the period from the start of the folding integration until the second integrator crosses zero (second count value). A feedback pulse width modulation method A/ D converter.