JPH01318179A - Multiplier - Google Patents
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- 230000010355 oscillation Effects 0.000 claims abstract description 10
- 238000006243 chemical reaction Methods 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 10
- 230000010354 integration Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
し発明の目的]
(産業上の利用分野)
この発明は、入力信号レベルの積に比例したデジタル出
力信号を得る乗算器に関し、特に集積化に適するように
構成され、しかも誤差補正機能を有する乗算器に関する
。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a multiplier that obtains a digital output signal proportional to the product of input signal levels, and is particularly configured to be suitable for integration. Moreover, the present invention relates to a multiplier having an error correction function.
(従来の技術)
各々の入力信号の積に比例したデジタル信号出力を得る
乗算器であって、しかも集積化に適するように構成され
たものとして、すでに特願昭62−237454号に示
す「乗算器」が出願されている。(Prior Art) As a multiplier that obtains a digital signal output proportional to the product of each input signal, and which is configured to be suitable for integration, the "Multiplication The application has been filed for ``Vessel''.
第3図はこの「乗算器」の1実施例を示す回路図である
。なおこの実施例は、後述のこの発明の1実施例の説明
と対比させるために、便宜上ゲート類の配置を上記「乗
算器」に記載のものと多少変更しであるが、本質的に両
者は同じ技術思想に基づいている。即ちこの乗算器は、
それぞれ対応した入力端子1.2から入力信号を受ける
パルス幅変調器3.4、発振器5、分周器11、インバ
ータゲート6.7、アンドゲート8.9.12およびオ
アゲート10とから構成されている。なお13.14は
出力端子である。FIG. 3 is a circuit diagram showing one embodiment of this "multiplier". In this embodiment, in order to compare with the explanation of one embodiment of the present invention described later, the arrangement of gates is slightly changed from that described in the above "Multiplier" for convenience, but essentially the two are the same. Based on the same technical philosophy. That is, this multiplier is
It is composed of a pulse width modulator 3.4, an oscillator 5, a frequency divider 11, an inverter gate 6.7, an AND gate 8, 9, 12, and an OR gate 10, each receiving an input signal from a corresponding input terminal 1.2. There is. Note that 13 and 14 are output terminals.
この回路において、パルス幅変調器3.4は第4図の(
a)、(b)に示すごとく、1周期を2t、、2tbと
し、パルス幅T、 、Tbを入力端子1.2からの入力
電圧V、、Vbに応じて次式に示すような、パルス信号
に変調する。In this circuit, the pulse width modulator 3.4 is shown in FIG.
As shown in a) and (b), one period is 2t, 2tb, and the pulse width T, , Tb is set as shown in the following equation according to the input voltage V, , Vb from the input terminal 1.2. Modulate the signal.
T、=t、+τ。T,=t,+τ.
Tb”tb+τb
ここで、τ1、Tbは入力電圧V、 、Vbに比例した
値とする。さらに、パルス幅変調器3とパルス幅変調器
4とでは、出力パルス信号a、bの周期2t、 、2t
bが、位相が相互にランダムとなるように、一定時間同
期しないように設定されている。パルス幅変調器3.4
の出力はインバータゲート6.7を介してアンドゲート
9.8に与えられる。第4図の(C)及び(d)はこの
インバータゲート6.7の出力波形図である。アンド−
ゲート8.9にはこれらインバータゲート7.6の出力
と共にパルス幅変調器3.4の出力信号が入力され、そ
れらの論理積が演算される。第4図の(e)、(f)は
、各アントゲ−1・8.9の出力波形を示す。Tb''tb+τb Here, τ1 and Tb are values proportional to the input voltages V, , Vb.Furthermore, in the pulse width modulator 3 and pulse width modulator 4, the period 2t of the output pulse signals a, b, , 2t
b are set not to synchronize for a certain period of time so that the phases are mutually random. Pulse width modulator 3.4
The output of is applied to AND gate 9.8 via inverter gate 6.7. (C) and (d) of FIG. 4 are output waveform diagrams of this inverter gate 6.7. And-
The output of the inverter gate 7.6 and the output signal of the pulse width modulator 3.4 are input to the gate 8.9, and their AND is calculated. (e) and (f) of FIG. 4 show the output waveforms of each Antogame 1 and 8.9.
次にオアゲート10において、アンドゲート8.9の出
力の論理和が第4図(g>に示すように算出される。Next, in the OR gate 10, the logical sum of the outputs of the AND gates 8.9 is calculated as shown in FIG. 4 (g>).
一方発振器5は第4図の(h)に示すごとく、パルス幅
変調器3.4のそれぞれの出力パルス信号の周波数より
も十分高い周波数で規則的なパルス列信号りを出力する
ものであり、出力されるパルス列信号りをアンドゲート
12および分周器11に与える。分周器11は発振器5
からのパルス列信号りを受けて、周波数を1/2に分周
したパルス列信号jを出力端子14に与える。On the other hand, as shown in FIG. 4 (h), the oscillator 5 outputs a regular pulse train signal at a frequency sufficiently higher than the frequency of each output pulse signal of the pulse width modulator 3.4. The pulse train signal generated by the pulse train is applied to the AND gate 12 and the frequency divider 11. Frequency divider 11 is oscillator 5
A pulse train signal j whose frequency is divided by 1/2 is given to the output terminal 14.
アンドゲート12では、オアゲート10の出力gと発振
器5からのパルス列信号11の論理積が算出される。第
4図のN)に示すこの出力iは出力端子13に与えられ
る。The AND gate 12 calculates the AND of the output g of the OR gate 10 and the pulse train signal 11 from the oscillator 5. This output i shown at N) in FIG. 4 is applied to the output terminal 13.
次に上記乗算器における動作を第4図の波形図を参照し
ながら説明する。Next, the operation of the multiplier will be explained with reference to the waveform diagram of FIG.
それぞれの入力信号が対応する入力端子1.2に与えら
れ、パルス幅変調器3.4においてそれぞれの入力電圧
v、 、Vbに応じて、第4図の(a>、(b)に示す
ような出力パルス信号a、bに変調される。この出力パ
ルス信号a、bの1周期よりも十分に長い一定時間に、
パルス列信号りが、第4図の(h)に示すごとく、F個
のパルス信号を出力したとする。このときアンドゲート
12の論理積出力は第4図(i)に示すようになり、そ
の出力パルス数pIは、次式で示されるようになる。Each input signal is applied to the corresponding input terminal 1.2, and the pulse width modulator 3.4 outputs the signals as shown in (a>, (b) in FIG. 4) according to the respective input voltages v, , Vb. is modulated into output pulse signals a and b.During a fixed period of time that is sufficiently longer than one period of these output pulse signals a and b,
Assume that the pulse train signal outputs F pulse signals as shown in FIG. 4(h). At this time, the logical product output of the AND gate 12 is as shown in FIG. 4(i), and the output pulse number pI is as shown in the following equation.
pt =((a−d)+(b−c)lxF= −(2
t、Lb〜2τ、τ、)
4t、tb
一方、分周器11から出力端子14に与えられるパルス
列信号jのパルス数p」はF/2であるため、出力端子
13.14に出力されるパルス信号のパルス数を、図示
しないカウンタあるいはマイコン等で計数して、論理積
出力iのパルス数がらパルス列信号jのパルス数を減算
すれば、以下に示ずようなパルス数が得られる。pt = ((a-d)+(b-c)lxF=-(2
t, Lb~2τ, τ,) 4t, tb On the other hand, since the pulse number p of the pulse train signal j given from the frequency divider 11 to the output terminal 14 is F/2, it is output to the output terminal 13.14. By counting the number of pulses of the pulse signal with a counter or microcomputer (not shown), and subtracting the number of pulses of the pulse train signal j from the number of pulses of the AND output i, the number of pulses as shown below is obtained.
例した値であるので、出力端子14に与えられるパルス
信号のパルス数から出力端子13に与えられるパルス信
号のパルス数を減算すれば、それぞれの入力電圧の積(
v、xVb )に比例したデジタル信号を得ることが出
来る。Since this is an example value, by subtracting the number of pulses of the pulse signal given to the output terminal 13 from the number of pulses of the pulse signal given to the output terminal 14, the product of the respective input voltages (
v, xVb) can be obtained.
(発明が解決しようとする課題)
このように構成された乗算器では、理想状態ではそれぞ
れの入力電圧の積に比例したデジタル信号を得ることが
出来る。ところがこのような回路では、一般にパルス幅
変調器等において出力波形に誤差を生じ易く、そのため
サンプリング周波数を上げられないと言う欠点を有して
いる。また経年変化を生じてパルス幅変調に誤差を生じ
ることもある。(Problems to be Solved by the Invention) In the multiplier configured as described above, in an ideal state, it is possible to obtain a digital signal proportional to the product of the respective input voltages. However, such circuits generally have the disadvantage that errors tend to occur in the output waveform in pulse width modulators and the like, and therefore the sampling frequency cannot be increased. Additionally, changes over time may cause errors in pulse width modulation.
この発明は、従来装置の以−EのJ:うな欠点に関して
なされたものであり、誤差補正回路を附加することによ
って出力中に含まれる誤差の軽減を図り、より高精度の
乗算器を得ることを目的とする。This invention has been made to address the following drawbacks of conventional devices, and aims to reduce errors included in the output by adding an error correction circuit, thereby obtaining a multiplier with higher precision. With the goal.
[発明の構成]
(課題を解決するための手段)
上記目的を達成するために、この発明では、それぞれの
入力信号を入力信号のレベルに応じてパルス幅が変位し
それぞれ非同期となるパルス信号に変換する手段と、
」−記変換手段から出力されるパルス信号の周波数より
も高い周波数のパルス信号を出力する発振手段と、
少なくとも1個の入力信号の反転信号をこの入力信号と
共にデユーティが1;1で上記発振手段圧力よりも十分
に遅い周波数のパルス信号によって交互に切り替えて上
記パルス信号の変換手段に入力するスイッチング手段と
、
上記入力信号の反転信号に基づく出力を含む上記変換手
段から出力されるパルス信号と上記発振手段から出力さ
れるパルス信号および上記スイッチング−F段の切り替
え信号を受けて所定の論理演算を行い、上記変換手段か
ら出力されるパルス信号のパルス幅に応じて」−記発振
手段から所定時間に出力されるパルス数を算出して、入
力信号レベルの積に比例したデジタル信号を得る論理演
算手段と、
を備え、上記スイッチング手段を介した入力信号とその
反転信号との交互の入力によって上記変換手段で発生す
る誤差の補正機能を有するようにしたことを要旨とする
9
(作用)
上記構成において、変換手段には入力信号とこの入力信
号の反転信号が]二1の時間比で切り替えられて入力さ
れるため、入力信号の乗算を行いデジタル処理する論j
llj演算回路において、変換手段で発生するパルス幅
変位信号中に含まれる誤差分は入力信号とその反転信号
によるものとの間でかなりの部分が相殺され、大幅に減
少する。従って変換手段における誤差の影響の少ない、
精度の高い乗算を行うことが出来る。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention converts each input signal into asynchronous pulse signals whose pulse widths vary depending on the level of the input signals. means for converting; oscillation means for outputting a pulse signal with a frequency higher than the frequency of the pulse signal output from the converting means; and an inverted signal of at least one input signal with a duty of 1; 1, switching means alternately switched by a pulse signal having a frequency sufficiently slower than the pressure of the oscillating means and inputted to the converting means of the pulse signal; and an output from the converting means including an output based on an inverted signal of the input signal. A predetermined logical operation is performed in response to a pulse signal outputted from the oscillation means, a pulse signal outputted from the oscillation means, and a switching signal of the switching F stage, and according to the pulse width of the pulse signal outputted from the conversion means. logical operation means for calculating the number of pulses output from the oscillation means in a predetermined time to obtain a digital signal proportional to the product of the input signal levels; 9 (Function) In the above configuration, the converting means receives an input signal and an inverted signal of this input signal]21. Since the input signals are switched at a time ratio, the logic of digitally processing the input signals by multiplying them is necessary.
In the llj arithmetic circuit, a considerable portion of the error contained in the pulse width displacement signal generated by the conversion means is canceled out between the input signal and its inverted signal, and is significantly reduced. Therefore, the influence of errors in the conversion means is small,
It is possible to perform multiplication with high precision.
(実施例) 以下、図面を用いてこの発明の一実施例を説明する。(Example) An embodiment of the present invention will be described below with reference to the drawings.
第1図はこの発明の一実施例にかがる乗算器の回路図、
第2図は第1図に示す乗算器の動作波形図である。なお
、第1図に示すこの発明の実施例において、第3図に示
した回路図と同様の符号は同じ構成部材を示し、かつそ
の動作も同じであるため重IMシた説明は省略する。FIG. 1 is a circuit diagram of a multiplier according to an embodiment of the present invention,
FIG. 2 is an operational waveform diagram of the multiplier shown in FIG. 1. In the embodiment of the present invention shown in FIG. 1, the same reference numerals as in the circuit diagram shown in FIG. 3 indicate the same constituent members and their operations are also the same, so a detailed explanation of the IM will be omitted.
第1図において、21は入力端子1に印加する電1[V
、とは反対の極性を有し、かつ絶対値が等しい電圧−■
、を印加するための入力端子、22.23は入力端子]
とパルス幅変調器3、および入力端子21とパルス幅変
調器3間に挿入されたスイッチであり、図示するように
スイッチ22はタイミング回路25の出力によってオン
・オフ制御され、スイッチ23はインバータゲート24
によって反転されたタイミング回路25の出力によって
オン・オフ制御されている。タイミング回路25は、パ
ルス幅変調器3、・4および発振器5の発振周波数より
も十分遅い周波数で、デユーティが1:lのパルスを連
続して発振することによって、入力電圧V、 、−V、
が1:1−の時間比でパルス幅変調器3に印加されるよ
うにスイッチ22.23を切り替える。26はイクスク
ルーシブノアゲー1−(EX−ノアゲート)で、オアゲ
ート10の出力信号とタイミング回路25の出力との排
他的論理和を収るものである。EX−ノアゲート26の
出力はアンドゲート12の一方の入力となり、ここで発
振器5の出力との論理積が収られる。In FIG. 1, 21 is the voltage 1 [V
, a voltage with opposite polarity and equal absolute value −■
, 22.23 is the input terminal for applying]
and the pulse width modulator 3, and a switch inserted between the input terminal 21 and the pulse width modulator 3. As shown in the figure, the switch 22 is on/off controlled by the output of the timing circuit 25, and the switch 23 is the inverter gate. 24
The on/off control is performed by the output of the timing circuit 25 which is inverted by . The timing circuit 25 continuously oscillates pulses with a duty of 1:l at a frequency sufficiently slower than the oscillation frequencies of the pulse width modulators 3, 4 and the oscillator 5, thereby adjusting the input voltages V, , -V,
The switches 22 and 23 are switched so that the pulse width modulator 3 is applied to the pulse width modulator 3 in a time ratio of 1:1-. 26 is an exclusive NOR gate 1- (EX-NOR gate) which receives the exclusive OR of the output signal of the OR gate 10 and the output of the timing circuit 25. The output of the EX-NOR gate 26 becomes one input of the AND gate 12, where it is ANDed with the output of the oscillator 5.
この発明の一実施例は以上のように構成されており、次
にその動作を第2図を参照して説明する。One embodiment of the present invention is constructed as described above, and its operation will next be described with reference to FIG. 2.
第1図におけるパルス幅変調器3は、理想状態では一周
期2t、で、入力電圧■、に応じてパルス幅変調し、
T、=t、+τ。In an ideal state, the pulse width modulator 3 in FIG. 1 performs pulse width modulation in accordance with the input voltage .
であるパルスを出力する。なおτ、は入力電圧V、に比
例した大きさを有する。しかしながら実際の回路では、
パルス幅変調器に使用している演算増幅器のオフセット
、スルーレート等の原因で出力パルス幅に誤差が生じる
。パルス幅変調器3に発生する誤差分をAとすると、
r、=t、+τ、+A
で示すことができる(第2図(a)参照)。一方端子2
1からスイッチ23を介して電圧−■、をパルス幅変調
器3に入力したときT、+−は、T、−=t、−τ、+
A
で示される(第2図(al)。Outputs a pulse that is . Note that τ has a magnitude proportional to the input voltage V. However, in the actual circuit,
Errors occur in the output pulse width due to the offset, slew rate, etc. of the operational amplifier used in the pulse width modulator. Letting A be the error generated in the pulse width modulator 3, it can be expressed as r,=t,+τ,+A (see FIG. 2(a)). One terminal 2
When voltage -■, is input from 1 to pulse width modulator 3 through switch 23, T, +- becomes T, -=t, -τ, +
Indicated by A (Fig. 2 (al).
同様にして、誤差分Bを含んだパルス幅変調器4の出力
パルス幅Tbは、
Tb”tb十τゎ+B
で示される(第2図(b))。なおτ、は、入力電圧■
、に比例した大きさを有する。Similarly, the output pulse width Tb of the pulse width modulator 4 including the error B is expressed as Tb''tb+τゎ+B (Fig. 2(b)). Note that τ is the input voltage ■
, has a size proportional to .
今、第1図でタイミング回路25がハイレベルであって
スイッチ22がオンの場合、即ち端子1より電圧■、が
パルス幅変調器3に入力されている場合、アンドゲート
8の出力パルスにおけるオン時間比P、は、
で示される。またアンドゲート9における出力パルスの
オン時間比P、は、
で示される。従ってオアゲート10における出力のオン
時間比Ptは
Pr=P−+Pb=
ta tb−τ1τb−τ、B−Aτゎ−A−[3ta
tb
・・・(1)
となる。今タイミング回路25はハイレベルの信号を送
出しているので、EX−ノアゲート26における出力パ
ルスはオアゲート10の出力パルスと同じである。Now, in FIG. 1, when the timing circuit 25 is at a high level and the switch 22 is on, that is, when the voltage ■ is input to the pulse width modulator 3 from the terminal 1, the output pulse of the AND gate 8 is turned on. The time ratio P, is expressed as: Further, the on-time ratio P of the output pulse in the AND gate 9 is expressed as follows. Therefore, the on-time ratio Pt of the output in the OR gate 10 is Pr=P-+Pb=ta tb-τ1τb-τ, B-Aτゎ-A-[3ta
tb...(1). Since the timing circuit 25 is now sending out a high level signal, the output pulse at the EX-NOR gate 26 is the same as the output pulse from the OR gate 10.
次にタイミング回825がロウレベルの信号を送出して
いる場合を考える。このときスイッチ23がオンである
ため端子21から電圧−■、がパルス幅変調器3に入力
され、そのためアンドゲート8の出力パルスにおけるオ
ン時間比P、−はで示される。同様にアンドゲト9の出
力パルスにおけるオン時間比P、−も、
で示される。従ってオアゲート10における出力パルス
のオン時間比P(−は、
Pt−=P、−+Pb −=
t−tb+τ、τb+τ、B−τbAA−Bとなる。今
タイミング回#125の出力がロウレベルであるため、
EX−ノアゲート26はインバータとなり、その出力パ
ルスはPb−1即ちPi −=I Pt −=
2゛°“・・・(2)−
となる。Next, consider a case where the timing circuit 825 is sending out a low level signal. At this time, since the switch 23 is on, the voltage -■ is inputted to the pulse width modulator 3 from the terminal 21, and therefore the on-time ratio P, - in the output pulse of the AND gate 8 is expressed as -. Similarly, the on-time ratio P, - in the output pulse of the AND gate 9 is also expressed as follows. Therefore, the on-time ratio P (-) of the output pulse in the OR gate 10 is as follows: Pt-=P, -+Pb-=t-tb+τ, τb+τ, B-τbAA-B. Since the output of timing #125 is at low level, ,
The EX-NOR gate 26 becomes an inverter, and its output pulse becomes Pb-1, that is, Pi −=I Pt −= 2゛°” (2) −.
タイミング回路25が、一定周期でデユーティ1:1の
ロウ−ハイ信号を繰り返し送出しているとすると、EX
−ノアゲーl〜26の出力のオン時間比Ptは、(1)
、(2)式より、
となる。Assuming that the timing circuit 25 repeatedly sends out low-high signals with a duty ratio of 1:1 at a constant cycle, EX
- The on-time ratio Pt of the output of Noah game l~26 is (1)
, From equation (2), it becomes.
この(3)式を上記(1)式と比軸すると、誤差A及び
Bを含む項は(3)式では
(−τ、 B)/2t、tbだけとなり、EX−ノアゲ
ート26の出力おいてパルス幅変調器3.4の出力中に
含まれる誤差分がかなり相殺されて減少したことがわか
る。When this equation (3) is compared with the above equation (1), the term including errors A and B becomes only (-τ, B)/2t, tb in equation (3), and in the output of the EX-NOR gate 26, It can be seen that the error contained in the output of the pulse width modulator 3.4 is considerably canceled out and reduced.
発振器5は単位時間内にF個のパルスを出力するものと
すると、アンドゲート12における単位時間当たりの出
力パルス数Prは、
×F
で示される。また2分の1分周器11の出力はF/2で
あるので、端子14における出力パルス数からアンドゲ
ート12の出力パルス数、すなわち端子13における出
力パルス数を引くと、となる。Bは誤差分であり、τ1
、τbに比べて小さいため、この(4)式における誤差
の項はかなり小さく、従って端子14と端子13におけ
る出力の差を取ることによって、はぼ入力信号の積に比
例したパルス出力を得ることが出来る。Assuming that the oscillator 5 outputs F pulses within a unit time, the number of output pulses Pr per unit time in the AND gate 12 is expressed as ×F. Further, since the output of the 1/2 frequency divider 11 is F/2, subtracting the number of output pulses of the AND gate 12, that is, the number of output pulses at the terminal 13 from the number of output pulses at the terminal 14, yields. B is the error, τ1
, τb, the error term in equation (4) is quite small. Therefore, by taking the difference between the outputs at terminals 14 and 13, a pulse output proportional to the product of the input signals can be obtained. I can do it.
また、さらに入力電圧V、を交流とすると、上記(4)
式中のτa−Bの項が交流前半半周期と後半半周期とで
相殺されて削減するため、端子14と端子13における
出力差は、
となって、誤差分を全く含まないパルス出力を得ること
が出来る。Furthermore, if the input voltage V is AC, the above (4)
Since the term τa-B in the equation is canceled out and reduced by the first half cycle of AC and the second half cycle, the output difference between terminal 14 and terminal 13 is as follows, and a pulse output that does not include any error is obtained. I can do it.
このように第1図の回路によれば、誤差分の影響を極め
て小さくして、あるいは全く誤差分を含む事無く、入力
信号の乗算を行うことができるので、精度が高く、しか
も経年変化による精度の低下を生じない乗算器を得るこ
とが出来る。In this way, according to the circuit shown in Fig. 1, it is possible to perform multiplication of input signals with extremely small influence of errors, or without including errors at all, so it is highly accurate, and moreover, A multiplier that does not cause a decrease in precision can be obtained.
なお、この発明は上記第1図の実施例に限定されるもの
ではない。例えば、第1図のゲート類の配置は同様の論
理演算を行うものであればどのようなものでも良い。1
例として、ゲート6.7.8.9.10は排他的論理和
ゲートに当然置き換えることが可能である。さらに上記
実施例ではタイミング回路25によってスイッチ22.
23のオン、オフ制御を行っているが、パルス幅変調器
3.4または発振器5の出力周波数を分周してスイッチ
22.23のオン、オフ制御を行っても良い。Note that the present invention is not limited to the embodiment shown in FIG. 1 above. For example, the gates in FIG. 1 may be arranged in any manner as long as they perform similar logical operations. 1
By way of example, gate 6.7.8.9.10 can of course be replaced by an exclusive OR gate. Further, in the above embodiment, the timing circuit 25 controls the switch 22.
However, the output frequency of the pulse width modulator 3.4 or the oscillator 5 may be divided to perform on/off control of the switches 22.23.
また、パルス幅変調器3.4の出力を直接マイクロコン
ピュータ等に入力し、発振器5、タイミング回路25か
らの出力信号を用いることなく、ソフトウェアにより処
理するようにしても良い。Alternatively, the output of the pulse width modulator 3.4 may be directly input to a microcomputer or the like and processed by software without using the output signals from the oscillator 5 and timing circuit 25.
さらに上記実施例では出力端子13.14間の出力差を
取ることによって入力信号の積に対応したパルス信号を
得ているが、上記(1)式と(2)式の差を取ること、
具体的にはオアゲート10の出力において、スイッチ2
2がオンのときの出力パルスオン時間と、スイッチ23
がオンのときの出力パルスオン時間との差を取ることに
よっても上記実施例と同様、入力信号の積に比例した信
号が得られる。Furthermore, in the above embodiment, the pulse signal corresponding to the product of the input signals is obtained by taking the output difference between the output terminals 13 and 14, but by taking the difference between the above equations (1) and (2),
Specifically, at the output of the OR gate 10, the switch 2
Output pulse on time when switch 23 is on and switch 23
Similarly to the above embodiment, a signal proportional to the product of the input signals can be obtained by taking the difference from the output pulse on time when is on.
[発明の効果]
以上、実施例を挙げて説明したように、この発明の乗算
器では、パルス幅変調器出力における誤差を最少に軽減
した。さらには全く誤差を含まない乗算を実行すること
が出来る。またこの誤差の補正に要する回路は、半導体
のみで構成できるなめ、IC化が容易である。さらに誤
差の補正機能を有する回路であるため、パルス幅変調器
に高性能の演算増幅器を用いる必要がないので、コスト
ダウンを計ることが出来る。同様に回路内に誤差補正機
能を有しているなめ、パルス幅変調器の周波数すなわち
サンプリング周波数を上げることが可能となり、入力信
号の変動に強い乗算器を得ることが出来る。[Effects of the Invention] As described above with reference to the embodiments, the multiplier of the present invention reduces the error in the output of the pulse width modulator to the minimum. Furthermore, it is possible to perform multiplication without any errors. Furthermore, the circuit required for correcting this error can be constructed only from semiconductors, so it can be easily integrated into an IC. Furthermore, since the circuit has an error correction function, there is no need to use a high-performance operational amplifier in the pulse width modulator, so costs can be reduced. Similarly, since the circuit has an error correction function, it is possible to increase the frequency of the pulse width modulator, that is, the sampling frequency, and it is possible to obtain a multiplier that is resistant to fluctuations in the input signal.
第1図はこの発明の一実施例に係る乗算器の回路図、第
2図は第1図の回路の動作説明に供する波形図、第3図
は従来の乗算器の回路図、および第71図は第3図の回
路の動作説明に供する波形図である。
1.2・・・入力端子 3.4・・・パルス幅変調器
5・・・発振器 6.7・・・インバータゲー
ト8.9.12・・・アンドゲート
10・・・オアゲート 11・・・分周器13.14
・・・出力端子
21・・・入力端子FIG. 1 is a circuit diagram of a multiplier according to an embodiment of the present invention, FIG. 2 is a waveform diagram for explaining the operation of the circuit in FIG. 1, and FIG. 3 is a circuit diagram of a conventional multiplier. This figure is a waveform diagram for explaining the operation of the circuit of FIG. 3. 1.2... Input terminal 3.4... Pulse width modulator 5... Oscillator 6.7... Inverter gate 8.9.12... AND gate 10... OR gate 11... Frequency divider 13.14
...Output terminal 21...Input terminal
Claims (1)
幅が変位しそれぞれ非同期となるパルス信号に変換する
手段と、 上記変換手段から出力されるパルス信号の周波数よりも
高い周波数のパルス信号を出力する発振手段と、 少なくとも1個の入力信号の反転信号をこの入力信号と
共にデューティが1:1で上記発振手段出力よりも十分
に遅い周波数のパルス信号によって交互に切り替えて上
記パルス信号の変換手段に入力するスイッチング手段と
、 上記入力信号の反転信号に基づく出力を含む上記変換手
段から出力されるパルス信号と上記発振手段から出力さ
れるパルス信号および上記スイッチング手段の切り替え
信号を受けて所定の論理演算を行い、上記変換手段から
出力されるパルス信号のパルス幅に応じて上記発振手段
から所定時間に出力されるパルス数を演算して、入力信
号レベルの積に比例したデジタル信号を得る論理演算手
段と、 を備え、上記スイッチング手段を介した入力信号とその
反転信号との交互の入力によつて上記変換手段で発生す
る誤差の補正機能を有するようにしたことを特徴とする
乗算器。[Claims] Means for converting each input signal into a pulse signal whose pulse width varies according to the level of the input signal and is asynchronous with each other, and a frequency higher than the frequency of the pulse signal output from the conversion means. an oscillation means for outputting a pulse signal of the above-mentioned oscillation means; and an inverted signal of at least one input signal is alternately switched together with this input signal by a pulse signal having a duty ratio of 1:1 and a frequency sufficiently slower than the output of the oscillation means to generate the above-mentioned pulse. a switching means input to the signal converting means; a pulse signal output from the converting means including an output based on an inverted signal of the input signal; a pulse signal output from the oscillating means; and a switching signal of the switching means; A digital signal proportional to the product of the input signal levels is obtained by performing a predetermined logical operation on the input signal and calculating the number of pulses output from the oscillation means in a predetermined time according to the pulse width of the pulse signal output from the conversion means. logical operation means for obtaining , and a function of correcting an error occurring in the conversion means due to alternate input of an input signal and its inverted signal via the switching means. Multiplier.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15005088A JPH01318179A (en) | 1988-06-20 | 1988-06-20 | Multiplier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15005088A JPH01318179A (en) | 1988-06-20 | 1988-06-20 | Multiplier |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01318179A true JPH01318179A (en) | 1989-12-22 |
Family
ID=15488407
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15005088A Pending JPH01318179A (en) | 1988-06-20 | 1988-06-20 | Multiplier |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01318179A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012220488A (en) * | 2011-04-06 | 2012-11-12 | Samsung Electro-Mechanics Co Ltd | Hall sensor having offset removal function and offset removing method thereof |
-
1988
- 1988-06-20 JP JP15005088A patent/JPH01318179A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2012220488A (en) * | 2011-04-06 | 2012-11-12 | Samsung Electro-Mechanics Co Ltd | Hall sensor having offset removal function and offset removing method thereof |
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