JPS6359110B2 - - Google Patents
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- JPS6359110B2 JPS6359110B2 JP57130400A JP13040082A JPS6359110B2 JP S6359110 B2 JPS6359110 B2 JP S6359110B2 JP 57130400 A JP57130400 A JP 57130400A JP 13040082 A JP13040082 A JP 13040082A JP S6359110 B2 JPS6359110 B2 JP S6359110B2
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Description
【発明の詳細な説明】
本発明は複数の電力供給企業間での送電電力量
と受電電力量とを計測する潮流電力量計の改良に
関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an improvement of a power flow meter that measures the amount of power transmitted and the amount of received power between a plurality of power supply companies.
第1図は従来の潮流電力量計の一例を示す。電
力供給線の線路電圧は計器用変圧器PTによりそ
れに比例した電圧evに低減され、線路電流は変流
器CTによりそれに比例し、絶対値が等しくて極
性が異なる電圧±eiに低減される。パルス幅変調
回路1は電圧evによつてパルス幅変調し、そのパ
ルス出力をスイツチドライバ2に、及びインバー
タ3を経てスイツチドライバ4に、それぞれ与え
る。パルス出力のデユーテイ比D1は下記の通り
に定められる。 FIG. 1 shows an example of a conventional tidal current energy meter. The line voltage of the power supply line is reduced by a potential transformer PT to a proportional voltage e v , and the line current is reduced by a current transformer CT to a voltage proportional to it, equal in absolute value but different in polarity ±e i . Ru. A pulse width modulation circuit 1 performs pulse width modulation using a voltage e v and provides the pulse output to a switch driver 2 and a switch driver 4 via an inverter 3, respectively. The duty ratio D 1 of the pulse output is determined as follows.
D1=Er−Ev/2Er (1) 但しErは基準電圧である。 D 1 =E r −E v /2E r (1) where E r is the reference voltage.
切換スイツチ5,6はスイツチドライバ2,4
によつてオンオフ制御されるもので、パルス幅変
調回路1と共に、電圧evと電圧eiの積に比例する
レベルの信号を出力する乗算回路7を形成する。
抵抗8とコンデンサ9はローパスフイルタ10を
形成し、乗算回路7の出力信号を平均化する。ロ
ーパスフイルタ10の出力eppは受電中には下記
の式となる。 Changeover switches 5 and 6 are switch drivers 2 and 4
Together with the pulse width modulation circuit 1, it forms a multiplication circuit 7 that outputs a signal at a level proportional to the product of the voltage e v and the voltage e i .
Resistor 8 and capacitor 9 form a low-pass filter 10, which averages the output signal of multiplier circuit 7. The output epp of the low-pass filter 10 is expressed by the following formula during power reception.
epp=ei・D1−ei(1−D1)=ei(2D1−1) 上式に(1)式を代入すれば、(2)式となる。e pp =e i・D 1 −e i (1−D 1 )=e i (2D 1 −1) If equation (1) is substituted into the above equation, equation (2) is obtained.
epp=−ev・ei/Er (2)
また送電中には電圧eiの極性が反転するので、
(3)式となる。 e pp = −e v・e i /E r (2) Also, since the polarity of voltage e i is reversed during power transmission,
Equation (3) is obtained.
epp=ev・ei/Er (3)
11,12は負極性の入力電圧を周波数に変換
する単極性の電圧−周波数変換回路、13は極性
反転回路、14,15は電圧−周波数変換回路1
1,12の出力を分周し、積算して、受電電力量
又は送電電力量として表示し、或いは遠方へ伝送
する積算回路、RLは2次負担抵抗である。 e pp =e v・e i /E r (3) 11 and 12 are unipolar voltage-frequency conversion circuits that convert negative polarity input voltage into frequency, 13 is a polarity inversion circuit, and 14 and 15 are voltage-frequency converters. Conversion circuit 1
R L is a secondary load resistor, which is an integration circuit that divides and integrates the outputs of 1 and 12, and displays the received power amount or transmitted power amount, or transmits it to a distant place.
受電中はローパスフイルタ10の出力eppが負
極性であるから、電圧−周波数変換回路11のみ
が動作し、積算回路14が受電電力量を積算す
る。送電中はローパスフイルタ10の出力eppが
正極性となり、極性反転回路13により負極性に
反転されるから、電圧−周波数変換回路12のみ
が動作し、積算回路15が送電電力量を積算す
る。 Since the output epp of the low-pass filter 10 has negative polarity during power reception, only the voltage-frequency conversion circuit 11 operates, and the integration circuit 14 integrates the amount of received power. During power transmission, the output epp of the low-pass filter 10 has a positive polarity and is inverted to a negative polarity by the polarity inversion circuit 13, so only the voltage-frequency conversion circuit 12 operates and the integration circuit 15 integrates the amount of transmitted power.
第1図に示される従来の潮流電力量計は、二つ
の電圧−周波数変換回路11,12を用いるため
に、コスト高となる欠点があつた。この欠点を除
くために、一つの電圧−周波数変換回路を用い、
ローパスフイルタ10の出力の極性により送受電
を判別して、極性の反転及び積算回路14,15
の切換えを行うものが従来提案されている。しか
し、ローパスフイルタ10の出力をアナログ的に
零レベルと比較することにより送受電を判別して
いるので、微小電力時には送受電判別が不正確に
なり、高精度の測定がむずかしい。また、ローパ
スフイルタ10を用いているために、その抵抗8
及びコンデンサ9の容量が大きく、LSI化には不
向きである。 The conventional tidal current power meter shown in FIG. 1 has the drawback of high cost because it uses two voltage-frequency conversion circuits 11 and 12. In order to eliminate this drawback, a single voltage-frequency conversion circuit is used,
Power transmission/reception is determined based on the polarity of the output of the low-pass filter 10, and polarity inversion and integration circuits 14, 15
Conventionally, devices that perform switching have been proposed. However, since the power transmission/reception is determined by comparing the output of the low-pass filter 10 with a zero level in an analog manner, the power transmission/reception determination becomes inaccurate when the power is small, making highly accurate measurement difficult. Also, since the low-pass filter 10 is used, its resistance 8
Also, the capacitance of the capacitor 9 is large, making it unsuitable for LSI implementation.
本発明の目的は、上述した問題点を解決し、両
極性周波数変換回路の出力パルス信号をデイジタ
ル的に平均化することにより、高精度の測定を行
うことができ、LSI化に適した潮流電力量計を提
供することである。 It is an object of the present invention to solve the above-mentioned problems, to digitally average the output pulse signals of a bipolar frequency conversion circuit, thereby making it possible to perform high-precision measurement, and to make the tidal current power suitable for LSI implementation. The purpose is to provide a meter.
この目的を達成するために、本発明は、電力供
給線の線路電圧と線路電流の積の瞬時値に比例
し、1サイクルの平均電力の極性と逆極性の瞬時
電力成分を含むレベルの信号を出力する乗算回路
と、乗算回路の出力を周波数に変換すると共に、
線路電圧と線路電流の積の瞬時値の極性を判別す
る両極性周波数変換回路と、両極性周波数変換回
路の出力パルス信号を、平均受電電力又は平均送
電電力に比例した周波数のシリアルなパルス信号
に変えると共に、受電と送電を判別する平均化回
路と、受電判別時の平均化回路の出力から受電電
力量を積算する受電用積算回路と、送電判別時の
平均化回路の出力から送電電力量を積算する送電
用積算回路とを備え、平均化回路を、両極性周波
数変換回路により判別された極性が反転した時に
両極性周波数変換回路の出力パルス信号を計数
し、該計数値が所定値に達する前に、両極性周波
数変換回路により判別された極性が元に戻つた時
には、それ以後の両極性周波数変換回路の出力パ
ルス信号を前記計数値から零になるまで減算する
減算回路と、該減算回路による計数値が前記所定
値を越えることにより受電と送電の切り換わりを
判別する送受電判別回路と、両極性周波数変換回
路により判別された極性が反転した時から減算回
路の計数値が零に戻るまでの間、両極性周波数変
換回路の出力パルス信号をしや断し、送受電判別
回路の受電送電切り換わり判別に応じて受電用積
算回路と送電用積算回路とへの出力を選択する出
力制御回路とから形成し、以て、平均化回路によ
り、両極性周波数変換回路の出力パルス信号をデ
イジタル的に平均化すると共に、送受電判別を行
うようにしたことを特徴とする。 To achieve this objective, the present invention provides a signal whose level is proportional to the instantaneous value of the product of the line voltage and the line current of the power supply line and which includes an instantaneous power component of opposite polarity to the average power of one cycle. A multiplication circuit that outputs and converts the output of the multiplication circuit into a frequency,
A bipolar frequency conversion circuit that determines the polarity of the instantaneous value of the product of line voltage and line current, and a bipolar frequency conversion circuit that converts the output pulse signal of the bipolar frequency conversion circuit into a serial pulse signal with a frequency proportional to the average received power or average transmitted power. At the same time, there is an averaging circuit that discriminates between power reception and power transmission, an integration circuit for receiving power that integrates the received power amount from the output of the averaging circuit when determining power reception, and a power receiving integration circuit that integrates the amount of power transmitted from the output of the averaging circuit when determining power transmission. and a power transmission integration circuit for integrating the power, the averaging circuit counts the output pulse signal of the bipolar frequency conversion circuit when the polarity determined by the bipolar frequency conversion circuit is reversed, and the counted value reaches a predetermined value. a subtraction circuit that subtracts the output pulse signal of the bipolar frequency conversion circuit thereafter from the count value until it becomes zero when the polarity previously determined by the bipolar frequency conversion circuit returns to the original; and the subtraction circuit; a power transmission/reception discrimination circuit that determines switching between power reception and power transmission when the count value exceeds the predetermined value, and a count value of the subtraction circuit returns to zero when the polarity determined by the bipolar frequency conversion circuit is reversed. Until then, the output pulse signal of the bipolar frequency conversion circuit is cut off, and the output control selects the output to the power reception integration circuit and the power transmission integration circuit according to the power transmission/reception switching determination of the power transmission/reception discrimination circuit. The averaging circuit digitally averages the output pulse signals of the bipolar frequency conversion circuit, and also determines whether power is being transmitted or received.
以下、本発明を図示の実施例に基づいて詳細に
説明する。 Hereinafter, the present invention will be explained in detail based on illustrated embodiments.
第3図は本発明の一実施例の回路図を示す。乗
算回路16は第1図の乗算回路7と殆んど同じ
で、計器用変圧器PTから線路電圧に比例した電
圧evが、変流器CTから線路電流に比例した電圧
±eiが、それぞれ入力する。乗算回路16は、パ
ルス幅変調回路17、スイツチドライバ18、イ
ンバータ19、スイツチドライバ20及び切換ス
イツチ21,22を有する点では乗算回路7と同
じであるが、パルス幅変調回路17のパルス出力
が排他的オアゲート23を経てスイツチドライバ
18,20に与えられる点で相違する。 FIG. 3 shows a circuit diagram of one embodiment of the present invention. The multiplier circuit 16 is almost the same as the multiplier circuit 7 in FIG . Enter each. The multiplier circuit 16 is the same as the multiplier circuit 7 in that it includes a pulse width modulation circuit 17, a switch driver 18, an inverter 19, a switch driver 20, and changeover switches 21 and 22, but the pulse output of the pulse width modulation circuit 17 is exclusive. The difference is that the signal is applied to the switch drivers 18 and 20 via the target OR gate 23.
乗算回路16の出力側には、ローパスフイルタ
を介さずに、直ちに両極性周波数変換回路24が
接続される。両極性周波数変換回路24は、演算
増幅器25、抵抗R及びコンデンサCから成る積
分回路26、リセツトスイツチ27、リセツトス
イツチドライバ28、コンパレータ29,30、
バツフア31,32、オアゲート33、極性判別
回路34、単一パルス発生回路35、Tフリツプ
フロツプ36を備える。Tフリツプフロツプ36
の出力端子Qは排他的オアゲート23の一方の入
力端子に接続される。リセツトスイツチドライバ
28はオアゲート33の出力によつて駆動され
る。単一パルス発生回路35から出力されるパル
ス信号PGは両極性周波数変換回路24の出力と
して平均化回路37に与えられる。また、極性判
別回路34が出力する極性判別信号UDも平均化
回路37に与えられる。平均化回路37は、両極
性周波数変換回路24の出力パルス信号PGを極
性判別信号UDに応じて相殺して、平均受電電力
又は平均送電電力に比例した周波数のシリアルな
パルス信号に変えると共に、受電と送電を判別
し、判別結果により受電用積算回路38と送電用
積算回路39を選択するもので、詳細は後述す
る。±Esはコンパレータ29,30の基準電圧で
ある。 A bipolar frequency conversion circuit 24 is immediately connected to the output side of the multiplier circuit 16 without passing through a low-pass filter. The bipolar frequency conversion circuit 24 includes an operational amplifier 25, an integration circuit 26 consisting of a resistor R and a capacitor C, a reset switch 27, a reset switch driver 28, comparators 29, 30,
It includes buffers 31 and 32, an OR gate 33, a polarity discrimination circuit 34, a single pulse generation circuit 35, and a T flip-flop 36. T flip flop 36
The output terminal Q of is connected to one input terminal of exclusive OR gate 23. Reset switch driver 28 is driven by the output of OR gate 33. The pulse signal PG outputted from the single pulse generation circuit 35 is given to the averaging circuit 37 as the output of the bipolar frequency conversion circuit 24. Further, the polarity discrimination signal UD outputted from the polarity discrimination circuit 34 is also given to the averaging circuit 37. The averaging circuit 37 cancels the output pulse signal PG of the bipolar frequency conversion circuit 24 according to the polarity discrimination signal UD, converts it into a serial pulse signal with a frequency proportional to the average received power or the average transmitted power, and and power transmission, and selects the power reception integration circuit 38 and the power transmission integration circuit 39 based on the determination result, details of which will be described later. ±E s is the reference voltage of the comparators 29 and 30.
次に動作を第4図のタイムチヤートを参照しつ
つ説明する。Tフリツプフロツプ36の出力がロ
ーレベルであれば、積分回路26には平均値で−
ev・ei/Erの入力電圧が与えられ、ハイレベルであ
れば、ev・ei/Erの入力電圧が与えられる。積ev・ei
が正である限り、まずTフリツプフロツプ36の
出力がローレベルであるとすれば、積分回路26
は入力電圧を正の方向に積分し、積分値が正の基
準値+Esを越えた時にコンパレータ29はハイレ
ベルの信号を出力する。この信号はバツフア31
及びオアゲート33を経てリセツトスイツチドラ
イバ28を動作させ、リセツトスイツチ27をオ
ンにする。これによつて、コンデンサCの充電電
荷は放電し、積分回路26はリセツトされて、そ
の出力電圧は零電位に戻る。同時に、コンパレー
タ29の信号は単一パルス発生回路35によつて
所定パルス幅のパルス信号PGに整形され、Tフ
リツプフロツプ36の入力端子Tに入力し、その
出力端子Qの出力レベルをハイレベルにする。こ
のため、排他的オアゲート23はインバータとし
て働くことになり、切換スイツチ21,22が切
り換わり、積分回路26の平均入力電圧は
ev・ei/Erとなる。積分回路26のリセツトによつ
てコンパレータ29の出力はローレベルとなるの
で、リセツトスイツチ27はオフに戻り、今度は
積分回路26は負の方向に入力電圧を積分する。
積分値が負の基準電圧−Esを下まわつた時にコン
パレータ30はハイレベルの信号を出力し、バツ
フア32及びオアゲート33を経てリセツトスイ
ツチドライバ28を動作させ、リセツトスイツチ
27をオンにして、積分回路26をリセツトす
る。同時に、単一パルス発生回路35を動作させ
て、Tフリツプフロツプ36をリセツトし、切換
スイツチ21,22を切り換える。このような動
作が繰り返されて、積ev・eiが正である限り、積
分回路26の出力電圧は鋸歯状波を交互に折り返
した波形となる。極性判別回路34はバツフア3
1,32及びTフリツプフロツプ36の出力によ
つて積ev・eiの極性を判別するので、積ev・eiの
極性を正であると判別した時は、ローレベルの信
号を平均化回路37に与える。 Next, the operation will be explained with reference to the time chart shown in FIG. When the output of the T flip-flop 36 is at a low level, the integrator circuit 26 receives an average value of -
An input voltage of e v ·e i /E r is given, and if it is at a high level, an input voltage of e v ·e i /E r is given. As long as the product e v ·e i is positive, first, if the output of the T flip-flop 36 is at a low level, then the integration circuit 26
integrates the input voltage in the positive direction, and when the integrated value exceeds the positive reference value + Es , the comparator 29 outputs a high level signal. This signal is buffer 31
Then, the reset switch driver 28 is operated via the OR gate 33, and the reset switch 27 is turned on. As a result, the charge in the capacitor C is discharged, the integrating circuit 26 is reset, and its output voltage returns to zero potential. At the same time, the signal of the comparator 29 is shaped into a pulse signal PG with a predetermined pulse width by the single pulse generation circuit 35, and inputted to the input terminal T of the T flip-flop 36, and the output level of the output terminal Q thereof is set to high level. . Therefore, the exclusive OR gate 23 will work as an inverter, the changeover switches 21 and 22 will be switched, and the average input voltage of the integrating circuit 26 will be
It becomes e v・e i /E r . The reset of the integrating circuit 26 causes the output of the comparator 29 to go low, so the reset switch 27 is turned off again, and the integrating circuit 26 now integrates the input voltage in the negative direction.
When the integral value falls below the negative reference voltage -Es , the comparator 30 outputs a high level signal, operates the reset switch driver 28 via the buffer 32 and the OR gate 33, turns on the reset switch 27, and starts integrating. Reset circuit 26. At the same time, the single pulse generating circuit 35 is operated, the T flip-flop 36 is reset, and the changeover switches 21 and 22 are switched. As long as such an operation is repeated and the product e v ·e i is positive, the output voltage of the integrating circuit 26 has a waveform in which a sawtooth wave is alternately folded back. The polarity determination circuit 34 is a buffer 3
Since the polarity of the product e v ·e i is determined by the outputs of 1, 32 and the T flip-flop 36, when the polarity of the product e v ·e i is determined to be positive, the low level signal is averaged. to the circuit 37.
積ev・eiに負電力成分40が生じる場合には、
負電力成分40が積分回路26に入力すると、積
分回路26の積分方向が正から負、又は負から正
へ反転する。これによつて、積分回路26の出力
が2回連続して同じ基準電圧+Es又は−Esに達す
ると、極性判別回路34は積ev・eiの極性が反転
したと判断して、極性判別信号UDのレベルを反
転させる。 When a negative power component 40 occurs in the product e v・e i ,
When the negative power component 40 is input to the integrating circuit 26, the direction of integration of the integrating circuit 26 is reversed from positive to negative or from negative to positive. As a result, when the output of the integrating circuit 26 reaches the same reference voltage +E s or -E s twice in a row, the polarity determining circuit 34 determines that the polarity of the product e v · e i has been reversed. Inverts the level of the polarity determination signal UD.
極性判別回路34の一例を第5図に示す。41
は遅延回路、42,43はインバータ、44〜4
7はアンドゲート、48,49はオアゲート、5
0はRSフリツプフロツプである。この極性判別
回路34は、バツフア31がハイレベルの出力を
出す直前のTフリツプフロツプ36の出力がロー
レベルであれば、積ev・eiの極性を正と判別し、
ハイレベルであれば、極性を負と判別し、バツフ
ア32がハイレベルの出力を出す直前のTフリツ
プフロツプ36の出力がローレベルであれば、極
性を負と判別し、ハイレベルであれば、極性を正
と判別する。即ち、バツフア31がハイレベルの
出力を出す直前は積分回路26は正の方向に積分
しているから、積分回路26に入力している平均
入力電圧の極性は負であり、その時Tフリツプフ
ロツプ36の出力がローレベルということは、平
均入力電圧が−ev・ei/Erであるから、積ev・eiの極
性は正ということになるのである。第5図におい
て、バツフア31のハイレベルの出力がアンドゲ
ート44,47に入力した時、その直前のTフリ
ツプフロツプ36の出力は遅延回路41によつて
第6図に示されるように遅延されて、アンドゲー
ト44に直接、そしてアンドゲート47にインバ
ータ43を経て、それぞれ入力されているので、
遅延回路41の出力がローレベルであれば、アン
ドゲート47がハイレベルの出力をオアゲート4
9を経てRSフリツプフロツプ50のリセツト入
力端子Rに送り、これをリセツトして、極性判別
信号UDをローレベルとし、極性を正であると判
別する。遅延回路41の出力がハイレベルであれ
ば、アンドゲート44がハイレベルの出力をオア
ゲート48を経てRSフリツプフロツプ50のセ
ツト入力端子Sに送り、これをセツトして、極性
判別信号UDをハイレベルとし、極性を負である
と判別する。 An example of the polarity discrimination circuit 34 is shown in FIG. 41
is a delay circuit, 42 and 43 are inverters, and 44 to 4
7 is an and gate, 48, 49 is an or gate, 5
0 is an RS flip-flop. This polarity determination circuit 34 determines that the polarity of the product e v · e i is positive if the output of the T flip-flop 36 is at a low level immediately before the buffer 31 outputs a high level output,
If the output is high level, the polarity is determined to be negative; if the output of the T flip-flop 36 immediately before the buffer 32 outputs a high level output is low level, the polarity is determined to be negative; if the output is high level, the polarity is determined to be negative. is determined to be correct. That is, immediately before the buffer 31 outputs a high level output, the integrating circuit 26 is integrating in the positive direction, so the polarity of the average input voltage input to the integrating circuit 26 is negative, and at that time, the polarity of the average input voltage input to the integrating circuit 26 is negative. The fact that the output is at a low level means that the average input voltage is -ev ·e i /E r , so the polarity of the product e v ·e i is positive. In FIG. 5, when the high level output of the buffer 31 is input to the AND gates 44 and 47, the output of the T flip-flop 36 just before that is delayed by the delay circuit 41 as shown in FIG. Since the input is directly to the AND gate 44 and to the AND gate 47 via the inverter 43,
If the output of the delay circuit 41 is low level, the AND gate 47 outputs the high level output to the OR gate 4.
9 to the reset input terminal R of the RS flip-flop 50, which is reset, and the polarity determination signal UD is set to low level, thereby determining that the polarity is positive. If the output of the delay circuit 41 is at a high level, the AND gate 44 sends a high level output to the set input terminal S of the RS flip-flop 50 via the OR gate 48, sets it, and sets the polarity discrimination signal UD to a high level. , the polarity is determined to be negative.
バツフア32のハイレベルの出力がアンドゲー
ト45,46に入力した時に、その直前のTフリ
ツプフロツプ36の出力は遅延回路41によつて
遅延されて、アンドゲート45にインバータ42
を経て、そしてアンドゲート46に直接、それぞ
れ入力されているので、遅延回路41の出力がロ
ーレベルであれば、アンドゲート45がハイレベ
ルの出力を出して、RSフリツプフロツプ50を
セツトし、極性判別信号UDをハイレベルとし、
遅延回路41の出力がハイレベルであれば、アン
ドゲート46がハイレベルの信号を出力して、
RSフリツプフロツプ50をリセツトし、極性判
別信号UDをローレベルとする。 When the high level output of the buffer 32 is input to the AND gates 45 and 46, the output of the T flip-flop 36 immediately before it is delayed by the delay circuit 41,
and directly to the AND gate 46, so if the output of the delay circuit 41 is low level, the AND gate 45 outputs a high level output, sets the RS flip-flop 50, and determines the polarity. Set signal UD to high level,
If the output of the delay circuit 41 is high level, the AND gate 46 outputs a high level signal,
The RS flip-flop 50 is reset and the polarity discrimination signal UD is set to low level.
両極性周波数変換回路24から出力されるパル
ス信号PG及び極性判別信号UDは平均化回路3
7に入力されるが、平均化回路37は、第7図に
示されるように、パルス信号PGを極性判別信号
UDのレベル反転の時期からずらすタイミング制
御回路51と、極性判別信号UDのレベルが反転
した時からパルス信号PGを計数し、この計数値
がオーバーフローしない内に極性判別信号UDの
レベルが元に戻つた時に、それ以後のパルス信号
PGを計数値だけ減算する減算回路52と、減算
回路53の計数値がオーバーフローした時に、負
電力成分の方が正電力成分より大きくなつて、受
電から送電に、或は正電力成分の方が負電力成分
より大きくなつて、送電から受電に、切り換わつ
たと判断する送受電判別回路53と、減算回路5
2の動作中はパルス信号PGをしや断すると共に、
送受電判別結果に応じて受電用積算回路38と送
電用積算回路39を選択する出力制御回路54と
から形成される。 The pulse signal PG and polarity discrimination signal UD output from the bipolar frequency conversion circuit 24 are sent to the averaging circuit 3.
7, the averaging circuit 37 converts the pulse signal PG into a polarity discrimination signal as shown in FIG.
A timing control circuit 51 that shifts the time from the time when the level of UD is inverted, and counts the pulse signal PG from the time when the level of the polarity discrimination signal UD is inverted, and the level of the polarity discrimination signal UD returns to the original level before this count value overflows. The subsequent pulse signal
When the count values of the subtraction circuit 52 that subtracts PG by the count value and the count value of the subtraction circuit 53 overflow, the negative power component becomes larger than the positive power component, and the power is transferred from power reception to power transmission, or the positive power component is A power transmission/reception determination circuit 53 and a subtraction circuit 5 that determine that power transmission has switched to power reception when the power becomes larger than the negative power component.
During operation 2, the pulse signal PG is cut off, and
It is formed of an output control circuit 54 that selects the power reception integration circuit 38 and the power transmission integration circuit 39 according to the power transmission/reception determination result.
平均化回路37の具体例を第8図に示す。5
5,74はクロツクパルスCLKで同期するワン
シヨツトタイマー、56,66は2ビツトのシフ
トレジスタ、57,63,64,65,71,7
2はアンドゲート、58,59,68はDフリツ
プフロツプ、60は排他的オアゲート、61,7
3はRSフリツプフロツプ、62,70はインバ
ータ、67はnビツトのアツプダウンカウンタ、
69はノアゲートである。クロツプパルスCLK
はパルス信号PGよりパルス幅が相当小さく、且
つ周波数の高いものである。 A specific example of the averaging circuit 37 is shown in FIG. 5
5, 74 are one-shot timers synchronized with clock pulse CLK, 56, 66 are 2-bit shift registers, 57, 63, 64, 65, 71, 7
2 is an AND gate, 58, 59, 68 are D flip-flops, 60 is an exclusive OR gate, 61, 7
3 is an RS flip-flop, 62 and 70 are inverters, 67 is an n-bit up-down counter,
69 is Noah Gate. Crop pulse CLK
has a considerably smaller pulse width and higher frequency than the pulse signal PG.
第8図の回路の動作を第9図のタイムチヤート
を参照して説明する。パルス信号PGはワンシヨ
ツトタイマー55により3クロツクパルス分のパ
ルス幅に整形され、シフトレジスタ56によつて
2クロツクパルス分遅延され、アンドゲート57
によつて立上りが2クロツクパルス分遅れたパル
スに変換される。そしてDフリツプフロツプ58
により更に1クロツクパルス分遅延される。一
方、極性判別信号UDはDフリツプフロツプ59
のデータ入力端子Dに入力する。極性判別信号
UDがローレベルであるとすれば、シフトレジス
タ56の出力の立上りに同期して、Dフリツプフ
ロツプ59の出力端子Qの出力はローレベルに保
持される。RSフリツプフロツプ61は予めリセ
ツトされているとすれば、アンドゲート63は開
通し、アンドゲート64は閉止するので、Dフリ
ツプフロツプ58の出力パルス信号は受電用積算
回路38に入力して積算され、受電電力量として
表示され、或は遠方へ伝送される。 The operation of the circuit shown in FIG. 8 will be explained with reference to the time chart shown in FIG. The pulse signal PG is shaped into a pulse width of 3 clock pulses by a one-shot timer 55, delayed by 2 clock pulses by a shift register 56, and then passed through an AND gate 57.
The rising edge is converted into a pulse delayed by two clock pulses. and D flip-flop 58
is further delayed by one clock pulse. On the other hand, the polarity discrimination signal UD is output from the D flip-flop 59.
input to data input terminal D of. Polarity discrimination signal
If UD is at a low level, the output of the output terminal Q of the D flip-flop 59 is held at a low level in synchronization with the rise of the output of the shift register 56. Assuming that the RS flip-flop 61 has been reset in advance, the AND gate 63 is opened and the AND gate 64 is closed, so the output pulse signal of the D flip-flop 58 is input to the power receiving integration circuit 38 and integrated, and the received power is It can be displayed as power or transmitted far away.
次に負電力成分40がわずかに生じたことによ
つて極性判別信号UDがハイレベルになると、D
フリツプフロツプ59の出力端子Qの出力はハイ
レベルとなり、この時、RSフリツプフロツプ7
3の出力がローレベルであれば、排他的オアゲー
ト60の出力はハイレベルとなるので、RSフリ
ツプフロツプ61はセツトされ、出力端子の出
力はローレベルとなり、アンドゲート63,64
に閉止され、Dフリツプフロツプ58の出力パル
ス信号はしや断される。同時にRSフリツプフロ
ツプ61の出力端子Qの出力はハイレベルとなる
ので、アンドゲート65は開通し、Dフリツプフ
ロツプ58の出力パルス信号はシフトレジスタ6
6によつて2クロツクパルス分遅延され、アツプ
ダウンカウンタ67のクロツク入力端子Cに入力
する。この時、アツプダウンカウンタ67のアツ
プダウン入力端子U/Dには排他的オアゲート6
0のハイレベルの出力が入力し、加算モードに切
り換えられているので、負極性判別時のDフリツ
プフロツプ58の出力パルス信号が計数される。
第9図では、負極性判別時の出力パルス信号PG
は1個であるので、計数値は1である。極性判別
信号UDがローレベルに戻ると、Dフリツプフロ
ツプ59の出力端子Qの出力はローレベルとな
り、アツプダウンカウンタ67は減算モードに切
り換えられる。一方、RSフリツプフロツプ61
はリセツトされないので、アンドゲート63,6
4は閉止をつづけ、アンドゲート65は開通をつ
づける。これによつて、これ以後のDフリツプフ
ロツプ58の出力パルス信号はアンドゲート65
及びシフトレジスタ66を経てアツプダウンカウ
ンタ67に入力し、計数値から減算する。計数値
が零になつた時点で、ノアゲート69はハイレベ
ルの信号を出力し、その立上りによつてワンシヨ
ツトタイマー74はリセツトパルスを出力し、
RSフリツプフロツプ61をリセツトする。その
ため、アンドゲート63は開通する。 Next, when the polarity discrimination signal UD becomes high level due to the slight generation of the negative power component 40, D
The output of the output terminal Q of the flip-flop 59 becomes high level, and at this time, the output of the RS flip-flop 7
If the output of the AND gate 63 is low level, the output of the exclusive OR gate 60 is high level, so the RS flip-flop 61 is set, the output of the output terminal is low level, and the AND gates 63, 64
The D flip-flop 58 is closed, and the output pulse signal of the D flip-flop 58 is cut off. At the same time, the output of the output terminal Q of the RS flip-flop 61 becomes high level, so the AND gate 65 is opened and the output pulse signal of the D flip-flop 58 is transferred to the shift register 6.
6 is delayed by two clock pulses, and is input to the clock input terminal C of the up-down counter 67. At this time, the exclusive OR gate 6 is connected to the up-down input terminal U/D of the up-down counter 67.
Since a high level output of 0 is input and the mode is switched to the addition mode, the output pulse signal of the D flip-flop 58 at the time of negative polarity determination is counted.
In Figure 9, the output pulse signal PG when determining negative polarity is
Since there is 1, the count value is 1. When the polarity determination signal UD returns to the low level, the output of the output terminal Q of the D flip-flop 59 becomes low level, and the up-down counter 67 is switched to the subtraction mode. On the other hand, RS flip-flop 61
is not reset, and gates 63, 6
4 continues to be closed, and AND gate 65 continues to open. As a result, the subsequent output pulse signal of the D flip-flop 58 is output from the AND gate 65.
It is then input to the up-down counter 67 via the shift register 66, and subtracted from the counted value. When the count value reaches zero, the NOR gate 69 outputs a high level signal, and upon its rise, the one shot timer 74 outputs a reset pulse.
Reset the RS flip-flop 61. Therefore, the AND gate 63 is opened.
積ev・eiの平均値が負になつた場合、即ち送電
の場合には、第9図に示されるように、負電力成
分75の方が正電力成分76に比べて大巾に大き
くなる。そのため、負極性判別時にアツプダウン
カウンタ67の計数値はオーバーフローする。最
上位ビツトQoがハイレベルになることによつて、
アンドゲート71,72が開通し、この時、Dフ
リツプフロツプ59の出力はハイレベルであるの
で、このハイレベルの出力はアンドゲート71を
通り、RSフリツプフロツプ73をセツトし、送
電中であると判別する。RSフリツプフロツプ7
3のハイレベルの出力は排他的オアゲート60を
インバータとして働かせるので、Dフリツプフロ
ツプ59の出力、即ち極性判別信号UDのレベル
反転された信号がRSフリツプフロツプ61のセ
ツト入力端子S及びアツプダウンカウンタ67の
アツプダウン入力端子U/Dに与えられる。同時
に、Dフリツプフロツプ68のセツト動作により
アツプダウンカウンタ67はリセツトされ、ノア
ゲート69の入力がすべてローレベルとなること
によつて、ワンシヨツトタイマー74がリセツト
パルスを発生し、RSフリツプフロツプ61をリ
セツトさせる。負電力成分75の期間では、Dフ
リツプフロツプ59の出力はハイレベルであるの
で、アンドゲート64が開通し、Dフリツプフロ
ツプ58の出力パルス信号は送電用積算回路39
に入力して積算され、送電電力量として表示さ
れ、或は遠方へ伝送される。正電力成分76に相
当するDフリツプフロツプ58の出力パルス信号
はアツプダウンカウンタ67によつて計数され、
この計数値だけ負電力成分75に相当する出力パ
ルス信号が減算される。 When the average value of the product e v · e i becomes negative, that is, in the case of power transmission, the negative power component 75 becomes much larger than the positive power component 76, as shown in FIG. Become. Therefore, the count value of the up-down counter 67 overflows when negative polarity is determined. By the most significant bit Qo becoming high level,
AND gates 71 and 72 are opened, and at this time, the output of D flip-flop 59 is at a high level, so this high-level output passes through AND gate 71, sets RS flip-flop 73, and determines that power is being transmitted. . RS flipflop 7
Since the high level output of the D flip-flop 59 causes the exclusive OR gate 60 to function as an inverter, the output of the D flip-flop 59, that is, the level-inverted signal of the polarity discrimination signal UD is output to the set input terminal S of the RS flip-flop 61 and the up-down counter 67. It is applied to input terminal U/D. At the same time, the up-down counter 67 is reset by the setting operation of the D flip-flop 68, and as all the inputs of the NOR gate 69 become low level, the one-shot timer 74 generates a reset pulse, causing the RS flip-flop 61 to be reset. During the period of the negative power component 75, the output of the D flip-flop 59 is at a high level, so the AND gate 64 is opened and the output pulse signal of the D flip-flop 58 is transmitted to the power transmission integration circuit 39.
It is input into the system, integrated, displayed as the amount of transmitted power, or transmitted to a distant place. The output pulse signal of the D flip-flop 58 corresponding to the positive power component 76 is counted by an up-down counter 67;
The output pulse signal corresponding to the negative power component 75 is subtracted by this count value.
なお、乗算回路16や両極性周波数変換回路2
4は図示の実施例に限定されるものではない。 Note that the multiplier circuit 16 and the bipolar frequency conversion circuit 2
4 is not limited to the illustrated embodiment.
以上説明したように、本発明によれば、平均化
回路を両極性周波数変換回路の次段に設け、両極
性周波数変換回路の出力パルス信号をデジタル処
理することによつて、平均電力を求め、送受電判
別を行うようにしたから、高精度の測定を行うこ
とができ、LSI化に適したものにすることができ
る。 As explained above, according to the present invention, the averaging circuit is provided at the next stage of the bipolar frequency conversion circuit, and the average power is obtained by digitally processing the output pulse signal of the bipolar frequency conversion circuit. Since power transmission/reception is determined, highly accurate measurements can be made, making it suitable for LSI implementation.
第1図は従来の潮流電力量計の一例を示す回路
図、第2図はその動作を示すタイムチヤート、第
3図は本発明の一実施例を示す回路図、第4図は
その動作を示すタイムチヤート、第5図は本発明
の一実施例に係る極性判別回路の一例を示す回路
図、第6図はその動作を示すタイムチヤート、第
7図は本発明の一実施例に係る平均化回路を示す
ブロツク図、第8図は平均化回路の一例を示す回
路図、第9図はその動作を示すタイムチヤートで
ある。
16……乗算回路、24……両極性周波数変換
回路、26……積分回路、29,30……コンパ
レータ、34……極性判別回路、37……平均化
回路、38……受電用積算回路、39……送電用
積算回路、40……負電力成分、52……減算回
路、53……送受電判別回路、54……出力制御
回路、75……負電力成分、76……正電力成
分、ev……線路電圧に比例した電圧、ei……線路
電流に比例した電圧、PG……出力パルス信号、
UD……極性判別信号。
Fig. 1 is a circuit diagram showing an example of a conventional tidal current electricity meter, Fig. 2 is a time chart showing its operation, Fig. 3 is a circuit diagram showing an embodiment of the present invention, and Fig. 4 is a circuit diagram showing its operation. 5 is a circuit diagram showing an example of a polarity discrimination circuit according to an embodiment of the present invention, FIG. 6 is a time chart showing its operation, and FIG. 7 is an average diagram according to an embodiment of the present invention. FIG. 8 is a block diagram showing an averaging circuit, FIG. 8 is a circuit diagram showing an example of the averaging circuit, and FIG. 9 is a time chart showing its operation. 16... Multiplier circuit, 24... Bipolar frequency conversion circuit, 26... Integrating circuit, 29, 30... Comparator, 34... Polarity discrimination circuit, 37... Averaging circuit, 38... Integrating circuit for power reception, 39... Integration circuit for power transmission, 40... Negative power component, 52... Subtraction circuit, 53... Power transmission/reception discrimination circuit, 54... Output control circuit, 75... Negative power component, 76... Positive power component, e v ...Voltage proportional to line voltage, e i ...Voltage proportional to line current, PG...Output pulse signal,
UD...Polarity discrimination signal.
Claims (1)
値に比例し、1サイクルの平均電力の極性と逆極
性の瞬時電力成分を含むレベルの信号を出力する
乗算回路と、乗算回路の出力を周波数に変換する
と共に、線路電圧と線路電流の積の瞬時値の極性
を判別する両極性周波数変換回路と、両極性周波
数変換回路の出力パルス信号を、平均受電電力又
は平均送電電力に比例した周波数のシリアルなパ
ルス信号に変えると共に、受電と送電を判別する
平均化回路と、受電判別時の平均化回路の出力か
ら受電電力量を積算する受電用積算回路と、送電
判別時の平均化回路の出力から送電電力量を積算
する送電用積算回路とを備え、平均化回路を、両
極性周波数変換回路により判別された極性が反転
した時に両極性周波数変換回路の出力パルス信号
を計数し、該計数値が所定値に達する前に、両極
性周波数変換回路により判別された極性が元に戻
つた時には、それ以後の両極性周波数変換回路の
出力パルス信号を前記計数値から零になるまで減
算する減算回路と、該減算回路による計数値が前
記所定値を越えることにより受電と送電の切り換
わりを判別する送受電判別回路と、両極性周波数
変換回路により判別された極性が反転した時から
減算回路の計数値が零に戻るまでの間、両極性周
波数変換回路の出力パルス信号をしや断し、送受
電判別回路の受電送電切り換わり判別に応じて受
電用積算回路と送電用積算回路とへの出力を選択
する出力制御回路とから形成した潮流電力量計。1. A multiplier circuit that outputs a signal at a level that is proportional to the instantaneous value of the product of the line voltage and line current of the power supply line and that includes an instantaneous power component with the polarity opposite to the average power of one cycle, and the output of the multiplier circuit. A bipolar frequency conversion circuit converts the output pulse signal of the bipolar frequency conversion circuit into a frequency and determines the polarity of the instantaneous value of the product of line voltage and line current, and converts the output pulse signal of the bipolar frequency conversion circuit into a frequency proportional to the average received power or average transmitted power. an averaging circuit that discriminates between power reception and power transmission, an integration circuit for power reception that integrates the amount of received power from the output of the averaging circuit when determining power reception, and an averaging circuit when determining power transmission. It is equipped with a power transmission integration circuit that integrates the amount of transmitted power from the output, and the averaging circuit is configured to count the output pulse signal of the bipolar frequency conversion circuit when the polarity determined by the bipolar frequency conversion circuit is reversed. When the polarity determined by the bipolar frequency conversion circuit returns to its original value before the numerical value reaches a predetermined value, the subsequent output pulse signal of the bipolar frequency conversion circuit is subtracted from the count value until it becomes zero. a power transmitting/receiving determination circuit that determines whether power is being received or transmitted when the counted value of the subtracting circuit exceeds the predetermined value; Until the count value returns to zero, the output pulse signal of the bipolar frequency conversion circuit is cut off, and the output pulse signal is switched between the power reception integration circuit and the power transmission integration circuit according to the power transmission/reception switching judgment of the power transmission/reception discrimination circuit. A tidal current energy meter formed from an output control circuit that selects the output.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57130400A JPS5920863A (en) | 1982-07-28 | 1982-07-28 | Tidal power watthour meter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57130400A JPS5920863A (en) | 1982-07-28 | 1982-07-28 | Tidal power watthour meter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5920863A JPS5920863A (en) | 1984-02-02 |
JPS6359110B2 true JPS6359110B2 (en) | 1988-11-17 |
Family
ID=15033386
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57130400A Granted JPS5920863A (en) | 1982-07-28 | 1982-07-28 | Tidal power watthour meter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5920863A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2531470B2 (en) * | 1992-06-18 | 1996-09-04 | 日本電気計器検定所 | Electronic electricity meter |
-
1982
- 1982-07-28 JP JP57130400A patent/JPS5920863A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5920863A (en) | 1984-02-02 |
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