JPH0295018A - Feedback type pulse width modulating system a/d converter - Google Patents

Abstract

PURPOSE:To make it hard to receive the influence of noise with simple constitution and to attain high speed and high resolution conversion by injecting a fundamental clock at a digital part, and synchronizing one side edge of a feedback pulse width signal with other edge of the fundamental clock. CONSTITUTION:Since a fundamental clock CK is inputted to the rear step digital part of a comparator 5, an isolator to input the fundamental clock CK to an integrator I is made unnecessary. When a flip flop 7 is removed from a feedback loop, a fraction time is measured and the correction operation is executed, one side edge of a pulse width signal PWM 3 fed back to a change-over switch 10 and one side edge of the fundamental clock CK are always synchronized. Thus, with the simple constitution, the influence of noise is hard to be received and high speed high resolution conversion can be executed.

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、帰還形パルス幅変調方式Ａ／Ｄ変換器に関す
るものであり、詳しくは、分解能の改善に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a feedback pulse width modulation type A/D converter, and specifically relates to improvement of resolution.

〈従来の技術〉 Ａ／Ｄ変換器の一種に、帰還形パルス幅変調方式Ａ／Ｄ
変換器がある。<Prior art> Feedback pulse width modulation A/D is a type of A/D converter.
There is a converter.

第３図は、従来のこのような帰還形パルス幅変調方式Ａ
／Ｄ変換器の一例を示す構成説明図である。第３図にお
いて、１は被変換アナログ入力信号Ｖ　ｉｒＬの入力端
子であり、抵抗器２を介して積分器Ｉを構成する演算増
幅器３の反転入力端子に接続されている。演算増幅器３
の反転入力端子と出力端子の間にはコンデンサ４か接続
され、非反転入力端子は共通電位点に接続され・ている
。５はコンパレータとして用いられる演算増幅器であり
、非反転入力端子には演算増幅器３の出力端子が接続さ
れ、反転入力端子は共通電位点に接続されている。演算
増幅器５の出力端子はアイソレータ６を介してフリップ
フロップ７のデータ端子に接続されている。フリップフ
ロップ７の出力端子はアントゲ−１〜８の一方の入力端
子に接続されるとともにアイソレータ９を介して切換ス
イッチ１０に切換駆動信号として加えられている。切換
スイッチ１０の一方の固定接点ａには基準電圧源十Ｖｓ
の＠極側が接続され、他方の固定接点すには基準電圧源
−ｖｓの陰極側が接続され、可動接点は抵抗器１１ご介
して演算増幅器３の反転入力端子に接続されている。１
２はカウントクロックＣＣＫを出力するカラン１〜クロ
ツク発生回路であり、その出力端子はフリップフロップ
７のクロック端子に接続されるとともにアントゲ−１・
８の他方の入力端子に接続されている。アンドゲート８
の出力端子は図示しないカウンタに接続される。１３は
商用電源周波数の影響の除去などのために積分器■の積
分周期を一定に保つための基本クロックＯＫを出力する
基本クロック発生回路であり、その出力端子はアイソレ
ータ１４．アンプ１５．直流成分をカットするコンデン
サ１６および抵抗器１７を介して演算増幅器３の反転入
力端子に接続されている。なお、基本クロックＣＫとカ
ラン１〜クロツクＣＣＫは同期している。また、アイツ
レタロ、９．１３は、アナログ部とデジタル部を電気的
に絶縁するために用いられる。Figure 3 shows a conventional feedback pulse width modulation method A.
FIG. 2 is a configuration explanatory diagram showing an example of a /D converter. In FIG. 3, reference numeral 1 denotes an input terminal for an analog input signal to be converted V irL, which is connected via a resistor 2 to an inverting input terminal of an operational amplifier 3 constituting an integrator I. Operational amplifier 3
A capacitor 4 is connected between the inverting input terminal and the output terminal, and the non-inverting input terminal is connected to a common potential point. Reference numeral 5 denotes an operational amplifier used as a comparator, and its non-inverting input terminal is connected to the output terminal of the operational amplifier 3, and its inverting input terminal is connected to a common potential point. The output terminal of the operational amplifier 5 is connected to the data terminal of a flip-flop 7 via an isolator 6. The output terminal of the flip-flop 7 is connected to one of the input terminals of the analogues 1 to 8, and is applied to the changeover switch 10 via an isolator 9 as a switching drive signal. One fixed contact a of the changeover switch 10 is connected to a reference voltage source of 10 Vs.
The other fixed contact is connected to the cathode side of the reference voltage source -vs, and the movable contact is connected to the inverting input terminal of the operational amplifier 3 via the resistor 11. 1
Reference numeral 2 designates a clock generation circuit 1 to clock generation circuit which outputs a count clock CCK, and its output terminal is connected to the clock terminal of the flip-flop 7, and the output terminal is connected to the clock terminal of the flip-flop 7.
It is connected to the other input terminal of 8. and gate 8
The output terminal of is connected to a counter (not shown). 13 is a basic clock generation circuit that outputs a basic clock OK to keep the integration period of the integrator (2) constant in order to remove the influence of the commercial power frequency, etc., and its output terminal is connected to the isolator 14.13. Amplifier 15. It is connected to the inverting input terminal of the operational amplifier 3 via a capacitor 16 and a resistor 17 that cut DC components. It should be noted that the basic clock CK and the clocks 1 to CCK are synchronized. Furthermore, the AITSURETARO 9.13 is used to electrically insulate the analog section and the digital section.

このような構成において、コンパレータ５がら被変換ア
ナログ入力信号Ｖ　ｉｎの振幅に比例したパルス幅を有
する信号ＰＷＭが出力される。すなわち、この信号ＰＷ
Ｍのパルス幅を測定することにより、被変換アナログ入
力信号Ｖ　ｉＴＬの振幅の値を求めることができる。そ
こで、この信号ＰＷＭをゲート信号として、そのパルス
幅に関連した時間をカウントクロックＣＣＫでカウント
する。In such a configuration, the comparator 5 outputs a signal PWM having a pulse width proportional to the amplitude of the analog input signal Vin to be converted. That is, this signal PW
By measuring the pulse width of M, the value of the amplitude of the analog input signal to be converted V iTL can be determined. Therefore, this signal PWM is used as a gate signal, and the time related to the pulse width is counted using the count clock CCK.

ところで、信号ＰＷＭとカウントクロックＣＣＫは非同
期であり、端数時間を生じる。そこで、フリップフロッ
プ７のデータ端子に信号ＰＷＭを加えてクロック端子に
カウントクロックＣＣＫを加えることにより、フリップ
フロッグ７からカウントクロックＣＣＫに同期した信号
ＰＷＭを出力させるようにして端数時間による誤差の発
生を防止している。By the way, the signal PWM and the count clock CCK are asynchronous, and a fractional time occurs. Therefore, by applying the signal PWM to the data terminal of the flip-flop 7 and adding the count clock CCK to the clock terminal, the flip-flop 7 outputs the signal PWM synchronized with the count clock CCK, thereby preventing the occurrence of errors due to fractional time. It is prevented.

第４図は第３図の各部の波形図であり、（ａ）はアンプ
１５から出力される基本クロックＣＫを示し、（ｂ）は
演算増幅器３の出力信号ＩＯを示し、（ｃ）はアイソレ
ータ６を介してフリップフロップ７のデータ端子に加え
られるパルス幅信号ＰＷＭを示している。これらの図か
ら明らかなように、パルス幅信号ＰＷＭのタイミングと
基本クロックＣＫのタイミングはリーディングエツジで
Ｔ１．トレーリングエツジでＴ２ずれていて、これらの
ずれ時間ＴＩ　、Ｔ２はいずれもアナログ入力信号Ｖ　
ＥｒＬの大きさに応じて変化する。4 is a waveform diagram of each part in FIG. 3, (a) shows the basic clock CK output from the amplifier 15, (b) shows the output signal IO of the operational amplifier 3, and (c) shows the isolator 6 shows a pulse width signal PWM applied to the data terminal of flip-flop 7 via 6. As is clear from these figures, the timing of the pulse width signal PWM and the timing of the basic clock CK are T1. There is a T2 shift at the trailing edge, and both of these shift times TI and T2 are relative to the analog input signal V.
It changes depending on the size of ErL.

第３図の構成によれば、端数時間による誤差は誤差は防
止できるが、帰還ループが安定するまでに時間がかかる
。そこで、第３図のフリップフロップ７を取除いて端数
時間を発生させ、端数時間を精度よく測定して補正演算
することも行われている。According to the configuration shown in FIG. 3, errors due to fractional time can be prevented, but it takes time for the feedback loop to stabilize. Therefore, the flip-flop 7 shown in FIG. 3 is removed to generate a fractional time, and the fractional time is measured with high accuracy for correction calculation.

第５図は第３図のフリップフロップ７を取除いた状態で
アンドゲート８に入力される信号のタイミングチャート
であり、（ａ＞はパルス幅信号ＰＷＭを示し、（ｂ）は
カウントクロックＣＣＫを示している。これらの図から
明らかなように、パルス幅信号ＰＷＭのリーディングエ
ツジとその直後に加えられるカウントクロックＣＣＫの
立ち上がりとの間には端数時間τ、が発生し、パルス幅
信号ＰＷＭのトレーリングエツジとその直後に加えられ
るカウントクロックＣＣＫの立ち上がりとの間には端数
時間τ２が発生する。これら端数時間τ１．τ２は前述
のようにずれ時間Ｔ１．Ｔ２がアナログ入力信号Ｖ　ｉ
ｎ、の大きさに応じて変化することに伴って変化する。FIG. 5 is a timing chart of signals input to the AND gate 8 with the flip-flop 7 in FIG. 3 removed, where (a> indicates the pulse width signal PWM, and (b) indicates the count clock CCK. As is clear from these figures, a fractional time τ occurs between the leading edge of the pulse width signal PWM and the rising edge of the count clock CCK added immediately after, and the trailing edge of the pulse width signal PWM A fractional time τ2 occurs between the ring edge and the rising edge of the count clock CCK added immediately thereafter.These fractional times τ1.τ2 are, as described above, offset times T1.T2 from the analog input signal V i
It changes as the size of n changes.

そこで、時間−電圧変換法やタイムバーニア方などによ
りこれらの端数時間τ１．τ２を拡大して測定し、これ
らの測定結果に基づいて補正演算を行う。Therefore, these fractional times τ1. τ2 is enlarged and measured, and correction calculations are performed based on these measurement results.

〈発明が解決しようとする課題〉 しかし、従来のこのような構成によれば、基本クロック
ＣＫをアイソレータ１４を介して積分器■に加えている
ことから、コストか高くなるとともに、アナログ部とデ
ジタル部の間の静電容量がが増加してノイズの影響を受
けやすくなるという問題かある。<Problems to be Solved by the Invention> However, according to such a conventional configuration, the basic clock CK is added to the integrator ■ via the isolator 14, which increases the cost and requires a separate connection between the analog section and the digital section. The problem is that the capacitance between the parts increases, making them more susceptible to noise.

また、端数時間を測定して補正演算を行う方法によれば
、パルス幅信号ＰＷＭのリーディングエツジとトレーリ
ングエツジのそれぞれについてカウントクロックＣＣＫ
との間の端数時間を測定しなければならす、全体の処理
時間が長くなって高速変換が困難である。Furthermore, according to the method of measuring fractional times and performing correction calculations, the count clock CCK is used for each of the leading edge and trailing edge of the pulse width signal PWM.
The fractional time between the two must be measured, which increases the overall processing time and makes high-speed conversion difficult.

さらに、２箇所の端数時間を測定することから、端数時
間測定誤差は１箇所測定の場合の２倍になる。Furthermore, since the fractional time is measured at two locations, the fractional time measurement error is twice that of the case where the fractional time is measured at one location.

本発明は、このような点に着目したものであり、その目
的は、比較的簡単な構成で、ノイズの影響を受けに＜＜
、高速で高分解能の変換を行う帰還形パルス幅変調方式
Ａ／Ｄ変換器を提供することにある。The present invention focuses on these points, and its purpose is to have a relatively simple configuration and to be free from the influence of noise.
An object of the present invention is to provide a feedback pulse width modulation type A/D converter that performs high-speed, high-resolution conversion.

く課題を解決するための手段〉 本発明の帰還形パルス幅変調方式Ａ／Ｄ変換器は、 基本クロック発生手段と、 正負一対の基準信号源と、 この基準信号源の出力を選択的に送出するスイッチ回路
と、 前記スイッチ回路を介して送出される基準信号源の出力
信号および被変換アナログ入力信号を加算して積分する
積分器と、 この積分器の出力信号と基準電位を比較するコンパレー
タと、 前記基本クロックの周期よりも短い周期を有し基本クロ
ックに同期したカウントクロックを出力するカウントク
ロック発生手段と、 前記コンパレータの出力信号と前記基本クロックを入力
としてコンパレータの出力信号の一方のエツジを基本ク
ロックの一方のエツジと同期化させ、その出力信号によ
り前記積分器に入力される電流の平均値が零になるよう
に前記スイッチ回路を駆動する同期化手段、 とで構成されたことを特徴とする。Means for Solving the Problems> The feedback pulse width modulation type A/D converter of the present invention comprises a basic clock generation means, a pair of positive and negative reference signal sources, and selectively transmits the output of the reference signal source. an integrator that adds and integrates the output signal of the reference signal source and the analog input signal to be converted, which are sent out via the switch circuit; and a comparator that compares the output signal of the integrator with a reference potential. , a count clock generating means for outputting a count clock having a period shorter than the period of the basic clock and synchronized with the basic clock; and receiving the output signal of the comparator and the basic clock as inputs and outputting one edge of the output signal of the comparator. synchronization means for synchronizing with one edge of a basic clock and driving the switch circuit so that the average value of the current input to the integrator becomes zero by the output signal thereof; shall be.

〈作用〉 本発明の帰還形パルス幅変調方式Ａ／Ｄ変換器では、基
本クロックをデジタル部分で注入しているので、従来の
ような積分器への基本クロックのアイソレータ伝送は不
要になり、アイソレータの静電容量による各種の不都合
が解消できる。そして、帰還パルス幅信号の一方のエツ
ジは基本クロックの他方のエツジと同期するので端数時
間の測定は１箇所のエツジについて行えばよく、端数時
間測定に伴う測定誤差は従来の半分になる。<Operation> In the feedback pulse width modulation type A/D converter of the present invention, the basic clock is injected into the digital part, so there is no need for the isolator transmission of the basic clock to the integrator as in the conventional case, and the isolator Various inconveniences caused by capacitance can be resolved. Since one edge of the feedback pulse width signal is synchronized with the other edge of the basic clock, fractional time measurements only need to be performed on one edge, and the measurement error associated with fractional time measurement is halved compared to the conventional method.

〈実施例〉 以下、図面を用いて本発明の実施例を詳細に説明する。<Example> Embodiments of the present invention will be described in detail below with reference to the drawings.

第１図は本発明の一実施例の要部を示すブロック図であ
り、第２図と同一部分には同一符号を付けている。第１
図において、１８はフリップフロップであり、Ｒ端子に
は基本クロック発生回路１３の出力端子が接続され、Ｓ
＠子にはフリップフロップ７の出力端子が接続されてい
る。このフリップフロップ１８の非反転出力端子Ｑの出
力信号はアイソレータ９を介して切換スイッチ１ｏに駆
動信号として入力され、反転出力端子Ｑ−の出力信号は
ゲート信号としてゲート１９の一方の久方端子に入力さ
れている。ゲート１９の他方の久方端子にはカウントク
ロック発生回路１２の出方端子が接続されている。FIG. 1 is a block diagram showing the main parts of an embodiment of the present invention, and the same parts as in FIG. 2 are given the same reference numerals. 1st
In the figure, 18 is a flip-flop, the output terminal of the basic clock generation circuit 13 is connected to the R terminal, and the S
The output terminal of the flip-flop 7 is connected to the @ terminal. The output signal of the non-inverting output terminal Q of this flip-flop 18 is input as a drive signal to the changeover switch 1o via the isolator 9, and the output signal of the inverting output terminal Q- is input to one terminal of the gate 19 as a gate signal. It has been entered. The output terminal of the count clock generation circuit 12 is connected to the other terminal of the gate 19.

第２図は、このように構成された装置の動作を説明する
タイミングチャートである。（ａ）は基本クロックＣＫ
を示し、（ｂ）は積分器Ｉの出方信号■０を示し、（ｃ
）はフリップフロップ７のデータ端子りに入力されるパ
ルス幅信号ＰＷＭＩを示し、（ｄ）はカウントクロック
ＣＣＫを示し、（ｅ）はフリップフロップ７から出方さ
れるパルス幅信号ＰＷＭ２を示し、（ｆ）はフリップフ
ロップ１８から出力されるパルス幅信号ＰＷＭ３を示し
ている。FIG. 2 is a timing chart illustrating the operation of the device configured as described above. (a) is the basic clock CK
, (b) shows the output signal ■0 of the integrator I, and (c
) shows the pulse width signal PWMI input to the data terminal of the flip-flop 7, (d) shows the count clock CCK, (e) shows the pulse width signal PWM2 output from the flip-flop 7, ( f) shows the pulse width signal PWM3 output from the flip-flop 18.

基本クロックＣＫの立ち上がりによりフリップフロップ
１８の非反転出力端子Ｑの出力信号ＰｗＭ３は立ち下が
る。これにより、切換スイッチ１０の可動接点は固定接
点ｂｒＰＪに接続され、積分器■にはアナログ入力信号
Ｖ　（ｒＬと基準電圧源−Ｖｓが入力される。積分器■
はコンパレータ５の反転入力端子に入力されている基準
レベルＶｌに向かって正極性方向に積分を開始し、出力
信号ＩＯのレベルは増加する。そして、出力信号ＩＯの
レベルが基準レベルＶｌに達することによりコンパレー
タ５の出力信号ＰＷＭＩは立ち上がる。このコンパレー
タ５の出力信号ＰＷＭＩが立ち上がることにより、切換
スイッチ１０の可動接点は固定接点ａ側に接続され、積
分器■にはアナログ入力信号Ｖ　ｆｌと基準電圧源＋Ｖ
ｓが入力される。これにより、積分器■の出力信号■０
のレベルは減少する。なお、コンパレータ５としては、
アナログ入力信号Ｖ　ｉｎが零の場合にもデジタル部が
確実に応答できるパルス幅を持ったパルス幅信号ＰＷＭ
Ｉが出力されるようなヒステリシス特性を有するものを
用いる。このコンパレータ５の出力信号ＰＷＭ１は、フ
リップフロップ７に入力されて拡大図に示すように端数
時間のないカウントクロックＣＣＫに同期したパルス幅
信号ＰＷＭ２に変換されてフリップフロップ１８のＳ端
子に入力される。As the basic clock CK rises, the output signal PwM3 of the non-inverting output terminal Q of the flip-flop 18 falls. As a result, the movable contact of the changeover switch 10 is connected to the fixed contact brPJ, and the analog input signal V (rL and reference voltage source -Vs are input to the integrator 2.
starts integration in the positive polarity direction toward the reference level Vl input to the inverting input terminal of the comparator 5, and the level of the output signal IO increases. Then, when the level of the output signal IO reaches the reference level Vl, the output signal PWMI of the comparator 5 rises. When the output signal PWMI of the comparator 5 rises, the movable contact of the changeover switch 10 is connected to the fixed contact a side, and the integrator 2 receives the analog input signal V fl and the reference voltage source +V.
s is input. As a result, the output signal of the integrator ■■0
The level of decreases. In addition, as the comparator 5,
A pulse width signal PWM that has a pulse width that allows the digital section to reliably respond even when the analog input signal V in is zero.
A device with hysteresis characteristics that outputs I is used. The output signal PWM1 of the comparator 5 is input to the flip-flop 7, and as shown in the enlarged diagram, it is converted into a pulse width signal PWM2 synchronized with the count clock CCK without fractional time, and is input to the S terminal of the flip-flop 18. .

フリップフロラ１１８の非反転出力端子Ｑの出力信号Ｐ
ＷＭ３はＳ端子に入力されるパルス幅信号ＰＷＭ２の立
ち上がりに同期して立ち上がり、基本クロックＣＫが再
び立ち上がるまで保持される。Output signal P of non-inverting output terminal Q of flip-flora 118
WM3 rises in synchronization with the rise of the pulse width signal PWM2 input to the S terminal, and is held until the basic clock CK rises again.

すなわち、基本クロックＣＫの次の立ち上がりに同期し
てフリップフロップ１８の非反転出力端子Ｑの出力信号
ＰＷＭ３は立ち下がり、切換スイッチ１０の可動接点は
再び固定接点す側に接続される。以下、同様な動作を繰
返す。That is, in synchronization with the next rising edge of the basic clock CK, the output signal PWM3 at the non-inverting output terminal Q of the flip-flop 18 falls, and the movable contact of the changeover switch 10 is again connected to the fixed contact side. Hereafter, the same operation is repeated.

このように構成することにより、基本クロックＣＫはコ
ンパレータ５の後段のデジタル部に入力されることから
従来のように積分器■に基本クロックＣＫを入力するた
めのアイソレータが不要になり、アイソレータを用いる
ことによる不都合を解消できる。なお、基本クロックＣ
Ｋは２値化信号であればよく、回路構成を簡単にできる
。With this configuration, the basic clock CK is input to the digital section after the comparator 5, so there is no need for an isolator for inputting the basic clock CK to the integrator ■ as in the conventional case, and an isolator is used instead. You can eliminate the inconvenience caused by this. In addition, the basic clock C
K only needs to be a binary signal, and the circuit configuration can be simplified.

また、フリップフロップ７を帰還ループから除いて端数
時間を測定して補正演算を行う場合を考えると、切換ス
イッチ１０に帰還されるパルス幅信号ＰＷＭ３の一方の
エツジと基本クロックＣＫの一方のエツジは常に同期し
ていることから、パルス幅信号ＰＷＭ３とカウントクロ
ックＣＣＫとの端数時間は基本クロックＣＫと同期しな
いエツジ部分にのみ発生することになる。従って、端数
時間を測定して分解能を高める場合の総合誤差は両エツ
ジの端数時間を測定する従来の場合の半分になり、高精
度の測定結果が得られる。また、端数時間の測定が１箇
所でよいことから演算処理時間は短くなり、高速変換処
理が行える。Furthermore, considering the case where the flip-flop 7 is removed from the feedback loop and the fractional time is measured and a correction calculation is performed, one edge of the pulse width signal PWM3 fed back to the changeover switch 10 and one edge of the basic clock CK are Since they are always synchronized, fractional times between the pulse width signal PWM3 and the count clock CCK occur only at edge portions that are not synchronized with the basic clock CK. Therefore, the total error when measuring fractional times to improve resolution is half of that in the conventional case of measuring fractional times of both edges, and highly accurate measurement results can be obtained. Furthermore, since fractional time measurements only need to be made at one location, calculation processing time is shortened, and high-speed conversion processing can be performed.

〈発明の効果〉 以上説明したように、本発明によれば、比較的簡単な構
成で、ノイズの影響を受けに＜＜、高速で高分解能の変
換を行う帰還形パルス幅変調方式Ａ／Ｄ変換器が実現で
き、実用上の効果は大きい。<Effects of the Invention> As explained above, according to the present invention, a feedback pulse width modulation type A/D that has a relatively simple configuration and performs high-speed, high-resolution conversion without being affected by noise. A converter can be realized, and the practical effect is great.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明するためのタイミングチャート、第
３図は従来の装置の一例を示すブロック図、第４図およ
び第５図は従来の動作を説明するためのタイミングチャ
ートである。 １・・・アナログ入力信号入力端子、３・・・演算増幅
器、４・・・コンデンサ、５・・・コンパレータ、６，
９・・・アイソレータ、７，１８・・・フリップフロッ
プ、１０・・・切換スイッチ、１２・・・カウントクロ
ック発生回路、１３・・・基本クロック発生回路、１９
・・・ゲート。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a timing chart for explaining the operation of FIG. 1, FIG. 3 is a block diagram showing an example of a conventional device, and FIGS. FIG. 5 is a timing chart for explaining the conventional operation. 1... Analog input signal input terminal, 3... Operational amplifier, 4... Capacitor, 5... Comparator, 6,
9... Isolator, 7, 18... Flip-flop, 10... Changeover switch, 12... Count clock generation circuit, 13... Basic clock generation circuit, 19
···Gate.

Claims (1)

【特許請求の範囲】 基本クロック発生手段と、 正負一対の基準信号源と、 この基準信号源の出力を選択的に送出するスイッチ回路
と、 前記スイッチ回路を介して送出される基準信号源の出力
信号および被変換アナログ入力信号を加算して積分する
積分器と、 この積分器の出力信号と基準電位を比較するコンパレー
タと、 前記基本クロックの周期よりも短い周期を有し基本クロ
ックに同期したカウントクロックを出力するカウントク
ロック発生手段と、 前記コンパレータの出力信号と前記基本クロックを入力
としてコンパレータの出力信号の一方のエッジを基本ク
ロックの一方のエッジと同期化させ、その出力信号によ
り前記積分器に入力される電流の平均値が零になるよう
に前記スイッチ回路を駆動する同期化手段、とで構成さ
れたことを特徴とする帰還形パルス幅変調方式Ａ／Ｄ変
換器。[Scope of Claims] Basic clock generation means, a pair of positive and negative reference signal sources, a switch circuit that selectively sends out the output of the reference signal source, and an output of the reference signal source that is sent out via the switch circuit. an integrator that adds and integrates the signal and the analog input signal to be converted; a comparator that compares the output signal of this integrator with a reference potential; and a count that has a period shorter than the period of the basic clock and is synchronized with the basic clock. count clock generating means for outputting a clock; inputting the output signal of the comparator and the basic clock; synchronizing one edge of the output signal of the comparator with one edge of the basic clock; A feedback pulse width modulation type A/D converter comprising: synchronization means for driving the switch circuit so that the average value of the input current becomes zero.