JPH0357504B2 - - Google Patents
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- JPH0357504B2 JPH0357504B2 JP13030182A JP13030182A JPH0357504B2 JP H0357504 B2 JPH0357504 B2 JP H0357504B2 JP 13030182 A JP13030182 A JP 13030182A JP 13030182 A JP13030182 A JP 13030182A JP H0357504 B2 JPH0357504 B2 JP H0357504B2
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 102100028043 Fibroblast growth factor 3 Human genes 0.000 description 10
- 108050002021 Integrator complex subunit 2 Proteins 0.000 description 10
- 230000007423 decrease Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 102100024061 Integrator complex subunit 1 Human genes 0.000 description 1
- 101710092857 Integrator complex subunit 1 Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
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Description
【発明の詳細な説明】
(1) 発明の利用分野
本発明は三角波ないし鋸歯状波の基準信号発生
回路を用いた時分割乗算型積分回路に関し、特に
二つの信号の積の積分に比例する数のパルスを出
力するのに好適な回路に関する。[Detailed Description of the Invention] (1) Field of Application of the Invention The present invention relates to a time division multiplication type integrator circuit using a triangular wave or sawtooth wave reference signal generation circuit, and particularly relates to a time division multiplication type integrator circuit using a triangular wave or sawtooth wave reference signal generation circuit. The present invention relates to a circuit suitable for outputting pulses.
(2) 従来技術
時分割乗算器の1つとしては米国GE社により
出された電子式電力量計用のもの(文献INT.J.
Electronics 1980,Vol 48,No.3,pp257)が知
られている。この文献では三相交流用を示してい
るが、これを単相用に書き直したものを第1図に
示す。(2) Prior art One type of time-sharing multiplier is the one for electronic watt-hour meters produced by GE in the United States (Reference INT.J.
Electronics 1980, Vol 48, No. 3, pp257) is known. Although this document shows a three-phase AC system, FIG. 1 shows a rewritten version for a single-phase system.
この回路の動作を以下に簡単に説明する。基準
信号発生回路10は積分器INT1とコンパレー
タCP1,CP2およびフリツプフロツプFF1、
スイツチSW1よりなり、±VRの範囲で一定の正
負の傾きを持つて発振する三角波信号V〓を発出
する。一方第1の入力信号+EVあるいはその反
転信号−EVは制御信号SVによりスイツチSW3で
いずれか一方が選択されてコンパレータCP3に
入り、変調信号V〓と比較されてデユーテイ比が
EVに比例するようなパルス幅変調信号SIを得る。
第2の入力+Eiおよびその反転入力−Eiはスイツ
チSW2に入力されパルス幅変調信号SIでいずれ
かが選択されて信号VMとなる。こうして得られ
た信号VMは時間平均すると+EVと+Eiの積に比
例している。このVMを積分器INT2に入力し積
分器出力VPが比較電圧±VRの範囲を越えたら比
較器CP4あるいはCP5から信号を出しフリツプ
フロツプFF2をセツトあるいはリセツトする。
FF2の出力は制御信号SVとしてスイツチSW3
に帰還され信号VMの平均値の符号を反転させ、
結果として積分器出力VPが比較電圧±VRの範囲
を越えないようにしている。SVの周波数は、2
つの入力EVとEiの積に比例しており、従つてSV
をカウントすることによつて2入力の積の値を知
ることができる。 The operation of this circuit will be briefly explained below. The reference signal generation circuit 10 includes an integrator INT1, comparators CP1 and CP2, and a flip-flop FF1,
It consists of a switch SW1 and emits a triangular wave signal V which oscillates with a constant positive and negative slope in the range of ± VR . On the other hand, either the first input signal + EV or its inverted signal -EV is selected by the switch SW3 according to the control signal S V , enters the comparator CP3, and is compared with the modulation signal V〓 to determine the duty ratio.
Obtain a pulse width modulation signal S I that is proportional to EV .
The second input +E i and its inverted input -E i are input to the switch SW2, and one of them is selected by the pulse width modulation signal S I to become the signal VM . The signal V M thus obtained is proportional to the product of +E V and +E i when averaged over time. This V M is input to the integrator INT2, and when the integrator output V P exceeds the range of the comparison voltage ±V R , a signal is output from the comparator CP4 or CP5 to set or reset the flip-flop FF2.
The output of FF2 is sent to switch SW3 as a control signal S V.
The sign of the average value of the signal V M is inverted,
As a result, the integrator output V P is prevented from exceeding the range of the comparison voltage ±V R. The frequency of S V is 2
is proportional to the product of two inputs E V and E i , so S V
By counting , the value of the product of two inputs can be found.
さて本回路において動作を詳細に解析してみる
とSVの周波数はEVを固定したときにはEiに比
例するが、Eiを固定したとき厳密にはEVに比例せ
ず誤差を生じる。この様子を第2図で示す。 Now, when we analyze the operation of this circuit in detail, we find that the frequency of S V is proportional to E i when E V is fixed, but when E i is fixed, it is not strictly proportional to E V and an error occurs. This situation is shown in FIG.
第2図に示すように、SV=0の状態からスタ
ートすると、スイツチSW3は−EVを選択するた
め、コンパレータCP3の反転入力端子−と非反
転入力端子+とは信号発生回路10の出力V〓と
−EVとがそれぞれ印加される。従つて、−EVより
V〓が低い場合にコンパレータCP3の出力SIは1
となり、−EVよりV〓が高い場合にCP3の出力SI
は0となる。 As shown in FIG. 2, when starting from the state of S V = 0, the switch SW3 selects -EV , so the inverting input terminal - and the non-inverting input terminal + of the comparator CP3 are the output of the signal generation circuit V〓 and −EV are respectively applied. Therefore, from −E V
When V〓 is low, the output S I of comparator CP3 is 1
Therefore, when V〓 is higher than −E V , the output of CP3 S I
becomes 0.
CP3の出力SIが1の場合にスイツチSW2は+
EIを選択するので、反転増幅器A2を含む積分回
路INT2の出力Vpはこの間に低下する。出力SI
が0の場合にスイツチSW2は−EIを選択するの
で、逆に積分回路INT2の出力Vpはこの間に上
昇する。 When the output S I of CP3 is 1, the switch SW2 is +
Since E I is selected, the output Vp of the integrating circuit INT2 including the inverting amplifier A2 decreases during this period. Output S I
When is 0, the switch SW2 selects -EI , and conversely, the output Vp of the integrating circuit INT2 rises during this period.
SV=0の期間ではINT2の出力Vpの低下期間
よりも上昇期間が長いので、出力Vpは+VRに向
かつて上昇する。出力Vpは+VRより僅かに高く
なるとコンパレータCP4の出力は1となり、フ
リツプフロツプFF2のセツト入力Sに印加され
るため、FF2の出力QであるSVは0から1へ変
化する。 In the period when S V =0, the rising period of the output Vp of INT2 is longer than the falling period, so the output Vp rises toward +V R . When the output Vp becomes slightly higher than +V R , the output of the comparator CP4 becomes 1, which is applied to the set input S of the flip-flop FF2, so that the output Q of FF2, S V , changes from 0 to 1.
SVが1となると、SW3は+EVを選択するの
で、CP3はV〓と+EVとを比較することによつ
て、V〓<+EVの時はSI=1を出力し、V〓>+EV
の時はSI=0を出力する。第2図の場合は、SVが
0から1へ変化した時点で、V〓<+EVであるの
で、CP3はSI=1を出力する。従つて、SI=1
の間は、先に説明したように積分回路INT2の
出力Vpは低下する。一方、SVが1の間にV〓>+
EVとなつてSI=0を出力する期間では、逆に
INT2の出力Vpはこの間に上昇する。SVが1の
場合はSI=1の期間がSI=0の期間より長いの
で、出力Vpの低下期間が上昇期間よりも長いの
で、出力Vpは−VRに向かつて低下する。出力Vp
は−VRより僅かに低くなるとコンパレータCP5
の出力は1となり、フリツプフロツプFF2のリ
セツト入力Rに印加されるため、FF2の出力Q
であるSVは1から0へ変化する。 When S V becomes 1, SW3 selects + EV , so CP3 compares V〓 and + EV and outputs S I = 1 when V〓<+ EV , and V〓 >+ EV
When , S I =0 is output. In the case of FIG. 2, when S V changes from 0 to 1, since V〓<+E V , CP3 outputs S I =1. Therefore, S I =1
During this period, the output Vp of the integrating circuit INT2 decreases as described above. On the other hand, while S V is 1, V〓>+
In the period when E V becomes and S I =0 is output, conversely,
The output Vp of INT2 rises during this time. When S V is 1, the period of S I =1 is longer than the period of S I =0, so the period of decrease in output Vp is longer than the period of increase, so output Vp decreases toward -V R . Output Vp
When is slightly lower than −V R , comparator CP5
The output of FF2 becomes 1 and is applied to the reset input R of flip-flop FF2, so the output Q of FF2 becomes 1.
, S V changes from 1 to 0.
SVが1から0へ変化することによつて先と同
様な動作を繰り返すこととなる。+EV、−EVの絶
対値|EV|が大きくなると、SVが0の期間のVp
の低下期間が短くなり、SVが1の期間のVpの上
昇期間が短くなるので、SVの周波数は高くな
る。また、+EI、−EIの絶対値|EI|が大きくなる
と、Vpの+VRへの上昇速度および−VRへの低下
速度が大きくなるので、同様にSVの周波数は
高くなる。 As S V changes from 1 to 0, the same operation as before is repeated. When the absolute values of + EV and -EV | EV | become larger, Vp during the period when S V is 0
The falling period of Vp becomes shorter and the rising period of Vp during the period when S V is 1 becomes shorter, so the frequency of S V becomes higher. Furthermore, as the absolute values |E I | of +E I and -E I increase, the speed at which Vp rises to +V R and the speed at which it falls to -V R increases, and the frequency of S V similarly increases.
一方、本発明者等はSVの周波数の誤差の原
因について、検討を行つたところ以下のような結
論を得た。 On the other hand, the present inventors investigated the cause of the error in the frequency of SV and came to the following conclusion.
積分回路INT2の出力Vpが+VRあるいは−VR
に達した時点でSVは0から1へ、或いは1から
0へ変化し、CP3によるV〓との電圧比較のため
の基準電圧の+EVあるいは−EVへのSW3による
選択切り換えが行われ、CP3の出力SIが1が長
い期間或いはSIが0への切り換えが行われ、その
結果INT2の出力Vpの変化方向が切り換えられ
る。 The output Vp of the integrating circuit INT2 is +V R or -V R
When S V is reached, S V changes from 0 to 1 or from 1 to 0, and SW3 switches the reference voltage to + EV or -EV for voltage comparison with V 〓 by CP3. , CP3's output S I is 1 for a long period of time or S I is switched to 0, and as a result, the direction of change of the output Vp of INT2 is switched.
一方、CP3の出力SIは本来+EV、−EVの絶対値
|EV|に正確に比例したパルス幅もしくはデユ
ーテイ比を持つていなければ、絶対値|EV|に
正確に比例したSV周波数を得ることができな
い。従つて、絶対値|EV|の一方の極性、例え
ば−EVより基準三角波信号V〓が低い期間のパル
ス幅もしくはデユーテイ比をCP3の出力SIは本
来有している必要が有る。 On the other hand , if the output S I of CP3 does not originally have a pulse width or duty ratio exactly proportional to the absolute value | EV Unable to obtain V frequency. Therefore, the output S I of CP3 must inherently have a pulse width or duty ratio during a period in which the reference triangular wave signal V is lower than one polarity of the absolute value |E V |, for example, −E V .
しかしながら、第1図の回路構成によるCP3
の出力SIは、上記の原則から離れており、SVが1
の期間においては、CP3の出力SIのパルス幅お
よびデユーテイ比は、基準三角波信号V〓が−EV
より低い期間のパルス幅もしくはデユーテイ比と
全くかけ離れたものとなつている。 However, CP3 with the circuit configuration shown in Figure 1
The output S I of is far from the above principle and S V is 1
During the period, the pulse width and duty ratio of the output S I of CP3 are such that the reference triangular wave signal V〓 is −EV
It is completely different from the pulse width or duty ratio of the lower period.
一方、第2図のSI +の0の期間およびSI -の1の
期間はそれぞれ基準三角波信号V〓が+EVより高
い期間および基準三角波信号V〓が−EVより低い
期間に対応している。 On the other hand, the period of 0 in S I + and the period of 1 in S I - in Fig. 2 correspond to the period in which the reference triangular wave signal V〓 is higher than + EV and the period in which the reference triangular wave signal V〓 is lower than −EV, respectively. ing.
また、+EV、−EVの絶対値|EV|に正確に比例
したパルス幅もしくはデユーテイ比を持つCP3
の理想の出力SI′は、SVが0の期間においてはSI -
とし、SVが1の期間においてはSI -の反転信号と
すべきことが判る。 In addition, CP3 has a pulse width or duty ratio that is exactly proportional to the absolute value | EV | of + EV and −EV |
The ideal output S I ' of is S I - during the period when S V is 0.
It can be seen that during the period when S V is 1, it should be an inverted signal of S I - .
このCP3の理想の出力SI′によつてSW2を制
御した場合の積分回路INT2の理想の出力Vpを
第2図6の破線で示してある。一方、第1図の回
路構成によるCP3の出力SIによつてSW2を制御
した場合の積分回路INT2の実際の出力Vpを第
2図6の実線で示してある。 The ideal output Vp of the integrating circuit INT2 when SW2 is controlled by the ideal output S I ' of CP3 is shown by the broken line in FIG. 26. On the other hand, the actual output Vp of the integrating circuit INT2 when SW2 is controlled by the output S I of CP3 in the circuit configuration of FIG. 1 is shown by the solid line in FIG. 2.
この理想の出力Vpと実際の出力Vpとの相違
は、第9図に示すように、Vpが上昇して+VRに
達したのち変化方向を変えて低下することなく、
逆に変化方向を保ちそのまま+VRを越えて上昇
しつづけるような単純化された乗算型積分回路を
想定することによつて理解できるものとなる。 The difference between this ideal output Vp and the actual output Vp is that, as shown in Fig. 9, after Vp increases and reaches +V R , the direction of change is changed and the output does not decrease.
On the contrary, it can be understood by assuming a simplified multiplication-type integration circuit that maintains the direction of change and continues to rise beyond +V R.
すなわち、第9図の破線で示した理想の出力
Vpの上昇期間とは低下期間と基準三角波信号V〓
が−EVより高い期間と−EVより低い期間とに正
確に対応しているのに対して、第9図の実線で示
した実際の出力Vpはこの正確な対応が取れずに
SVが0から1へ変化する時点でVpの上昇が不所
望にも継続されてしまう。また、このVpの不所
望な上昇継続は、逆にSVが1から0へ変化する
時点でも生じることとなる。 In other words, the ideal output shown by the broken line in Figure 9
The rising period of Vp is the falling period and the reference triangular wave signal V〓
corresponds accurately to periods higher than -EV V and periods lower than -EV V , whereas the actual output Vp shown by the solid line in Fig. 9 does not correspond accurately.
When S V changes from 0 to 1, the increase in Vp undesirably continues. Moreover, this undesired continuation of the increase in Vp occurs even when S V changes from 1 to 0.
従つて、第1図の回路構成ではVpが+VR或い
は−VRに達した時点以降でのVpの絶対値的な変
化率が正確な値よりも大きなものとなるため、
SV周波数も正確な値よりも大きくなつてしまい、
これがV−変換の直線性誤差となつて現われ
る。 Therefore, in the circuit configuration shown in Fig. 1, the rate of change in absolute value of Vp after Vp reaches +V R or -V R will be larger than the correct value.
The S V frequency also becomes larger than the correct value,
This appears as a linearity error in V-conversion.
この現象を詳しく解析する。 Let's analyze this phenomenon in detail.
まず変調信号V〓と入力EVが第3図aのような
関係にあるとする。このときスイツチSW3が+
EV側のときのSIをSI +、その逆をSI -で表わすと第
3図bの波形となる。このSIによりSW2が切換
えられ信号VMを得る。ここでSI -によるVMをVM
−,SI +によるVMをVM +と表わすと第3図cの波
形を得る。実際の動作ではSVの値によつてVM +
とVM -が切換えられて入力されるが、このときの
出力VPの波形はSVに同期して折り返されたもの
である。しかし誤差について考える場合折り返し
のない方が考えやすい。そこで第3図dのように
VM′を定義する。すなわちVM′-=VM′-,VM′+=
−VM +である。そして例えばVM′-を積分した出
力は第3図eのVP -となる。なおこのように積分
出力の折り返しをなくした場合、SVは例えばVP
が4iVR〜2(2i+1)VRでは“0”、2(2i+1)
VR〜2(2i+2)VRでは“1”というように決め
ればよい。 First, assume that the modulation signal V〓 and the input EV have a relationship as shown in Fig. 3a. At this time, switch SW3 is +
If S I on the EV side is expressed as S I + and its opposite as S I - , the waveform shown in Figure 3b is obtained. SW2 is switched by this S I to obtain the signal V M. where S I - V M by V M
- , S I + is expressed as V M + , the waveform shown in Fig. 3c is obtained. In actual operation, depending on the value of SV, V M +
and V M - are switched and input, but the waveform of the output V P at this time is one that is folded back in synchronization with S V. However, when thinking about errors, it is easier to think about it without folding. Therefore, as shown in Figure 3 d
Define V M ′. That is, V M ′ - = V M ′ - , V M ′ + =
−V M + . For example, the output obtained by integrating V M ' - becomes V P - in FIG. 3e. Note that when the folding of the integral output is eliminated in this way, S V becomes, for example, V P
is 4iV R ~ 2 (2i + 1) V R is “0”, 2 (2i + 1)
V R ~2 (2i+2) V R may be determined as "1".
さてここでSVが切換わることによる誤差につ
いて考える。SVの変化VPがある比較電圧を越え
た瞬間に生じ、その結果例えばそれまでVM′-を
積分していたとすればその瞬間以降はVM′+の積
分に切換わる。この切換えはどの時点でも生じう
るものではない。それは例えば第3図eに示すよ
うにVPが上昇しているとすれば、VPが点に達
するまでの切換えが生じないときには、VPが
点と同電位になる点までの間は決して切換えが
起りえないからである。この幅は第4図aに示す
ようにVM′が変調信号1サイクルの中で+Eiの値
をとる割合をDと定義すれば、2Dの幅を持つ。
したがつて同図に斜線で示した期間は切換えが起
りえない。 Now, let's consider the error caused by switching S V. A change in S V occurs at the moment V P exceeds a certain comparison voltage, and as a result, if, for example, V M ′ - had been integrated up to that point, from that moment on, it switches to integrating V M ′ + . This switching cannot occur at any time. For example, if V P is rising as shown in Figure 3e, if no switching occurs until V P reaches the point, V P will never reach the same potential as the point. This is because switching cannot occur. This width has a width of 2D, if D is defined as the rate at which V M ' takes a value of +E i in one cycle of the modulation signal, as shown in FIG. 4a.
Therefore, switching cannot occur during the hatched period in the figure.
次に第4図bにおいて時刻t0でVM′-を積分し
ているとする。そしてサイクルの間に切換えが
生じるとすれば、実質的にはそのうちの1−2D
の範囲でのみ切換えが起こる。切換えの生じる確
率はこの範囲で等しいと考えてよい。同じことが
サイクルでVM′+からVM′-に移る場合について
も言える。そこでt0からt2までの間にVM′が+Ei
をとる期間(Tとする)が、切換えを行なわない
場合に比べどれだけ変化するかを見ればよい。ま
ず切換えを行なわない場合T1=3Dである。切換
えを行なう場合D<1/4のとき第5図aにおいて
τa=1/2−2D Ta=2D
τb=D Tb=3/2D
τc=1/2−D Tc=D
である。なおTa,Tb,Tcは切換えがτa,τb,τc
で行なわれた場合のt0からt1までの間にVM′が+
Eiとなる期間である。すると
T2=2/τa+τb+τc(τaTa+τbTb+τcTc)
=(3−D/1−2D)D ……(1)
となる。また1/4<D<1/2のとき第5図bにおい
て
τb=1/2−D Tb=1/4+1/2D
τc=1/2−D Tc=D
である。故に
T3=1/4+3/2D ……(2)
となる。したがつて切換えが2回行なわれた後の
+Eiの期間の誤差T〓は
となる。この結果積分器の出力VPの電圧誤差V〓
は次のようになる。 Next, in FIG. 4b, assume that V M ' - is being integrated at time t0 . And if switching occurs during the cycle, essentially 1-2D of them
Switching occurs only within the range of . It can be considered that the probability of switching occurring is equal within this range. The same is true for moving from V M ′ + to V M ′ − in a cycle. Therefore, from t 0 to t 2 , V M ′ becomes +E i
All you have to do is look at how much the period (referred to as T) in which switching is performed changes compared to the case where switching is not performed. First, if no switching is performed, T 1 =3D. When switching is performed, when D<1/4, in Fig. 5a, τ a = 1/2-2D T a = 2D τ b = D T b = 3/2D τ c = 1/2-D T c = D It is. Note that T a , T b , and T c can be switched by τ a , τ b , and τ c
If V M ′ is + from t 0 to t 1 when
This is the period during which E i . Then, T 2 = 2/τ a + τ b + τ c (τ a T a + τ b T b + τ c T c ) = (3-D/1-2D) D (1). Further, when 1/4<D<1/2, in FIG. 5b, τ b =1/2−D T b =1/4+1/2D τ c =1/2−D T c =D. Therefore, T 3 = 1/4 + 3/2D...(2). Therefore, the error T〓 in the period of +E i after switching is performed twice is becomes. As a result, the voltage error V of the integrator output V P is
becomes as follows.
V〓=−Ei/C2R2T〓/〓 ……(4)
切換え2回当りV〓の電圧誤差を含む場合、出
力パルスSVの周波数Vは次式となる。 V〓=-E i /C 2 R 2 T〓/〓 ...(4) When including a voltage error of V〓 per two switchings, the frequency V of the output pulse S V is given by the following formula.
V=(1−2D)Ei/4C2R2VR(1−Vε/4VR)……(5
)
ここでDは次式によりEVと関係している。 V = (1-2D) E i /4C 2 R 2 V R (1-Vε/4V R )……(5
) Here, D is related to E V by the following equation.
D=1/2(1−EV/VR) ……(6)
正しい周波数V0は(5)式でV〓=0としたものであ
る。したがつて周波数誤差εを定義するとεは次
のようになる。 D=1/2 (1-E V /V R )...(6) The correct frequency V0 is the one obtained by setting V = 0 in equation (5). Therefore, when the frequency error ε is defined, ε becomes as follows.
ε≦V−V0/V0=V〓/4VR−V〓V〓/4VR…
…(7)
(7)式に(3)式および(4)式を代入すると次の結果を
得る。 ε≦ V − V0 / V0 = V〓/4V R −V〓V〓/4V R …
...(7) Substituting equations (3) and (4) into equation (7) yields the following result.
0<EVVR/2のとき
ε=Ei(VR−EV)2/16VR 2C2R2〓 ……(8)
VR/2<EVVRのとき
ε=Ei(2VR−3EV)/16VR 2C2R2〓……(9)
これはEiおよびENの変化に対して第6図のよう
な誤差となつて現われる。When 0<E V V R /2 ε=E i (V R −E V ) 2 /16V R 2 C 2 R 2 〓 ...(8) When V R /2<E V V R i (2V R −3E V )/16V R 2 C 2 R 2 〓 (9) This appears as an error as shown in FIG. 6 with respect to changes in E i and E N.
以上見てきたように従来方式では切換え時の誤
差が存在するため正しい変換が行なわれない。 As seen above, in the conventional system, there is an error at the time of switching, so correct conversion cannot be performed.
(3) 発明の目的および総括説明
本発明は簡単な回路の改良で、従来回路に本質
的に含まれていた誤差をとり除き正確な出力パル
スを得られるようにすることを目的とし、第1の
入力と変調信号を比較する比較器の出力を制御信
号により反転させる回路を設けたものである。(3) Purpose and general explanation of the invention The present invention is a simple improvement of a circuit, and the purpose of the present invention is to eliminate errors inherently included in conventional circuits and to obtain accurate output pulses. A circuit is provided for inverting the output of a comparator that compares the input of the modulation signal with the modulation signal using a control signal.
(4) 実施例
第7図は本発明の実施例を示したものである。
第7図において第1図と同じ参照記号のものは同
じものを示す。第7図においてはスイツチSW3
および第1の入力の反転入力−EVが除かれ、コ
ンパレータCP3の出力Vgを制御信号SVにより反
転するための排他的論理和(EOR)回路L1が
付加され、L1の出力がスイツチSW2の切換え
信号SIとなつている。本回路の動作を第8図によ
り説明する。第8図は、第7図に示した実施例に
よる時分割乗算型積分回路の各部の波形図を示し
たもので、基準信号発生回路10の積分器INT
1の基準信号V〓、比較基準電圧+EV、コンパレ
ータCP3の出力Vg、パルス発生回路20のフリ
ツプフロツプ回路FF2のQ出力である制御信号
SV、排他的論理和回路L1の出力SIが示されてい
る。(4) Embodiment FIG. 7 shows an embodiment of the present invention.
In FIG. 7, the same reference symbols as in FIG. 1 indicate the same things. In Figure 7, switch SW3
The inverting input -EV of the first input is removed, an exclusive OR (EOR) circuit L1 is added for inverting the output V g of the comparator CP3 by the control signal S V , and the output of L1 is connected to the switch SW2. This is the switching signal S I. The operation of this circuit will be explained with reference to FIG. FIG. 8 shows a waveform diagram of each part of the time division multiplication type integrator circuit according to the embodiment shown in FIG.
1 reference signal V〓, comparison reference voltage + EV , output Vg of comparator CP3, and control signal which is the Q output of flip-flop circuit FF2 of pulse generation circuit 20.
S V and the output S I of the exclusive OR circuit L1 are shown.
排他的論理和回路L1の2入力Vg,SVのレベ
ルが同じ時にその出力SIは0となり、2入力Vg,
SVのレベルが異なる時にその出力SIは1となる。
従つて、SV=0の時のSIの1の期間及びSV=1の
時のSIの0の期間は基準三角波信号V〓が+EVよ
り高い期間に対応するので、第8図に示したこの
排他的論理和回路L1の出力SIは、第2図に示し
た理想的な制御信号SI′と等価となる。 When the levels of the two inputs Vg and S V of the exclusive OR circuit L1 are the same, the output S I becomes 0, and the two inputs Vg,
When the levels of S V are different, the output S I becomes 1.
Therefore, the period of 1 in S I when S V = 0 and the period of 0 in S I when S V = 1 correspond to the period in which the reference triangular wave signal V is higher than + EV . The output S I of this exclusive OR circuit L1 shown in FIG. 2 is equivalent to the ideal control signal S I ' shown in FIG.
かくして、この第8図に示したこの排他的論理
和回路L1の出力SIによつてスイツチSW2が制
御されるため、絶対値|EV|、|EI|の積に正確
に比例したSV周波数を得ることができ、直線性
誤差の無いV−変換を行うことが可能となる。 In this way, since the switch SW2 is controlled by the output S I of the exclusive OR circuit L1 shown in FIG. 8, the S It is possible to obtain the V frequency and perform V-conversion without linearity errors.
以上示したように簡単な回路の改良により誤差
のない正確なパルスを出力できる時分割乗算型積
分回路を実現できる。 As shown above, by simple circuit improvement, it is possible to realize a time-division multiplication type integrating circuit that can output accurate pulses without errors.
第1図は時分割乗算型積分器の従来例、第2図
から第5図は従来回路の動作説明および誤差説明
のためのタイムチヤート、第6図は従来回路によ
り発生する誤差の様子、第7図は本発明の時分割
乗算型積分器の実施例、第8図はそのタイムチヤ
ート、第9図は第1図の従来例の動作説明のため
のタイムチヤートである。
Figure 1 shows a conventional example of a time division multiplication type integrator, Figures 2 to 5 are time charts for explaining the operation and errors of the conventional circuit, and Figure 6 shows the error caused by the conventional circuit. FIG. 7 is an embodiment of the time division multiplication type integrator of the present invention, FIG. 8 is a time chart thereof, and FIG. 9 is a time chart for explaining the operation of the conventional example shown in FIG.
Claims (1)
準信号を発生する基準信号発生回路と、 該基準信号と第1の信号とを比較す比較器と、 第一の入力端子と第二の入力端子と出力端子と
を有する制御回路と、 第一の入力端子と第二の入力端子と制御入力端
子と出力端子とを有し、該制御入力端子の信号が
第一の状態の時に該第一の入力端子の信号を該出
力端子に伝達し、該制御入力端子の信号が第二の
状態の時に該第二の入力端子の信号を該出力端子
に伝達する如くに構成された選択回路と、 該選択回路の出力信号を積分する積分器と、 該積分器の出力にその入力が接続されたパルス
発生回路とを具備してなり、 上記制御回路の上記第一の入力端子と上記第二
の入力端子とに上記比較器の出力と上記パルス発
生回路のパルス出力がそれぞれ印加され、 上記制御回路の上記出力端子の信号は上記選択
回路の上記制御入力端子に印加され、 上記選択回路の上記第一の入力端子と上記第二
の入力端子とに第2の信号と該第2の信号と反対
極性に対応する信号とを印加せしめ、 上記パルス発生回路FF2の上記入力の電位が
第1の電位となる際、上記第二の入力端子に印加
される上記パルス発生回路の上記パルス出力に応
答して上記制御回路は上記比較器からの上記出力
の反転信号を出力して上記選択回路の上記制御入
力端子に供給し、 上記パルス発生回路の上記入力の上記電位が上
記第1の電位とことなる第2の電位となる際、上
記第二の入力端子に印加される上記パルス発生回
路の上記パルス出力に応答して上記制御回路は上
記比較器からの上記出力の非反転信号を出力して
上記選択回路の上記制御入力端子に供給する如く
に構成され、 上記第1の信号と上記第2の信号との積の積分
に略比例した数のパルスを上記パルス発生回路の
上記パルス出力として出力することを特徴とする
積分回路。 2 上記制御回路は排他的論理和回路であること
を特徴とする特許請求範囲第1項記載の積分回
路。[Claims] 1. A reference signal generation circuit that generates a triangular or sawtooth wave reference signal with a substantially constant frequency, a comparator that compares the reference signal with a first signal, and a first input terminal. a control circuit having a first input terminal, a second input terminal, a control input terminal, and an output terminal, wherein a signal of the control input terminal is in a first state; is configured to transmit the signal at the first input terminal to the output terminal when the signal is in the second state, and transmit the signal at the second input terminal to the output terminal when the signal at the control input terminal is in a second state. the first input terminal of the control circuit; an integrator that integrates the output signal of the selection circuit; and a pulse generation circuit whose input is connected to the output of the integrator. The output of the comparator and the pulse output of the pulse generation circuit are respectively applied to and the second input terminal, the signal of the output terminal of the control circuit is applied to the control input terminal of the selection circuit, and A second signal and a signal corresponding to the opposite polarity to the second signal are applied to the first input terminal and the second input terminal of the selection circuit, and the potential of the input of the pulse generation circuit FF2 is applied. becomes the first potential, the control circuit outputs an inverted signal of the output from the comparator in response to the pulse output of the pulse generation circuit applied to the second input terminal, and The pulse is supplied to the control input terminal of the selection circuit, and is applied to the second input terminal when the potential of the input of the pulse generation circuit becomes a second potential different from the first potential. In response to the pulse output of the generation circuit, the control circuit is configured to output a non-inverted signal of the output from the comparator and supply it to the control input terminal of the selection circuit, and and the second signal, and outputs a number of pulses as the pulse output of the pulse generating circuit. 2. The integrating circuit according to claim 1, wherein the control circuit is an exclusive OR circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13030182A JPS5922169A (en) | 1982-07-28 | 1982-07-28 | Time-division multiplication type integration circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13030182A JPS5922169A (en) | 1982-07-28 | 1982-07-28 | Time-division multiplication type integration circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5922169A JPS5922169A (en) | 1984-02-04 |
JPH0357504B2 true JPH0357504B2 (en) | 1991-09-02 |
Family
ID=15031040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13030182A Granted JPS5922169A (en) | 1982-07-28 | 1982-07-28 | Time-division multiplication type integration circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5922169A (en) |
-
1982
- 1982-07-28 JP JP13030182A patent/JPS5922169A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5922169A (en) | 1984-02-04 |
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