JPH0357504B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の利用分野 本発明は三角波ないし鋸歯状波の基準信号発生
回路を用いた時分割乗算型積分回路に関し、特に
二つの信号の積の積分に比例する数のパルスを出
力するのに好適な回路に関する。[Detailed Description of the Invention] (1) Field of Application of the Invention The present invention relates to a time division multiplication type integrator circuit using a triangular wave or sawtooth wave reference signal generation circuit, and particularly relates to a time division multiplication type integrator circuit using a triangular wave or sawtooth wave reference signal generation circuit. The present invention relates to a circuit suitable for outputting pulses.

(2) 従来技術 時分割乗算器の１つとしては米国GE社により
出された電子式電力量計用のもの（文献INT.J.
Electronics 1980，Vol 48，No.３，pp257）が知
られている。この文献では三相交流用を示してい
るが、これを単相用に書き直したものを第１図に
示す。(2) Prior art One type of time-sharing multiplier is the one for electronic watt-hour meters produced by GE in the United States (Reference INT.J.
Electronics 1980, Vol 48, No. 3, pp257) is known. Although this document shows a three-phase AC system, FIG. 1 shows a rewritten version for a single-phase system.

この回路の動作を以下に簡単に説明する。基準
信号発生回路１０は積分器INT１とコンパレー
タCP１，CP２およびフリツプフロツプFF１、
スイツチSW１よりなり、±V_Rの範囲で一定の正
負の傾きを持つて発振する三角波信号V〓を発出
する。一方第１の入力信号＋E_Vあるいはその反
転信号−E_Vは制御信号S_VによりスイツチSW３で
いずれか一方が選択されてコンパレータCP３に
入り、変調信号V〓と比較されてデユーテイ比が
E_Vに比例するようなパルス幅変調信号S_Iを得る。
第２の入力＋E_iおよびその反転入力−E_iはスイツ
チSW２に入力されパルス幅変調信号S_Iでいずれ
かが選択されて信号V_Mとなる。こうして得られ
た信号V_Mは時間平均すると＋E_Vと＋E_iの積に比
例している。このV_Mを積分器INT２に入力し積
分器出力V_Pが比較電圧±V_Rの範囲を越えたら比
較器CP４あるいはCP５から信号を出しフリツプ
フロツプFF２をセツトあるいはリセツトする。
FF２の出力は制御信号S_VとしてスイツチSW３
に帰還され信号V_Mの平均値の符号を反転させ、
結果として積分器出力V_Pが比較電圧±V_Rの範囲
を越えないようにしている。S_Vの周波数は、２
つの入力E_VとE_iの積に比例しており、従つてS_V
をカウントすることによつて２入力の積の値を知
ることができる。 The operation of this circuit will be briefly explained below. The reference signal generation circuit 10 includes an integrator INT1, comparators CP1 and CP2, and a flip-flop FF1,
It consists of a switch SW1 and emits a triangular wave signal V which oscillates with a constant positive and negative slope in the range of ± _VR . On the other hand, either the first input signal + _EV or its inverted signal _-EV is selected by the switch SW3 according to the control signal S _V , enters the comparator CP3, and is compared with the modulation signal V〓 to determine the duty ratio.
Obtain a pulse width modulation signal S _I that is proportional to _EV .
The second input +E _i and its inverted input -E _i are input to the switch SW2, and one of them is selected by the pulse width modulation signal S _I to become the signal _VM . The signal V _M thus obtained is proportional to the product of +E _V and +E _i when averaged over time. This V _M is input to the integrator INT2, and when the integrator output V _P exceeds the range of the comparison voltage ±V _R , a signal is output from the comparator CP4 or CP5 to set or reset the flip-flop FF2.
The output of FF2 is sent to switch SW3 as a control signal S _V.
The sign of the average value of the signal V _M is inverted,
As a result, the integrator output V _P is prevented from exceeding the range of the comparison voltage ±V _R. The frequency of S _V is 2
is proportional to the product of two inputs E _V and E _i , so S _V
By counting , the value of the product of two inputs can be found.

さて本回路において動作を詳細に解析してみる
とS_Vの周波数はE_Vを固定したときにはE_iに比
例するが、E_iを固定したとき厳密にはE_Vに比例せ
ず誤差を生じる。この様子を第２図で示す。 Now, when we analyze the operation of this circuit in detail, we find that the frequency of S _V is proportional to E _i when E _V is fixed, but when E _i is fixed, it is not strictly proportional to E _V and an error occurs. This situation is shown in FIG.

第２図に示すように、S_V＝０の状態からスタ
ートすると、スイツチSW３は−E_Vを選択するた
め、コンパレータCP３の反転入力端子−と非反
転入力端子＋とは信号発生回路１０の出力V〓と
−E_Vとがそれぞれ印加される。従つて、−E_Vより
V〓が低い場合にコンパレータCP３の出力S_Iは１
となり、−E_VよりV〓が高い場合にCP３の出力S_I
は０となる。 As shown in FIG. 2, when starting from the state of S _V = 0, the switch SW3 selects _-EV , so the inverting input terminal - and the non-inverting input terminal + of the comparator CP3 are the output of the signal generation circuit V〓 and _−EV are respectively applied. Therefore, from −E _V
When V〓 is low, the output S _I of comparator CP3 is 1
Therefore, when V〓 is higher than −E _V , the output of CP3 S _I
becomes 0.

CP３の出力S_Iが１の場合にスイツチSW２は＋
E_Iを選択するので、反転増幅器Ａ２を含む積分回
路INT２の出力Vpはこの間に低下する。出力S_I
が０の場合にスイツチSW２は−E_Iを選択するの
で、逆に積分回路INT２の出力Vpはこの間に上
昇する。 When the output S _I of CP3 is 1, the switch SW2 is +
Since E _I is selected, the output Vp of the integrating circuit INT2 including the inverting amplifier A2 decreases during this period. Output S _I
When is 0, the switch SW2 selects _-EI , and conversely, the output Vp of the integrating circuit INT2 rises during this period.

S_V＝０の期間ではINT２の出力Vpの低下期間
よりも上昇期間が長いので、出力Vpは＋V_Rに向
かつて上昇する。出力Vpは＋V_Rより僅かに高く
なるとコンパレータCP４の出力は１となり、フ
リツプフロツプFF２のセツト入力Ｓに印加され
るため、FF２の出力ＱであるS_Vは０から１へ変
化する。 In the period when S _V =0, the rising period of the output Vp of INT2 is longer than the falling period, so the output Vp rises toward +V _R . When the output Vp becomes slightly higher than +V _R , the output of the comparator CP4 becomes 1, which is applied to the set input S of the flip-flop FF2, so that the output Q of FF2, S _V , changes from 0 to 1.

S_Vが１となると、SW３は＋E_Vを選択するの
で、CP３はV〓と＋E_Vとを比較することによつ
て、V〓＜＋E_Vの時はS_I＝１を出力し、V〓＞＋E_V
の時はS_I＝０を出力する。第２図の場合は、S_Vが
０から１へ変化した時点で、V〓＜＋E_Vであるの
で、CP３はS_I＝１を出力する。従つて、S_I＝１
の間は、先に説明したように積分回路INT２の
出力Vpは低下する。一方、S_Vが１の間にV〓＞＋
E_VとなつてS_I＝０を出力する期間では、逆に
INT２の出力Vpはこの間に上昇する。S_Vが１の
場合はS_I＝１の期間がS_I＝０の期間より長いの
で、出力Vpの低下期間が上昇期間よりも長いの
で、出力Vpは−V_Rに向かつて低下する。出力Vp
は−V_Rより僅かに低くなるとコンパレータCP５
の出力は１となり、フリツプフロツプFF２のリ
セツト入力Ｒに印加されるため、FF２の出力Ｑ
であるS_Vは１から０へ変化する。 When S _V becomes 1, SW3 selects + _EV , so CP3 compares V〓 and + _EV and outputs S _I = 1 when V〓<+ _EV , and V〓 ＞＋ _EV
When , S _I =0 is output. In the case of FIG. 2, when S _V changes from 0 to 1, since V〓<+E _V , CP3 outputs S _I =1. Therefore, S _I =1
During this period, the output Vp of the integrating circuit INT2 decreases as described above. On the other hand, while S _V is 1, V〓＞+
In the period when E _V becomes and S _I =0 is output, conversely,
The output Vp of INT2 rises during this time. When S _V is 1, the period of S _I =1 is longer than the period of S _I =0, so the period of decrease in output Vp is longer than the period of increase, so output Vp decreases toward -V _R . Output Vp
When is slightly lower than −V _R , comparator CP5
The output of FF2 becomes 1 and is applied to the reset input R of flip-flop FF2, so the output Q of FF2 becomes 1.
, S _V changes from 1 to 0.

S_Vが１から０へ変化することによつて先と同
様な動作を繰り返すこととなる。＋E_V、−E_Vの絶
対値｜E_V｜が大きくなると、S_Vが０の期間のVp
の低下期間が短くなり、S_Vが１の期間のVpの上
昇期間が短くなるので、S_Vの周波数は高くな
る。また、＋E_I、−E_Iの絶対値｜E_I｜が大きくなる
と、Vpの＋V_Rへの上昇速度および−V_Rへの低下
速度が大きくなるので、同様にS_Vの周波数は
高くなる。 As S _V changes from 1 to 0, the same operation as before is repeated. When the absolute values of + _EV and _-EV | _EV | become larger, Vp during the period when S _V is 0
The falling period of Vp becomes shorter and the rising period of Vp during the period when S _V is 1 becomes shorter, so the frequency of S _V becomes higher. Furthermore, as the absolute values |E _{I |} of +E I and -E _I increase, the speed at which Vp rises to +V _R and the speed at which it falls to -V _R increases, and the frequency of S _V similarly increases.

一方、本発明者等はS_Vの周波数の誤差の原
因について、検討を行つたところ以下のような結
論を得た。 On the other hand, the present inventors investigated the cause of the error in the frequency of _SV and came to the following conclusion.

積分回路INT２の出力Vpが＋V_Rあるいは−V_R
に達した時点でS_Vは０から１へ、或いは１から
０へ変化し、CP３によるV〓との電圧比較のため
の基準電圧の＋E_Vあるいは−E_VへのSW３による
選択切り換えが行われ、CP３の出力S_Iが１が長
い期間或いはS_Iが０への切り換えが行われ、その
結果INT２の出力Vpの変化方向が切り換えられ
る。 The output Vp of the integrating circuit INT2 is +V _R or -V _R
When S V is reached, S _V changes from 0 to 1 or from 1 to 0, and SW3 switches the reference voltage to + _EV or -EV for voltage comparison with _V 〓 by CP3. , CP3's output S _I is 1 for a long period of time or S _I is switched to 0, and as a result, the direction of change of the output Vp of INT2 is switched.

一方、CP３の出力S_Iは本来＋E_V、−E_Vの絶対値
｜E_V｜に正確に比例したパルス幅もしくはデユ
ーテイ比を持つていなければ、絶対値｜E_V｜に
正確に比例したS_V周波数を得ることができな
い。従つて、絶対値｜E_V｜の一方の極性、例え
ば−E_Vより基準三角波信号V〓が低い期間のパル
ス幅もしくはデユーテイ比をCP３の出力S_Iは本
来有している必要が有る。 On the other hand _, if the output S _I of CP3 does not originally have a pulse width or duty ratio exactly proportional to _the absolute _value | _EV Unable to obtain _V frequency. Therefore, the output S _I of CP3 must inherently have a pulse width or duty ratio during a period in which the reference triangular wave signal V is lower than one polarity of the absolute value |E _V |, for example, −E _V .

しかしながら、第１図の回路構成によるCP３
の出力S_Iは、上記の原則から離れており、S_Vが１
の期間においては、CP３の出力S_Iのパルス幅お
よびデユーテイ比は、基準三角波信号V〓が−E_V
より低い期間のパルス幅もしくはデユーテイ比と
全くかけ離れたものとなつている。 However, CP3 with the circuit configuration shown in Figure 1
The output S _I of is far from the above principle and S _V is 1
During the period, the pulse width and duty ratio of the output S _I of CP3 are such that the reference triangular wave signal V〓 is _−EV
It is completely different from the pulse width or duty ratio of the lower period.

一方、第２図のS_I ⁺の０の期間およびS_I ^-の１の
期間はそれぞれ基準三角波信号V〓が＋E_Vより高
い期間および基準三角波信号V〓が−E_Vより低い
期間に対応している。 On the other hand, the period of 0 in S _I ⁺ and the period of 1 in S _I ^- in Fig. 2 correspond to the period in which the reference triangular wave signal V〓 is higher than + _EV and the period in which the reference triangular wave signal V〓 is lower than _−EV, respectively. ing.

また、＋E_V、−E_Vの絶対値｜E_V｜に正確に比例
したパルス幅もしくはデユーテイ比を持つCP３
の理想の出力S_I′は、S_Vが０の期間においてはS_I ^-
とし、S_Vが１の期間においてはS_I ^-の反転信号と
すべきことが判る。 In addition, CP3 has a pulse width or duty ratio that is exactly proportional to the absolute value | _EV | of + _EV and _−EV |
The ideal output S _I ' of is S _I ^- during the period when S _V is 0.
It can be seen that during the period when S _V is 1, it should be an inverted signal of S _I ^- .

このCP３の理想の出力S_I′によつてSW２を制
御した場合の積分回路INT２の理想の出力Vpを
第２図６の破線で示してある。一方、第１図の回
路構成によるCP３の出力S_IによつてSW２を制御
した場合の積分回路INT２の実際の出力Vpを第
２図６の実線で示してある。 The ideal output Vp of the integrating circuit INT2 when SW2 is controlled by the ideal output S _I ' of CP3 is shown by the broken line in FIG. 26. On the other hand, the actual output Vp of the integrating circuit INT2 when SW2 is controlled by the output S _I of CP3 in the circuit configuration of FIG. 1 is shown by the solid line in FIG. 2.

この理想の出力Vpと実際の出力Vpとの相違
は、第９図に示すように、Vpが上昇して＋V_Rに
達したのち変化方向を変えて低下することなく、
逆に変化方向を保ちそのまま＋V_Rを越えて上昇
しつづけるような単純化された乗算型積分回路を
想定することによつて理解できるものとなる。 The difference between this ideal output Vp and the actual output Vp is that, as shown in Fig. 9, after Vp increases and reaches +V _R , the direction of change is changed and the output does not decrease.
On the contrary, it can be understood by assuming a simplified multiplication-type integration circuit that maintains the direction of change and continues to rise beyond +V _R.

すなわち、第９図の破線で示した理想の出力
Vpの上昇期間とは低下期間と基準三角波信号V〓
が−E_Vより高い期間と−E_Vより低い期間とに正
確に対応しているのに対して、第９図の実線で示
した実際の出力Vpはこの正確な対応が取れずに
S_Vが０から１へ変化する時点でVpの上昇が不所
望にも継続されてしまう。また、このVpの不所
望な上昇継続は、逆にS_Vが１から０へ変化する
時点でも生じることとなる。 In other words, the ideal output shown by the broken line in Figure 9
The rising period of Vp is the falling period and the reference triangular wave signal V〓
corresponds accurately to periods higher than -EV _V and periods lower than -EV _V , whereas the actual output Vp shown by the solid line in Fig. 9 does not correspond accurately.
When S _V changes from 0 to 1, the increase in Vp undesirably continues. Moreover, this undesired continuation of the increase in Vp occurs even when S _V changes from 1 to 0.

従つて、第１図の回路構成ではVpが＋V_R或い
は−V_Rに達した時点以降でのVpの絶対値的な変
化率が正確な値よりも大きなものとなるため、
S_V周波数も正確な値よりも大きくなつてしまい、
これがＶ−変換の直線性誤差となつて現われ
る。 Therefore, in the circuit configuration shown in Fig. 1, the rate of change in absolute value of Vp after Vp reaches +V _R or -V _R will be larger than the correct value.
The S _V frequency also becomes larger than the correct value,
This appears as a linearity error in V-conversion.

この現象を詳しく解析する。 Let's analyze this phenomenon in detail.

まず変調信号V〓と入力E_Vが第３図ａのような
関係にあるとする。このときスイツチSW３が＋
E_V側のときのS_IをS_I ⁺、その逆をS_I ^-で表わすと第
３図ｂの波形となる。このS_IによりSW２が切換
えられ信号V_Mを得る。ここでS_I ^-によるV_MをV_M
⁻，S_I ⁺によるV_MをV_M ⁺と表わすと第３図ｃの波
形を得る。実際の動作ではSVの値によつてV_M ⁺
とV_M ^-が切換えられて入力されるが、このときの
出力V_Pの波形はS_Vに同期して折り返されたもの
である。しかし誤差について考える場合折り返し
のない方が考えやすい。そこで第３図ｄのように
V_M′を定義する。すなわちV_M′^-＝V_M′^-，V_M′⁺＝
−V_M ⁺である。そして例えばV_M′^-を積分した出
力は第３図ｅのV_P ^-となる。なおこのように積分
出力の折り返しをなくした場合、S_Vは例えばV_P
が4iV_R〜２（2i＋１）V_Rでは“０”、２（2i＋１）
V_R〜２（2i＋２）V_Rでは“１”というように決め
ればよい。 First, assume that the modulation signal V〓 and the input _EV have a relationship as shown in Fig. 3a. At this time, switch SW3 is +
If S _I on the _EV side is expressed as S _I ⁺ and its opposite as S _I ^- , the waveform shown in Figure 3b is obtained. SW2 is switched by this S _I to obtain the signal V _M. where S _I ^- V _M by V _M
^- , S _I ⁺ is expressed as V _{M +} ^, the waveform shown in Fig. 3c is obtained. In actual operation, depending on the value of SV, V _M ⁺
and V _M ^- are switched and input, but the waveform of the output V _P at this time is one that is folded back in synchronization with S _V. However, when thinking about errors, it is easier to think about it without folding. Therefore, as shown in Figure 3 d
Define V _M ′. That is, V _M ′ ^- = V _M ′ ^- , V _M ′ ⁺ =
−V _M ⁺ . For example, the output obtained by integrating V _M ' ^- becomes V _P ^- in FIG. 3e. Note that when the folding of the integral output is eliminated in this way, S _V becomes, for example, V _P
is 4iV _R ~ 2 (2i + 1) V _R is “0”, 2 (2i + 1)
V _R ~2 (2i+2) V _R may be determined as "1".

さてここでS_Vが切換わることによる誤差につ
いて考える。S_Vの変化V_Pがある比較電圧を越え
た瞬間に生じ、その結果例えばそれまでV_M′^-を
積分していたとすればその瞬間以降はV_M′⁺の積
分に切換わる。この切換えはどの時点でも生じう
るものではない。それは例えば第３図ｅに示すよ
うにV_Pが上昇しているとすれば、V_Pが点に達
するまでの切換えが生じないときには、V_Pが
点と同電位になる点までの間は決して切換えが
起りえないからである。この幅は第４図ａに示す
ようにV_M′が変調信号１サイクルの中で＋E_iの値
をとる割合をＤと定義すれば、2Dの幅を持つ。
したがつて同図に斜線で示した期間は切換えが起
りえない。 Now, let's consider the error caused by switching S _V. A change in S _V occurs at the moment V _P exceeds a certain comparison voltage, and as a result, if, for example, V _M ′ ^- had been integrated up to that point, from that moment on, it switches to integrating V _M ′ ⁺ . This switching cannot occur at any time. For example, if V _P is rising as shown in Figure 3e, if no switching occurs until V _P reaches the point, V _P will never reach the same potential as the point. This is because switching cannot occur. This width has a width of 2D, if D is defined as the rate at which V _M ' takes a value of +E _i in one cycle of the modulation signal, as shown in FIG. 4a.
Therefore, switching cannot occur during the hatched period in the figure.

次に第４図ｂにおいて時刻t₀でV_M′^-を積分し
ているとする。そしてサイクルの間に切換えが
生じるとすれば、実質的にはそのうちの１−2D
の範囲でのみ切換えが起こる。切換えの生じる確
率はこの範囲で等しいと考えてよい。同じことが
サイクルでV_M′⁺からV_M′^-に移る場合について
も言える。そこでt₀からt₂までの間にV_M′が＋E_i
をとる期間（Ｔとする）が、切換えを行なわない
場合に比べどれだけ変化するかを見ればよい。ま
ず切換えを行なわない場合T₁＝3Dである。切換
えを行なう場合Ｄ＜1/4のとき第５図ａにおいて τ_a＝1/2−2D T_a＝2D τ_b＝Ｄ T_b＝3/2Ｄ τ_c＝1/2−Ｄ T_c＝Ｄ である。なおT_a，T_b，T_cは切換えがτ_a，τ_b，τ_c
で行なわれた場合のt₀からt₁までの間にV_M′が＋
E_iとなる期間である。すると T₂＝２／τ_a＋τ_b＋τ_c（τ_aT_a＋τ_bT_b＋τ_cT_c） ＝（３−Ｄ／１−2D）Ｄ ……(1) となる。また1/4＜Ｄ＜1/2のとき第５図ｂにおい
て τ_b＝1/2−Ｄ T_b＝1/4＋1/2Ｄ τ_c＝1/2−Ｄ T_c＝Ｄ である。故に T₃＝1/4＋3/2Ｄ ……(2) となる。したがつて切換えが２回行なわれた後の
＋E_iの期間の誤差T〓は となる。この結果積分器の出力V_Pの電圧誤差V〓
は次のようになる。 Next, in FIG. 4b, assume that V _M ' ^- is being integrated at time _t0 . And if switching occurs during the cycle, essentially 1-2D of them
Switching occurs only within the range of . It can be considered that the probability of switching occurring is equal within this range. The same is true for moving from V _M ′ ⁺ to V _M ′ ⁻ in a cycle. Therefore, from t ₀ to t ₂ , V _M ′ becomes +E _i
All you have to do is look at how much the period (referred to as T) in which switching is performed changes compared to the case where switching is not performed. First, if no switching is performed, T ₁ =3D. When switching is performed, when D<1/4, in Fig. 5a, τ _a = 1/2-2D T _a = 2D τ _b = D T _b = 3/2D τ _c = 1/2-D T _c = D It is. Note that T _a , T _b , and T _c can be switched by τ _a , τ _b , and τ _c
If V _M ′ is + from t ₀ to t ₁ when
This is the period during which E _i . Then, T ₂ = 2/τ _a + τ _b + τ _c (τ _a T _a + τ _b T _b + τ _c T _c ) = (3-D/1-2D) D (1). Further, when 1/4<D<1/2, in FIG. 5b, τ _b =1/2−D T _b =1/4+1/2D τ _c =1/2−D T _c =D. Therefore, T ₃ = 1/4 + 3/2D...(2). Therefore, the error T〓 in the period of +E _i after switching is performed twice is becomes. As a result, the voltage error V of the integrator output V _P is
becomes as follows.

V〓＝−E_i／C₂R₂T〓／〓 ……(4) 切換え２回当りV〓の電圧誤差を含む場合、出
力パルスS_Vの周波数_Vは次式となる。 V〓=-E _i /C ₂ R ₂ T〓/〓 ...(4) When including a voltage error of V〓 per two switchings, the frequency _V of the output pulse S _V is given by the following formula.

_V＝（１−2D）E_i／4C₂R₂V_R（１−Vε／4V_R）……(5
) ここでＤは次式によりE_Vと関係している。 _V = (1-2D) E _i /4C ₂ R ₂ V _R (1-Vε/4V _R )……(5
) Here, D is related to E _V by the following equation.

Ｄ＝1/2（１−E_V／V_R） ……(6) 正しい周波数_V0は(5)式でV〓＝０としたものであ
る。したがつて周波数誤差εを定義するとεは次
のようになる。 D=1/2 (1-E _V /V _R )...(6) The correct frequency _V0 is the one obtained by setting V = 0 in equation (5). Therefore, when the frequency error ε is defined, ε becomes as follows.

ε≦_V−_V0／_V0＝V〓／4V_R−V〓V〓／4V_R…
…(7) (7)式に(3)式および(4)式を代入すると次の結果を
得る。 ε≦ _V − _V0 / _V0 = V〓／4V _R −V〓V〓／4V _R …
...(7) Substituting equations (3) and (4) into equation (7) yields the following result.

０＜E_VV_R／２のとき ε＝E_i（V_R−E_V）²／16V_R ²C₂R₂〓 ……(8) V_R／２＜E_VV_Rのとき ε＝E_i（2V_R−3E_V）／16V_R ²C₂R₂〓……(9) これはE_iおよびE_Nの変化に対して第６図のよう
な誤差となつて現われる。When 0<E _V V _R /2 ε=E _i (V _R −E _V ) ² /16V _R ² C ₂ R ₂ 〓 ...(8) When V _R /2<E _V V _{R i} (2V _R −3E _V )/16V _R ² C ₂ R ₂ 〓 (9) This appears as an error as shown in FIG. 6 with respect to changes in E _i and E _N.

以上見てきたように従来方式では切換え時の誤
差が存在するため正しい変換が行なわれない。 As seen above, in the conventional system, there is an error at the time of switching, so correct conversion cannot be performed.

(3) 発明の目的および総括説明 本発明は簡単な回路の改良で、従来回路に本質
的に含まれていた誤差をとり除き正確な出力パル
スを得られるようにすることを目的とし、第１の
入力と変調信号を比較する比較器の出力を制御信
号により反転させる回路を設けたものである。(3) Purpose and general explanation of the invention The present invention is a simple improvement of a circuit, and the purpose of the present invention is to eliminate errors inherently included in conventional circuits and to obtain accurate output pulses. A circuit is provided for inverting the output of a comparator that compares the input of the modulation signal with the modulation signal using a control signal.

(4) 実施例 第７図は本発明の実施例を示したものである。
第７図において第１図と同じ参照記号のものは同
じものを示す。第７図においてはスイツチSW３
および第１の入力の反転入力−E_Vが除かれ、コ
ンパレータCP３の出力V_gを制御信号S_Vにより反
転するための排他的論理和（EOR）回路Ｌ１が
付加され、Ｌ１の出力がスイツチSW２の切換え
信号S_Iとなつている。本回路の動作を第８図によ
り説明する。第８図は、第７図に示した実施例に
よる時分割乗算型積分回路の各部の波形図を示し
たもので、基準信号発生回路１０の積分器INT
１の基準信号V〓、比較基準電圧＋E_V、コンパレ
ータCP３の出力Vg、パルス発生回路２０のフリ
ツプフロツプ回路FF２のＱ出力である制御信号
S_V、排他的論理和回路Ｌ１の出力S_Iが示されてい
る。(4) Embodiment FIG. 7 shows an embodiment of the present invention.
In FIG. 7, the same reference symbols as in FIG. 1 indicate the same things. In Figure 7, switch SW3
The inverting input _-EV of the first input is removed, an exclusive OR (EOR) circuit L1 is added for inverting the output V _g of the comparator CP3 by the control signal S _V , and the output of L1 is connected to the switch SW2. This is the switching signal S _I. The operation of this circuit will be explained with reference to FIG. FIG. 8 shows a waveform diagram of each part of the time division multiplication type integrator circuit according to the embodiment shown in FIG.
1 reference signal V〓, comparison reference voltage + _EV , output Vg of comparator CP3, and control signal which is the Q output of flip-flop circuit FF2 of pulse generation circuit 20.
S _V and the output S _I of the exclusive OR circuit L1 are shown.

排他的論理和回路Ｌ１の２入力Vg，S_Vのレベ
ルが同じ時にその出力S_Iは０となり、２入力Vg，
S_Vのレベルが異なる時にその出力S_Iは１となる。
従つて、S_V＝０の時のS_Iの１の期間及びS_V＝１の
時のS_Iの０の期間は基準三角波信号V〓が＋E_Vよ
り高い期間に対応するので、第８図に示したこの
排他的論理和回路Ｌ１の出力S_Iは、第２図に示し
た理想的な制御信号S_I′と等価となる。 When the levels of the two inputs Vg and S _V of the exclusive OR circuit L1 are the same, the output S _I becomes 0, and the two inputs Vg,
When the levels of S _V are different, the output S _I becomes 1.
Therefore, the period of 1 in S _I when S _V = 0 and the period of 0 in S _I when S _V = 1 correspond to the period in which the reference triangular wave signal V is higher than + _EV . The output S _I of this exclusive OR circuit L1 shown in FIG. 2 is equivalent to the ideal control signal S _I ' shown in FIG.

かくして、この第８図に示したこの排他的論理
和回路Ｌ１の出力S_IによつてスイツチSW２が制
御されるため、絶対値｜E_V｜、｜E_I｜の積に正確
に比例したS_V周波数を得ることができ、直線性
誤差の無いＶ−変換を行うことが可能となる。 In this way, since the switch SW2 is controlled by the output S _I of the exclusive OR circuit _{L1 shown} in FIG. 8, the S It is possible to obtain _{the V} frequency and perform V-conversion without linearity errors.

以上示したように簡単な回路の改良により誤差
のない正確なパルスを出力できる時分割乗算型積
分回路を実現できる。 As shown above, by simple circuit improvement, it is possible to realize a time-division multiplication type integrating circuit that can output accurate pulses without errors.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は時分割乗算型積分器の従来例、第２図
から第５図は従来回路の動作説明および誤差説明
のためのタイムチヤート、第６図は従来回路によ
り発生する誤差の様子、第７図は本発明の時分割
乗算型積分器の実施例、第８図はそのタイムチヤ
ート、第９図は第１図の従来例の動作説明のため
のタイムチヤートである。 Figure 1 shows a conventional example of a time division multiplication type integrator, Figures 2 to 5 are time charts for explaining the operation and errors of the conventional circuit, and Figure 6 shows the error caused by the conventional circuit. FIG. 7 is an embodiment of the time division multiplication type integrator of the present invention, FIG. 8 is a time chart thereof, and FIG. 9 is a time chart for explaining the operation of the conventional example shown in FIG.

Claims (1)

【特許請求の範囲】 １ 略一定の周波数の三角波ないし鋸歯状波の基
準信号を発生する基準信号発生回路と、 該基準信号と第１の信号とを比較す比較器と、 第一の入力端子と第二の入力端子と出力端子と
を有する制御回路と、 第一の入力端子と第二の入力端子と制御入力端
子と出力端子とを有し、該制御入力端子の信号が
第一の状態の時に該第一の入力端子の信号を該出
力端子に伝達し、該制御入力端子の信号が第二の
状態の時に該第二の入力端子の信号を該出力端子
に伝達する如くに構成された選択回路と、 該選択回路の出力信号を積分する積分器と、 該積分器の出力にその入力が接続されたパルス
発生回路とを具備してなり、 上記制御回路の上記第一の入力端子と上記第二
の入力端子とに上記比較器の出力と上記パルス発
生回路のパルス出力がそれぞれ印加され、 上記制御回路の上記出力端子の信号は上記選択
回路の上記制御入力端子に印加され、 上記選択回路の上記第一の入力端子と上記第二
の入力端子とに第２の信号と該第２の信号と反対
極性に対応する信号とを印加せしめ、 上記パルス発生回路FF２の上記入力の電位が
第１の電位となる際、上記第二の入力端子に印加
される上記パルス発生回路の上記パルス出力に応
答して上記制御回路は上記比較器からの上記出力
の反転信号を出力して上記選択回路の上記制御入
力端子に供給し、 上記パルス発生回路の上記入力の上記電位が上
記第１の電位とことなる第２の電位となる際、上
記第二の入力端子に印加される上記パルス発生回
路の上記パルス出力に応答して上記制御回路は上
記比較器からの上記出力の非反転信号を出力して
上記選択回路の上記制御入力端子に供給する如く
に構成され、 上記第１の信号と上記第２の信号との積の積分
に略比例した数のパルスを上記パルス発生回路の
上記パルス出力として出力することを特徴とする
積分回路。 ２ 上記制御回路は排他的論理和回路であること
を特徴とする特許請求範囲第１項記載の積分回
路。[Claims] 1. A reference signal generation circuit that generates a triangular or sawtooth wave reference signal with a substantially constant frequency, a comparator that compares the reference signal with a first signal, and a first input terminal. a control circuit having a first input terminal, a second input terminal, a control input terminal, and an output terminal, wherein a signal of the control input terminal is in a first state; is configured to transmit the signal at the first input terminal to the output terminal when the signal is in the second state, and transmit the signal at the second input terminal to the output terminal when the signal at the control input terminal is in a second state. the first input terminal of the control circuit; an integrator that integrates the output signal of the selection circuit; and a pulse generation circuit whose input is connected to the output of the integrator. The output of the comparator and the pulse output of the pulse generation circuit are respectively applied to and the second input terminal, the signal of the output terminal of the control circuit is applied to the control input terminal of the selection circuit, and A second signal and a signal corresponding to the opposite polarity to the second signal are applied to the first input terminal and the second input terminal of the selection circuit, and the potential of the input of the pulse generation circuit FF2 is applied. becomes the first potential, the control circuit outputs an inverted signal of the output from the comparator in response to the pulse output of the pulse generation circuit applied to the second input terminal, and The pulse is supplied to the control input terminal of the selection circuit, and is applied to the second input terminal when the potential of the input of the pulse generation circuit becomes a second potential different from the first potential. In response to the pulse output of the generation circuit, the control circuit is configured to output a non-inverted signal of the output from the comparator and supply it to the control input terminal of the selection circuit, and and the second signal, and outputs a number of pulses as the pulse output of the pulse generating circuit. 2. The integrating circuit according to claim 1, wherein the control circuit is an exclusive OR circuit.