JPH0530751A - Dead-time compensating device - Google Patents
Dead-time compensating deviceInfo
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- JPH0530751A JPH0530751A JP3182168A JP18216891A JPH0530751A JP H0530751 A JPH0530751 A JP H0530751A JP 3182168 A JP3182168 A JP 3182168A JP 18216891 A JP18216891 A JP 18216891A JP H0530751 A JPH0530751 A JP H0530751A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、インバータの並列運転
装置におけるデッドタイム補償装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dead time compensating device in a parallel operating device for inverters.
【０００２】[0002]
【従来の技術】大容量の誘導電動機などを運転するため
のインバータは、１台ではパワー不足になるときに複数
台の並列運転方式にされる。図６は並列運転装置を示
し、コンバータ１の直流出力を２台のインバータ２，３
の直流電源とし、両インバータ２，３の交流出力を横流
抑制用の相間リアクトル４を通して負荷となる誘導電動
機５に供給する。2. Description of the Related Art Inverters for operating a large capacity induction motor or the like are operated in parallel when a single inverter runs short of power. FIG. 6 shows a parallel operation system, in which the DC output of the converter 1 is converted into two inverters 2 and 3.
The AC output of both inverters 2 and 3 is supplied to the induction motor 5 serving as a load through the interphase reactor 4 for suppressing the cross current.
【０００３】ここで、インバータ２，３は、スイッチ素
子をブリッジ構成した主回路を有し、正弦波近似の出力
電圧を得るために各相スイッチ素子をＰＷＭ制御する場
合が多い。また、主回路の上下アーム（スイッチ素子）
の短絡防止のため、スイッチ素子のオン・オフタイミン
グを一定時間ずらすデッドタイム制御を行う。Here, the inverters 2 and 3 each have a main circuit in which switch elements are bridged, and in many cases PWM control is performed on each phase switch element in order to obtain an output voltage approximate to a sine wave. The upper and lower arms of the main circuit (switch elements)
In order to prevent a short circuit, the dead time control is performed by shifting the on / off timing of the switch element for a fixed time.
【０００４】上述のデッドタイム制御は、インバータの
短絡防止になる反面、スイッチ素子のスイッチ速度の差
異等によりインバータ出力電圧の波形，安定性を乱すこ
とがあり、これを防止するためにデッドタイム補償回路
が設けられる。このデッドタイム補償回路は、インバー
タのゲート信号に対するインバータ出力電圧位相のずれ
を各相毎に補正制御する。The above-mentioned dead time control prevents short-circuiting of the inverter, but on the other hand, it may disturb the waveform and stability of the inverter output voltage due to the difference in the switching speed of the switching elements. To prevent this, dead time compensation is performed. A circuit is provided. The dead time compensation circuit corrects and controls the phase shift of the inverter output voltage with respect to the gate signal of the inverter for each phase.
【０００５】デッドタイム補償を前述のインバータの並
列運転装置に適用する場合、図７に示す構成にされる。
ＰＷＭ発生回路６はインバータの電圧・周波数制御信号
に従った基本波周波数とパルス幅を持つＰＷＭ波形を発
生し、デッドタイム補償回路７，８はＰＷＭ波形のパル
ス位相と夫々のインバータ２Ａ，３Ａの出力電圧Ｖu1，
Ｖu2の位相とを比較し、その位相差が一定範囲になるＰ
ＷＭ波形に制御する。このデッドタイム補償されたＰＷ
Ｍ波形はインバータ２Ａ，３Ａによってデッドタイムが
加えられた後に主回路スイッチ素子のゲート信号として
増幅される。When the dead time compensation is applied to the above-mentioned inverter parallel operation device, the configuration shown in FIG. 7 is adopted.
The PWM generating circuit 6 generates a PWM waveform having a fundamental frequency and a pulse width according to the voltage / frequency control signal of the inverter, and the dead time compensating circuits 7 and 8 generate the pulse phase of the PWM waveform and the respective inverters 2A and 3A. Output voltage V u1 ,
The phase difference of V u2 is compared, and the phase difference is within a certain range P
Control to WM waveform. This dead time compensated PW
The M waveform is amplified as a gate signal of the main circuit switch element after dead time is added by the inverters 2A and 3A.
【０００６】[0006]
【発明が解決しようとする課題】従来、インバータの並
列運転装置は、デッドタイム補償を行うには夫々のイン
バータにデッドタイム補償回路を増設することを必要と
し、並列運転装置を複雑高価にする。Conventionally, a parallel operating device for an inverter requires a dead time compensating circuit to be added to each inverter in order to perform dead time compensation, which makes the parallel operating device complicated and expensive.
【０００７】これは、インバータの並列運転台数が増す
るのに比例してデッドタイム補償回路の個数も多くす
る。This increases the number of dead time compensating circuits in proportion to the increase in the number of inverters operating in parallel.
【０００８】本発明の目的は、複数台のインバータの並
列運転に１つのデッドタイム補償回路で済むようにした
デッドタイム補償装置を提供することにある。It is an object of the present invention to provide a dead time compensating device which requires only one dead time compensating circuit for parallel operation of a plurality of inverters.
【０００９】[0009]
【課題を解決するための手段】本発明は、前記課題の解
決を図るため、複数台のインバータ出力を相間リアクト
ルを通して１つの負荷に供給するインバータの並列運転
装置において、前記各インバータの各相出力電圧から各
相の動作タイミングを検出する電圧検出回路と、前記各
インバータの各相基準ゲート信号Ｕ，Ｖ，Ｗに対する前
記動作タイミングの検出信号の位相差を対応するパルス
数に変換する位相差検出回路と、前記パルス数が所定値
Ｎに達したときにカウントアップしてリセットされるＮ
進カウンタと、このカウンタのカウントアップでセット
され前記基準ゲート信号Ｕに対するデッドタイム補償し
たタイミングのゲート信号Ｕoを得るフリップフロップ
とを備えたことを特徴とする。SUMMARY OF THE INVENTION In order to solve the above problems, the present invention relates to an inverter parallel operation apparatus for supplying a plurality of inverter outputs to one load through an interphase reactor, and each phase output of each inverter. A voltage detection circuit for detecting the operation timing of each phase from the voltage, and a phase difference detection for converting the phase difference of the detection signal of the operation timing with respect to each phase reference gate signal U, V, W of each inverter into a corresponding pulse number. A circuit and N which counts up and is reset when the number of pulses reaches a predetermined value N
It is characterized in that it is provided with an advance counter and a flip-flop which is set by the count-up of this counter and obtains a gate signal U o which has a dead time compensated timing with respect to the reference gate signal U.
【００１０】[0010]
【作用】上記構成になる本発明によれば、各インバータ
出力と基準ゲート信号の位相差に対応するパルス数とし
て検出し、このパルス数の和をカウンタで計数すること
で各インバータ出力の位相ずれをカウンタのカウントア
ップまでの時間として検出し、この検出時間でインバー
タのゲート信号タイミングを補正する。According to the present invention having the above construction, the phase shift of each inverter output is detected by detecting the number of pulses corresponding to the phase difference between each inverter output and the reference gate signal and counting the sum of this pulse number by the counter. Is detected as the time until the counter counts up, and the gate signal timing of the inverter is corrected by this detection time.
【００１１】[0011]
【実施例】図１は本発明の一実施例を示す回路図であ
る。インバータ主回路１１，１２は夫々コンバータ１の
直流出力を電源とし、ＰＷＭ波形に従ったベースドライ
ブ信号によって各相スイッチトランジスタがオン・オフ
制御され、相間リアクトル４u，４v，４wを通して誘導
電動機５に交流出力を供給する。インバータ１１，１２
の出力電圧位相は電圧検出器１３，１４によって夫々検
出される。FIG. 1 is a circuit diagram showing an embodiment of the present invention. The inverter main circuits 11 and 12 each use the DC output of the converter 1 as a power source, and each phase switch transistor is on / off controlled by the base drive signal according to the PWM waveform, and the induction motor is driven through the interphase reactors 4 u , 4 v , and 4 w. Supply AC output to 5. Inverters 11, 12
The output voltage phase of is detected by the voltage detectors 13 and 14, respectively.
【００１２】１つのデッドタイム補償回路１５はＰＷＭ
発生回路６からの各相ＰＷＭ波形のゲート信号Ｕ，Ｖ，
Ｗを基準にし、これと電圧検出器１３，１４からの電圧
位相検出信号との位相比較によってデッドタイム補償し
た各相ゲート信号Ｕo，Ｖo，Ｗoを発生する。One dead time compensation circuit 15 is PWM
Gate signals U, V, of each phase PWM waveform from the generation circuit 6
With W as a reference, the dead time compensated phase gate signals U o , V o and W o are generated by phase comparison between this and the voltage phase detection signals from the voltage detectors 13 and 14.
【００１３】デッドタイム発生回路１６，１７は各相ゲ
ート信号Ｕo，Ｖo，Ｗoに対してインバータ主回路１
１，１２の各相上下アームの短絡を防止するためのデッ
ドタイムを付加した各相ゲート信号Ｕd，Ｘd，Ｖd，
Ｙd，Ｗd，Ｚdを発生する。ベースドライブ回路１８，
１９はデッドタイム発生回路１６，１７からの各相ゲー
ト信号を増幅してインバータ主回路１１，１２の各相上
下アームのドライブ信号を得る。The dead time generating circuits 16 and 17 are provided for the inverter main circuit 1 for the gate signals U o , V o and W o of each phase.
Gate signals U d , X d , V d for each phase to which a dead time is added to prevent a short circuit between the upper and lower arms of each phase 1, 2.
Y d , W d and Z d are generated. Base drive circuit 18,
Reference numeral 19 amplifies the phase gate signals from the dead time generation circuits 16 and 17 to obtain the drive signals for the upper and lower phase arms of the inverter main circuits 11 and 12.
【００１４】デッドタイム補償回路１５によるデッドタ
イム補償動作を説明する。インバータ主回路１１，１２
の出力電圧にそのスイッチング遅れのバラツキなどによ
り時間差があると、インバータ主回路１１，１２間に横
流電流が流れる。この電流と相間リアクトル４u，４v，
４wのインダクタンス成分により、例えば図２に示すよ
うに電圧Ｖu1，Ｖu2の時間差Ｔdによって電動機５の端
子電圧Ｖuには直流電源電圧Ｖdcの１／２の電圧期間Ａ
が発生する。なお、電圧Ｖu1，Ｖu2共にオンしている期
間Ｂでは電圧Ｖdcになる。The dead time compensation operation by the dead time compensation circuit 15 will be described. Inverter main circuit 11, 12
If there is a time difference between the output voltages of the inverters due to variations in their switching delays, etc., a cross current flows between the inverter main circuits 11 and 12. This current and the interphase reactor 4 u , 4 v ,
Due to the inductance component of 4 w , for example, as shown in FIG. 2, due to the time difference T d between the voltages V u1 and V u2 , the terminal voltage V u of the electric motor 5 has a voltage period A that is 1/2 the DC power supply voltage V dc.
Occurs. It should be noted that the voltage becomes V dc during the period B in which both the voltages V u1 and V u2 are on.
【００１５】上述の電圧期間Ａ，Ｂの発生、即ちインバ
ータ出力電圧Ｖu1，Ｖu2の位相差を利用し、基準になる
ＰＷＭ波形の信号Ｕに対するゲート信号Ｕoの出力位相
を補正し、各相の出力電圧Ｖu1，Ｖu2，Ｖv1，Ｖv2，Ｖ
w1，Ｖw2の位相差をバランスさせる。Utilizing the occurrence of the above voltage periods A and B, that is, the phase difference between the inverter output voltages V u1 and V u2 , the output phase of the gate signal U o with respect to the reference PWM waveform signal U is corrected, and Phase output voltages V u1 , V u2 , V v1 , V v2 , V
Balance the phase difference between w1 and V w2 .
【００１６】図３はデッドタイム補償回路１５の具体的
な回路図を１相分Ｕで示す。２相分周器２０は計測用ク
ロックパルスＣＬＫ１から位相の異なる２つのパルス列
信号ＣＬＫ１，ＣＬＫ２を発生する。位相差検出回路２
１はＰＷＭゲート信号Ｕの位相に対する電圧検出信号Ｖ
u1，Ｖu2の位相差に応じた数のパルスの和を得てＵ相と
これに直列のＸ相別に発生する。FIG. 3 shows a specific circuit diagram of the dead time compensation circuit 15 by U for one phase. The two-phase frequency divider 20 generates two pulse train signals CLK1 and CLK2 having different phases from the measurement clock pulse CLK1. Phase difference detection circuit 2
1 is the voltage detection signal V for the phase of the PWM gate signal U
The sum of a number of pulses corresponding to the phase difference between u1 and V u2 is obtained to generate U phase and X phase in series with this.
【００１７】Ｎ進カウンタ２２は、位相差検出回路２１
からのＵ相用のパルスＣＬＫ−ｕを計数入力とし、Ｎ発
のパルス入力でカウントアップし、１発のキャリーパル
スＴrg−ｕを発生及びリセット動作をする。同様に、Ｎ
進カウンタ２３はＸ相用のパルスＣＬＫ−ｘを計数入力
とし、Ｎ発のパルス入力で１発のキャリーパルスＴrg−
ｘを発生する。The N-ary counter 22 is a phase difference detection circuit 21.
The pulse CLK-u for the U phase from the above is used as the count input, the count is incremented by the pulse input of N times , and one carry pulse T rg- u is generated and the reset operation is performed. Similarly, N
The advance counter 23 receives the pulse CLK-x for the X phase as a count input, and receives one carry pulse T rg − with N pulse inputs.
generate x.
【００１８】フリップフロップ２４はＮ進カウンタ２２
からのキャリーパルスでセットされ、Ｎ進カウンタ２３
からのキャリーパルスでリセットされ、Ｑ出力にゲート
信号Ｕに対してデッドタイム補償したタイミングのゲー
ト信号Ｕoを得る。The flip-flop 24 is an N-ary counter 22.
Set by the carry pulse from the N-adic counter 23
Is reset by a carry pulse from the gate signal U to obtain the gate signal U o at the Q output with the dead time compensated for the gate signal U.
【００１９】図３の各部動作は図４にタイムチャートで
説明される。基準ゲート信号Ｕに対し、インバータの電
圧検出信号Ｖu1，Ｖu2が図示のタイミングにあると、信
号Ｖu1，Ｖu2が共にオン期間では位相差検出回路２１で
は２相分周器２０の両パルスＣＬＫ１，ＣＬＫ２を合成
したパルス列を発生し、Ｎ進カウンタ２２，２３は倍速
度でカウントアップする。これは、図２の期間Ｂに相当
する。The operation of each part of FIG. 3 will be described with reference to a time chart of FIG. When the voltage detection signals V u1 and V u2 of the inverter are at the illustrated timing with respect to the reference gate signal U, both of the signals V u1 and V u2 in the two-phase frequency divider 20 in the phase difference detection circuit 21 during the ON period. A pulse train in which the pulses CLK1 and CLK2 are combined is generated, and the N-ary counters 22 and 23 count up at double speed. This corresponds to the period B in FIG.
【００２０】一方、電圧検出信号Ｖu1，Ｖu2の一方がオ
ンになる期間（図２のＡ期間）ではオフになった信号Ｖ
u1側のクロックＣＬＫ−ｕ１が抑止され、クロックＣＬ
Ｋ−ｕ２のみがＮ進カウンタ２２の入力となり、Ｎ進カ
ウンタ２２は半分の速度でカウントアップする。On the other hand, the signal V which is turned off during the period in which one of the voltage detection signals V u1 and V u2 is turned on (period A in FIG. 2).
The clock CLK- u1 on the u1 side is suppressed, and the clock CL
Only K-u2 becomes an input to the N-ary counter 22, and the N-ary counter 22 counts up at half speed.
【００２１】従って、Ｎ進カウンタ２２は基準ゲート信
号Ｕから期間Ｂの間は倍速で計数し、計数値Ｎでカウン
トアップになったとき（時刻ｔ1）にフリップフロップ
２４をセットする。このセットタイミングがゲート信号
Ｕoの立上がりになる。また、カウンタ２３のカウント
アップが信号Ｕoの立下がり（Ｘoの立上がり）になる。
一方、Ｎ進カウンタ２２はカウントアップでリセットさ
れ、期間Ｂの間は倍速で計数を再開し、期間Ａになった
とき（時刻ｔ2）から半速で計数を続け、期間Ａの終了
（時刻ｔ3）で計数停止になる。Therefore, the N-ary counter 22 counts at a double speed during the period B from the reference gate signal U, and sets the flip-flop 24 when the count value N is counted up (time t 1 ). This set timing is the rising edge of the gate signal U o . Further, the count-up of the counter 23 is the fall of the signal U o (the rise of X o ).
On the other hand, the N-adic counter 22 is reset by counting up, restarts counting at double speed during the period B, continues counting at half speed from the time when the period A comes (time t 2 ), and ends the period A (time Counting is stopped at t 3 ).
【００２２】この計数停止状態は次のサイクルでの計数
開始値になり、基準ゲート信号Ｕに対する信号Ｖu1，Ｖ
u2の夫々の位相差によって変化即ちデッドタイム補償が
なされる。This counting stopped state becomes the counting start value in the next cycle, and the signals V u1 , V for the reference gate signal U are obtained.
A change, that is, a dead time compensation is performed according to each phase difference of u2 .
【００２３】図５はデッドタイム補償の拡大タイムチャ
ートを示す。基準ゲート信号Ｕに対し、信号Ｖu1，Ｖu2
が実線で示すタイミングにあるときは期間Ａで半速の計
数になる。これに対し、破線で示すように信号Ｖu1，Ｖ
u2共に信号Ｕからの遅れが増加するときはＮ進カウンタ
２２のカウント数が増し、次サイクルではゲート信号Ｕ
oの位相が進められ、信号Ｖu1，Ｖu2の位相を進め、信
号Ｕに対し信号Ｖu1，Ｖu2を所定範囲内に補正制御す
る。FIG. 5 shows an enlarged time chart of dead time compensation. Signals V u1 and V u2 with respect to the reference gate signal U
Is at the timing indicated by the solid line, half-speed counting is performed in period A. On the other hand, as indicated by the broken line, the signals V u1 , V
When both u2 and the delay from the signal U increase, the count number of the N-ary counter 22 increases, and in the next cycle, the gate signal U increases.
o the phase is advanced, advancing the phase of the signal V u1, V u2, corrects the control signal V u1, V u2 with respect to the signal U within a predetermined range.
【００２４】なお、実施例では２台のインバータの並列
運転の場合を示すが、３台以上の並列運転装置に適用で
きる。例えば、３台のインバータ並列運転では、２相分
周器２０に代えて３相分周器とし、３台のインバータの
電圧検出信号と基準ゲート信号の位相差に応じて位相差
検出回路２１が夫々パルスを発生させ、このパルス数の
和をＮ進カウンタ２２，２３の計数入力にする。In the embodiment, the case of parallel operation of two inverters is shown, but it is applicable to three or more parallel operation devices. For example, in the parallel operation of three inverters, the two-phase frequency divider 20 is replaced by a three-phase frequency divider, and the phase difference detection circuit 21 is provided in accordance with the phase difference between the voltage detection signals of the three inverters and the reference gate signal. Each pulse is generated, and the sum of the number of pulses is used as the count input of the N-ary counters 22 and 23.
【００２５】また、実施例において、基準ゲート信号は
ＰＷＭ波形に限られるものでない。Further, in the embodiment, the reference gate signal is not limited to the PWM waveform.
【００２６】[0026]
【発明の効果】以上のとおり、本発明によれば、基準ゲ
ート信号に対する各インバータの出力電圧の位相差をパ
ルス数として検出し、このパルス数の和のカウントによ
ってゲート信号出力タイミングを補正するようにしたた
め、各インバータのデッドタイム補償が１つの回路によ
って実現され、回路構成の簡単化及びコントダウンを図
ることができる。As described above, according to the present invention, the phase difference of the output voltage of each inverter with respect to the reference gate signal is detected as the pulse number, and the gate signal output timing is corrected by counting the sum of the pulse numbers. Therefore, the dead time compensation of each inverter is realized by one circuit, and the circuit configuration can be simplified and controlled.
【図１】実施例の回路図FIG. 1 is a circuit diagram of an embodiment.
【図２】デッドタイム補償の原理図[Figure 2] Principle diagram of dead time compensation
【図３】デッドタイム補償回路図[Fig. 3] Dead time compensation circuit diagram
【図４】デッドタイム補償回路のタイムチャートFIG. 4 is a time chart of a dead time compensation circuit.
【図５】デッドタイム補償の拡大タイムチャート[Figure 5] Expanded time chart for dead time compensation
【図６】インバータの並列運転原理図[Figure 6] Principle diagram of parallel operation of inverters
【図７】並列運転インバータの従来のデッドタイム補償
回路図FIG. 7 is a conventional dead time compensation circuit diagram of a parallel operation inverter.
【符号の説明】 １３，１４…電圧検出回路、１５…デッドタイム補償回
路、１６，１７…デッドタイム発生回路、１８，１９…
ゲート回路、２０…２倍分周器、２１…位相差検出回
路、２２，２３…Ｎ進カウンタ。[Description of Reference Signs] 13, 14 ... Voltage detection circuit, 15 ... Dead time compensation circuit, 16, 17 ... Dead time generation circuit, 18, 19 ...
Gate circuit, 20 ... Double frequency divider, 21 ... Phase difference detection circuit, 22, 23 ... N-ary counter.
Claims (1)
ルを通して１つの負荷に供給するインバータの並列運転
装置において、前記各インバータの各相出力電圧から各
相の動作タイミングを検出する電圧検出回路と、前記各
インバータの各相基準ゲート信号Ｕ，Ｖ，Ｗに対する前
記動作タイミングの検出信号の位相差を対応するパルス
数に変換する位相差検出回路と、前記パルス数が所定値
Ｎに達したときにカウントアップしてリセットされるＮ
進カウンタと、このカウンタのカウントアップでセット
され前記基準ゲート信号Ｕに対するデッドタイム補償し
たタイミングのゲート信号Ｕoを得るフリップフロップ
とを備えたことを特徴とするデッドタイム補償装置。Claim: What is claimed is: 1. In an inverter parallel operation apparatus for supplying the output of a plurality of inverters to one load through an interphase reactor, the operation timing of each phase is detected from the output voltage of each phase of each inverter. A voltage detection circuit, a phase difference detection circuit for converting the phase difference of the detection signal of the operation timing with respect to each phase reference gate signal U, V, W of each inverter into a corresponding pulse number, and the pulse number having a predetermined value N Counts up and resets when N is reached
A dead time compensating device comprising: an advance counter and a flip-flop which is set by counting up the counter to obtain a gate signal U o at a timing for dead time compensation with respect to the reference gate signal U.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18216891A JP3496943B2 (en) | 1991-07-23 | 1991-07-23 | Dead time compensator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18216891A JP3496943B2 (en) | 1991-07-23 | 1991-07-23 | Dead time compensator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0530751A true JPH0530751A (en) | 1993-02-05 |
| JP3496943B2 JP3496943B2 (en) | 2004-02-16 |
Family
ID=16113540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18216891A Expired - Lifetime JP3496943B2 (en) | 1991-07-23 | 1991-07-23 | Dead time compensator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3496943B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618236B1 (en) * | 1998-12-31 | 2007-04-25 | 두산인프라코어 주식회사 | Apparatus for generating dead-time in servo driver |
| JP2012244674A (en) * | 2011-05-17 | 2012-12-10 | Meidensha Corp | Parallel operation device and parallel operation method of pwm power converter |
-
1991
- 1991-07-23 JP JP18216891A patent/JP3496943B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618236B1 (en) * | 1998-12-31 | 2007-04-25 | 두산인프라코어 주식회사 | Apparatus for generating dead-time in servo driver |
| JP2012244674A (en) * | 2011-05-17 | 2012-12-10 | Meidensha Corp | Parallel operation device and parallel operation method of pwm power converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3496943B2 (en) | 2004-02-16 |
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