JPH02118341U - - Google Patents

Description

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの考案の一実施例によるクロツク乗
せ換え回路のブロツク構成図、第２図は第１図の
各部の動作波形図、第３図は従来のクロツク乗せ
換え回路のブロツク構成図、第４図は第３図の各
部動作波形図である。 図において、１は書込みデータ入力端子、２は
フレーム同期パルス入力端子、３は書込みクロツ
ク入力端子、４は書込みリセツトパルス発生回路
、５は読出しクロツク入力端子、６は読出し同期
パルス発生回路、７は位相比較回路、７１はウイ
ンドウパルス発生回路、７２はウインドウ回路、
７３は論理和回路、８はカウント回路、９はメモ
リ回路、１０は読出しデータ出力端子を示す。な
お、図中、同一符号は同一、または相当部分を示
す。 FIG. 1 is a block configuration diagram of a clock transfer circuit according to an embodiment of this invention, FIG. 2 is an operation waveform diagram of each part of FIG. 1, and FIG. 3 is a block configuration diagram of a conventional clock transfer circuit. FIG. 4 is an operational waveform diagram of each part of FIG. 3. In the figure, 1 is a write data input terminal, 2 is a frame synchronization pulse input terminal, 3 is a write clock input terminal, 4 is a write reset pulse generation circuit, 5 is a read clock input terminal, 6 is a read synchronization pulse generation circuit, and 7 is a read synchronization pulse generation circuit. A phase comparison circuit, 71 a window pulse generation circuit, 72 a window circuit,
73 is an OR circuit, 8 is a count circuit, 9 is a memory circuit, and 10 is a read data output terminal. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.

Claims (1)

【実用新案登録請求の範囲】 フレーム同期パルスと書込みクロツクを用いて
書込みリセツトパルスを出力する書込みリセツト
パルス発生回路と、 この書込みリセツトパルスと書込みクロツクと
を用いて書込みデータを所定番地から書込み、読
出しリセツトパルスと読出しクロツクとを用いて
書き込まれたデータを所定番地から読出し、読出
しデータを出力するメモリ回路と、 前記書き込みリセツトパルスと読出しクロツク
とを用いて読み出しクロツクに同期した同期パル
スを出力する読出し同期パルス発生回路と、前記
読み出しクロツクをカウントするカウント回路と
、このカウント回路の出力と前記読出し同期パル
スのフレーム位相を比較する位相比較回路とを有
するクロツク乗せ換え回路において、前記位相比
較回路を前記カウント回路の出力をデコードし、
前記読出し同期パルスの前後にウインドウパルス
を出力するウインドウパルス発生回路、ウインド
ウ回路および論理和回路により構成し、 前記ウインドウパルスにより前記読出し同期パ
ルスをインヒビツトする様にしたことを特徴とす
るクロツク乗せ換え回路。[Claim for Utility Model Registration] A write reset pulse generation circuit that outputs a write reset pulse using a frame synchronization pulse and a write clock, and a write data write and read circuit that uses the write reset pulse and write clock to write and read write data from a predetermined location. A memory circuit that reads written data from a predetermined location using a reset pulse and a read clock and outputs the read data; and a read circuit that uses the write reset pulse and the read clock to output a synchronous pulse synchronized with the read clock. In a clock transfer circuit having a synchronization pulse generation circuit, a count circuit for counting the read clock, and a phase comparison circuit for comparing the output of the count circuit with the frame phase of the read synchronization pulse, the phase comparison circuit is Decode the output of the count circuit,
A clock transfer circuit comprising a window pulse generation circuit that outputs a window pulse before and after the read synchronization pulse, a window circuit, and an OR circuit, and wherein the read synchronization pulse is inhibited by the window pulse. .