JPH0132660B2 - - Google Patents
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- JPH0132660B2 JPH0132660B2 JP56078983A JP7898381A JPH0132660B2 JP H0132660 B2 JPH0132660 B2 JP H0132660B2 JP 56078983 A JP56078983 A JP 56078983A JP 7898381 A JP7898381 A JP 7898381A JP H0132660 B2 JPH0132660 B2 JP H0132660B2
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- 230000005669 field effect Effects 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 23
- 230000002093 peripheral effect Effects 0.000 claims description 20
- 239000002784 hot electron Substances 0.000 description 9
- 239000012535 impurity Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はダイナミツク形の半導体記憶装置に関
するものである。
するものである。
従来MOS（金属−酸化膜−半導体）電界効果ト
ランジスタを用いたダイナミツク形の半導体記憶
装置としては第１図に示す構造のものが知られて
いる。
ランジスタを用いたダイナミツク形の半導体記憶
装置としては第１図に示す構造のものが知られて
いる。
この半導体記憶装置は通常負の電位VBB（例え
ば−2V〜−3V）にバイアスされたＰ型の半導体
基板１上に、メモリ配列領域Ａと周辺回路Ｂとが
形成されている。
ば−2V〜−3V）にバイアスされたＰ型の半導体
基板１上に、メモリ配列領域Ａと周辺回路Ｂとが
形成されている。
メモリ配列領域Ａ中のメモリセルQ1はゲート
電極２、ゲート絶縁膜３、ソース／ドレイン領域
４とからなるトランスフアゲート５と、ゲート電
極６、ゲート絶縁膜７および反転領域８とからな
るMOSキヤパシター９とで構成されている。
電極２、ゲート絶縁膜３、ソース／ドレイン領域
４とからなるトランスフアゲート５と、ゲート電
極６、ゲート絶縁膜７および反転領域８とからな
るMOSキヤパシター９とで構成されている。
一方、周辺回路ＢはＮ形高不純物濃度領域から
なるソース・ドレイン領域１０，１１と、薄い絶
縁膜１２を介して形成されたゲート電極１３とか
らなるＮチヤネル型MOS電界効果トランジスタ
Q2により構成されている。
なるソース・ドレイン領域１０，１１と、薄い絶
縁膜１２を介して形成されたゲート電極１３とか
らなるＮチヤネル型MOS電界効果トランジスタ
Q2により構成されている。
上記ダイナミツク形の半導体記憶装置におい
て、記憶情報は反転領域８に電子が存在するか否
かによつて記憶されるようになつている。
て、記憶情報は反転領域８に電子が存在するか否
かによつて記憶されるようになつている。
しかしながら、上記構造の装置では周辺回路Ｂ
を構成するMOS電界効果トランジスタQ2で発生
したホツトエレクトロン１４が図に示すようにＰ
型半導体基板１中を拡散し、特にメモリセルQ1
に到達したエレクトロン１４が反転領域８に集め
られて記憶情報を乱してしまうという大きな欠点
があつた。
を構成するMOS電界効果トランジスタQ2で発生
したホツトエレクトロン１４が図に示すようにＰ
型半導体基板１中を拡散し、特にメモリセルQ1
に到達したエレクトロン１４が反転領域８に集め
られて記憶情報を乱してしまうという大きな欠点
があつた。
このようなホツトエレクトロン１４の発生は、
特に微細化されたMOS電界効果トランジスタで
激しくなる傾向があり、今後、大規模集積化され
る半導体記憶装置では大きな問題となつている。
特に微細化されたMOS電界効果トランジスタで
激しくなる傾向があり、今後、大規模集積化され
る半導体記憶装置では大きな問題となつている。
本発明は、上記従来の欠点を改善し、ホツトエ
レクトロンによる記憶情報の乱れを防止して、記
憶保持特性を高めると共に、CMOS回路化によ
り低電圧動作を可能にして信頼性を高めた半導体
記憶装置を提供するものである。
レクトロンによる記憶情報の乱れを防止して、記
憶保持特性を高めると共に、CMOS回路化によ
り低電圧動作を可能にして信頼性を高めた半導体
記憶装置を提供するものである。
即ち本発明は第１導電型のMOS電界効果トラ
ンジスタをトランスフアゲートとし、基板領域を
第２導電型とするメモリ配列領域の周囲が、第１
導電型および第２導電型のMOS電界効果トラン
ジスタで構成された周辺回路の、前記第２導電型
のMOS電界効果トランジスタの基板となる第１
導電型の領域で実質的に囲まれていることを特徴
とするものである。
ンジスタをトランスフアゲートとし、基板領域を
第２導電型とするメモリ配列領域の周囲が、第１
導電型および第２導電型のMOS電界効果トラン
ジスタで構成された周辺回路の、前記第２導電型
のMOS電界効果トランジスタの基板となる第１
導電型の領域で実質的に囲まれていることを特徴
とするものである。
以下本発明の実施例を図面を参照して詳細に説
明する。
明する。
第２図は本発明の一実施例を示すものでＰ型半
導体基板１の上にメモリ配列領域Ａと周辺回路Ｂ
とが形成されている。
導体基板１の上にメモリ配列領域Ａと周辺回路Ｂ
とが形成されている。
メモリ配列領域Ａに行列状に配置されたメモリ
セルQ1はワード線WLを設けたゲート電極２、ゲ
ート絶縁膜３、ソース／ドレイン領域４とからな
るトランスフアゲート５と、ゲート電極６、ゲー
ト絶縁膜７および反転領域８とからなるMOSキ
ヤパシター９とで構成されている。
セルQ1はワード線WLを設けたゲート電極２、ゲ
ート絶縁膜３、ソース／ドレイン領域４とからな
るトランスフアゲート５と、ゲート電極６、ゲー
ト絶縁膜７および反転領域８とからなるMOSキ
ヤパシター９とで構成されている。
周辺回路ＢはＮチヤネル型のMOS電界効果ト
ランジスタQ2とＰチヤネル型MOS電界効果トラ
ンジスタQ3とで構成されCMOS回路を形成して
いる。
ランジスタQ2とＰチヤネル型MOS電界効果トラ
ンジスタQ3とで構成されCMOS回路を形成して
いる。
Ｎチヤネル型のMOS電界効果トランジスタQ2
は、Ｐ型半導体基板１の表面側に形成されたN+
型ソース・ドレイン領域１０，１１と、この上部
にゲート絶縁膜１２を介して設けられたゲート電
極１３とから構成されている。
は、Ｐ型半導体基板１の表面側に形成されたN+
型ソース・ドレイン領域１０，１１と、この上部
にゲート絶縁膜１２を介して設けられたゲート電
極１３とから構成されている。
Ｐチヤネル型のMOS電極効果トランジスタQ3
は、前記メモリ配列領域Ａを実質的に囲むよう
に、Ｐ型半導体基板１の表面に拡散形成されたＮ
型ウエル領域１５の内部に形成されている。この
MOS電界効果トランジスタQ3は前記Ｎ型ウエル
領域１５の表面に形成されたP+型ソース・ドレ
イン領域１０，１１と、この上部にゲート絶縁膜
１２を介して設けられたゲート電極１３とから構
成され、更に前記Ｎ型ウエル領域１５はＮ型の高
不純物領域16を介して電源電圧VDDにバイアスさ
れている。
は、前記メモリ配列領域Ａを実質的に囲むよう
に、Ｐ型半導体基板１の表面に拡散形成されたＮ
型ウエル領域１５の内部に形成されている。この
MOS電界効果トランジスタQ3は前記Ｎ型ウエル
領域１５の表面に形成されたP+型ソース・ドレ
イン領域１０，１１と、この上部にゲート絶縁膜
１２を介して設けられたゲート電極１３とから構
成され、更に前記Ｎ型ウエル領域１５はＮ型の高
不純物領域16を介して電源電圧VDDにバイアスさ
れている。
従つて上記構造の半導体記憶装置によれば、周
辺回路ＢのＮチヤネル型MOS電界効果トランジ
スタQ2で発生したホツトエレクトロン１４は高
電圧にバイアスされたＮ型ウエル領域１５に吸収
され、これにより囲まれたメモリ配列領域Ａには
到達せず反転領域８の記憶情報の乱れを防止する
ことができる。
辺回路ＢのＮチヤネル型MOS電界効果トランジ
スタQ2で発生したホツトエレクトロン１４は高
電圧にバイアスされたＮ型ウエル領域１５に吸収
され、これにより囲まれたメモリ配列領域Ａには
到達せず反転領域８の記憶情報の乱れを防止する
ことができる。
またＰチヤネル型MOS電界効果型トランジス
タQ3でも高エネルギーのホール（正孔）が生成
される可能性はあるが、一般にＮチヤネル型の場
合よりもはるかに少ない量であり、しかもキヤリ
アがホールであるためメモリセルQ1の反転領域
８には、ほとんど影響を与えず記憶保持特性を向
上させることができる。
タQ3でも高エネルギーのホール（正孔）が生成
される可能性はあるが、一般にＮチヤネル型の場
合よりもはるかに少ない量であり、しかもキヤリ
アがホールであるためメモリセルQ1の反転領域
８には、ほとんど影響を与えず記憶保持特性を向
上させることができる。
更に周辺回路ＢをCMOS回路化できることか
ら、回路スピードを上げるために従来用いられて
いたブートストラツプ（昇圧）回路が不要とな
り、周辺回路Ｂの低電圧動作化が図れ信頼性が向
上する。
ら、回路スピードを上げるために従来用いられて
いたブートストラツプ（昇圧）回路が不要とな
り、周辺回路Ｂの低電圧動作化が図れ信頼性が向
上する。
第３図は本発明の他の実施例を示すものであ
る。
る。
この半導体記憶装置は電源電圧VDDにバイアス
されたＮ型半導体基板１を用い、この半導体基板
１の表面に２つの独立したＰ型ウエル領域１５，
１５を離間して形成する。
されたＮ型半導体基板１を用い、この半導体基板
１の表面に２つの独立したＰ型ウエル領域１５，
１５を離間して形成する。
メモリ配列領域Ａは一方のＰ型ウエル領域１５
の内部に形成され、このＰ型ウエル領域１５は
VWLLにバイアスされている。
の内部に形成され、このＰ型ウエル領域１５は
VWLLにバイアスされている。
周辺回路ＢのＰチヤネル型MOS電界効果トラ
ンジスタQ3はＮ型半導体基板１の表面に形成さ
れ、このＮ型半導体基板１がメモリ配列領域Ａを
実質的に囲むように形成されている。
ンジスタQ3はＮ型半導体基板１の表面に形成さ
れ、このＮ型半導体基板１がメモリ配列領域Ａを
実質的に囲むように形成されている。
周辺回路ＢのＮチヤネル型MOS電界効果トラ
ンジスタQ2は、前記他方のＰ型ウエル領域１５
内に形成され、このＰ型ウエル領域１５は基準電
圧VSSにバイアスされている。
ンジスタQ2は、前記他方のＰ型ウエル領域１５
内に形成され、このＰ型ウエル領域１５は基準電
圧VSSにバイアスされている。
この実施例ではＰ型ウエル領域１５とＮ型半導
体基板１との間に逆バイアスされた接合の電界に
より、メモリ領域Ａの形成されたＰ型ウエル領域
１５に入ろうとするホツトエレクトロン１４を追
い返して侵入を防止することができる。
体基板１との間に逆バイアスされた接合の電界に
より、メモリ領域Ａの形成されたＰ型ウエル領域
１５に入ろうとするホツトエレクトロン１４を追
い返して侵入を防止することができる。
第４図は本発明の異なる他の実施例を示すもの
である。
である。
この半導体記憶装置はＰ型半導体基板１の上に
成長させたＰ型の低不純物濃度のエピタキシヤル
層１７，１７中にメモリ配列領域Ａと、周辺回路
ＢのＮチヤネル型MOS電界効果トランジスタQ2
を形成する。メモリ配列領域Ａは、電源電圧VDD
にバイアスされたＮ型ウエル領域１５で実質的に
囲まれ、このＮ型ウエル領域１５の内部に周辺回
路Ｂを構成するＰチヤネル型MOS電界効果トラ
ンジスタQ3が形成されている。
成長させたＰ型の低不純物濃度のエピタキシヤル
層１７，１７中にメモリ配列領域Ａと、周辺回路
ＢのＮチヤネル型MOS電界効果トランジスタQ2
を形成する。メモリ配列領域Ａは、電源電圧VDD
にバイアスされたＮ型ウエル領域１５で実質的に
囲まれ、このＮ型ウエル領域１５の内部に周辺回
路Ｂを構成するＰチヤネル型MOS電界効果トラ
ンジスタQ3が形成されている。
上記実施例ではＰ型半導体基板１の不純物濃度
を高めることによりホツトエレクトロン１４のラ
イフタイムを短縮させ、ホツトエレクトロン１４
のブロツク効果を高めて、反転領域８への侵入を
防止することができる。
を高めることによりホツトエレクトロン１４のラ
イフタイムを短縮させ、ホツトエレクトロン１４
のブロツク効果を高めて、反転領域８への侵入を
防止することができる。
なおこの場合、Ｎ型の半導体基板１の上にＰ型
の低不純物濃度層を形成した複合構造の基板を用
いても良い。
の低不純物濃度層を形成した複合構造の基板を用
いても良い。
以上説明した如く本発明に係る半導体記憶装置
によればホツトエレクトロンによる記憶情報の乱
れを防止して、記憶保持特性を高めると共に、
CMOS回路化により低電圧動作を可能にして信
頼性を高めることができるなど顕著な効果を有す
るものである。
によればホツトエレクトロンによる記憶情報の乱
れを防止して、記憶保持特性を高めると共に、
CMOS回路化により低電圧動作を可能にして信
頼性を高めることができるなど顕著な効果を有す
るものである。
第１図は従来の半導体記憶装置を示す断面図、
第２図は本発明の一実施例による半導体記憶装置
を示す断面図、第３図および第４図は夫々異なる
本発明の他の実施例による半導体記憶装置を示す
断面図である。 １……半導体基板、２，６，１３……ゲート電
極、３，７，１２……ゲート絶縁膜、４，１０，
１１……ソース・ドレイン領域、５……トランス
フアゲート、８……反転領域、９……MOSキヤ
パシター、１４……ホツトエレクトロン、１５…
…ウエル領域、１７……エピタキシヤル層、Ａ…
…メモリ配列領域、Ｂ……周辺回路、Q1……メ
モリセル、Q2，Q3……MOS電界効果トランジス
タ。
第２図は本発明の一実施例による半導体記憶装置
を示す断面図、第３図および第４図は夫々異なる
本発明の他の実施例による半導体記憶装置を示す
断面図である。 １……半導体基板、２，６，１３……ゲート電
極、３，７，１２……ゲート絶縁膜、４，１０，
１１……ソース・ドレイン領域、５……トランス
フアゲート、８……反転領域、９……MOSキヤ
パシター、１４……ホツトエレクトロン、１５…
…ウエル領域、１７……エピタキシヤル層、Ａ…
…メモリ配列領域、Ｂ……周辺回路、Q1……メ
モリセル、Q2，Q3……MOS電界効果トランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型のMOS電界効果トランジスタを
トランスフアーゲートとし、基板領域を第２導電
型とするメモリ配列領域と、第２導電型および第
１導電型のMOS電界効果トランジスタで構成さ
れた周辺回路とを具備し、前記周辺回路の第２導
電型のMOS電界効果トランジスタが形成される
第１導電型の半導体領域が前記メモリ配列領域を
実質的に囲んでいることを特徴とする半導体記憶
装置。 ２ 周辺回路を構成する第２導電型のMOS電界
効果トランジスタの基板領域が、第１導電型のウ
エル領域で形成されていることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。 ３ メモリ配列領域の基板領域を、第１導電型の
半導体基板上に設けられた第２導電型のウエル領
域により形成し、該ウエル領域を実質的に囲む前
記半導体基板に周辺回路を構成する第２導電型の
MOS電界効果トランジスタを形成し、かつ前記
周辺回路を構成する別の第１導電型のMOS電界
効果トランジスタを前記ウエル領域とは独立の第
２導電型のウエル領域に形成したことを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。 ４ メモリ配列領域が、第２導電型の半導体基板
上に成長された低濃度の第２導電型のエピタキシ
ヤル層中に形成され、周辺回路を構成する第２導
電型のMOS電界効果トランジスタが前記メモリ
配列領域を実質的に囲み、前記エピタキシヤル層
に設けられた第１導電型のウエル領域に形成され
ていることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56078983A JPS57194565A (en) | 1981-05-25 | 1981-05-25 | Semiconductor memory device |
| US06/372,008 US4497043A (en) | 1981-05-25 | 1982-04-26 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56078983A JPS57194565A (en) | 1981-05-25 | 1981-05-25 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57194565A JPS57194565A (en) | 1982-11-30 |
| JPH0132660B2 true JPH0132660B2 (ja) | 1989-07-10 |
Family
ID=13677118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56078983A Granted JPS57194565A (en) | 1981-05-25 | 1981-05-25 | Semiconductor memory device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4497043A (ja) |
| JP (1) | JPS57194565A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922359A (ja) * | 1982-07-29 | 1984-02-04 | Nec Corp | 集積化半導体記憶装置 |
| JPS6074564A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体記憶装置 |
| JPS6132567A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| US4658283A (en) * | 1984-07-25 | 1987-04-14 | Hitachi, Ltd. | Semiconductor integrated circuit device having a carrier trapping trench arrangement |
| US4646425A (en) * | 1984-12-10 | 1987-03-03 | Solid State Scientific, Inc. | Method for making a self-aligned CMOS EPROM wherein the EPROM floating gate and CMOS gates are made from one polysilicon layer |
| JPS6211261A (ja) * | 1985-07-08 | 1987-01-20 | Nec Corp | Ｃｍｏｓメモリ装置 |
| JPH0671067B2 (ja) * | 1985-11-20 | 1994-09-07 | 株式会社日立製作所 | 半導体装置 |
| US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
| US6740958B2 (en) * | 1985-09-25 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device |
| US4908688A (en) * | 1986-03-14 | 1990-03-13 | Motorola, Inc. | Means and method for providing contact separation in silicided devices |
| JPH0787238B2 (ja) * | 1986-12-01 | 1995-09-20 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS63146462A (ja) * | 1986-12-10 | 1988-06-18 | Toshiba Corp | 半導体記憶装置 |
| GB2199695B (en) * | 1987-01-06 | 1990-07-25 | Samsung Semiconductor Inc | Dynamic random access memory with selective well biasing |
| JPH0713871B2 (ja) * | 1987-06-11 | 1995-02-15 | 三菱電機株式会社 | ダイナミツクｒａｍ |
| US5324677A (en) * | 1988-06-15 | 1994-06-28 | Seiko Instruments Inc. | Method of making memory cell and a peripheral circuit |
| JPH0267759A (ja) * | 1988-09-01 | 1990-03-07 | Nec Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH625075A5 (ja) * | 1978-02-22 | 1981-08-31 | Centre Electron Horloger |
-
1981
- 1981-05-25 JP JP56078983A patent/JPS57194565A/ja active Granted
-
1982
- 1982-04-26 US US06/372,008 patent/US4497043A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4497043A (en) | 1985-01-29 |
| JPS57194565A (en) | 1982-11-30 |
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