KR900002887B1 - 반도체 기억장치 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치

제 1 도는 본 발명의 실시예에 의한 반도체 기억 장치의 메모리셀부의 구조를 표시한 단면도.

제 2a 도~제 2c 도는 본 발명 실시예에 의한 반도체기억장치의 메모리 셀 주변부의 제조방법을 설명하기위한 설명도.

제 3 도는 P⁺형영역의 P형 불순물농도와 소프트에러 발생율과의 관계를 표시한 도면.

제 4 도는 종래의 256K 다이나믹 RAM의 메모리 셀부의 구조를 표시한 단면도.

제 5 도는 종래의 다른 256K 다이나믹 RAM의 메모리 셀부의 구조를 표시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : P^-형 반도체기판 2 : 제1게이트전극

3 : 제2게이트전극 4 : 제1게이트절연막

5 : 제2게이트절연막 6, 80, 81 : N⁺형영역

7, 10, 130, 131 : P+형영역 9 : 분리절연막

11, 12 : 공핍층 14 : 레지스트막 패턴

본 발명은 반도체 기억장치에 관한 것으로 특히 α선등의 방사선에 의한 소프트 에러를 제거할 수 있는 반도체 기억장치에 관한 것이다.

종래에 이런 종류의 반도체 기억장치로서 제 4 도에 표시한 것이다. 제 4 도는 종래의 256K다이나믹RAM의 메모리 셀 주변부의 구조를 표시한 단면도이다. 우선 이 메모리 셀 주변부의 구조에 대하여 설명한다. 도면에 있어서 P^-형 반도체 기판(1)상에 반전 기생방지를 위한 P⁺형영역(10)이 형성되어있고 다시 이 P⁺형영역상에 소자간을 분리하기 위한 분리절연막(9)이 형성되어 있다. 또한 P^-형 반도체기판(1)상에 정보를 기억하기 위한 전하축적 영역이되는 N⁺형영역(6)이 형성되어있고 이 n⁺형영역상에 제1게이트 절연막(4)이 형성되어있다. 다시 제1게이트절연막(4)상 및 분리절연막(9)상에 전원에 접속된 제1게이트전극(2)이 형성되어있다.

N⁺형영역(6)과 제1게이트절연막(4)과 제1게이트전극(2)과는 메모리 셀을 구성한다. 또한 P^-형 반도체기판(1)상에 N⁺형영역(6)과 연속되도록 일측의 소오스/드레인영역이 되는 N⁺형영역(80)이 형성되어 있고 다시 이 N⁺형영역(80)과 간격을 두고 타측의 소오스/드레인영역이 되는 N⁺형영역(81)이 형성되어 있다. 이 N⁺형영역(81)은 비트선(도시없음)에 접속되어 있다. 또한 N⁺형영역(80)과 (81)간에 P^-반도체기판(1)상, N⁺형영역(80)상 및 N⁺형영역(81)상에 제2게이트절연막(5)이 형성되어있고 이 제2게이트절연막상에 워드선이 되는 제2게이트전극(3)이 형성되어 있다.

P^-반도체기판(1)과 N⁺형영역(80)과 N⁺형영역(81)과 제2게이트절연막(5)과 제2게이트전극(3)과는 트랜스퍼 게이트 트랜지스터를 구성한다. 11은 N⁺형영역(6)과 P^-형반도체기판(1)간에 형성되는 공핍층을 12는 N⁺형영역(80) 및 (81)과 P^-형 반도체기판(1)간에 형성되는 공핍층을 표시하고 있다.

더우기 여기서는 설명의 편의상 N⁺형영역(80)상 제2게이트 전극(3) 상 및 N^-형영역(81)상등에 형성되는 층간절연막, 이 층간 절연막상에 형성되는 비트선등의 배선부분, 이들 충간 절연막상 및 배선부분상에 형성되는 보호막을 생략하고 있다. 또한 불순물 확산영역인 N⁺형영역(6)을 형성하고 대신에 제1게이트 전극(2)에 정전위를 부여하므로서 제1게이트절연막(4)을 개재하여 P^-형 반도체기판(1)상의 N⁺형영역(6)상당부분에 N⁺형의 반전층을 유지시켜 이 반전층에 전하를 축적하도록 하여도 된다.

다음에 이 메모리 셀 주변부의 동작에 대하여 설명한다. 메모리 셀의 전하축적영역인 N⁺형영역(6)에 전자가 축적되어 있는 상태를 "0", 전자가 축적 되어있지 않은 상태를 "1"로 한다. 그리고 비트선에 접속되어 있는 N⁺형영역(81)의 전위는 센스앰프(도시없음)의 작용에 의하여 미리 어느 중간전위로 유지되어 왔다.

여기서 워드선의 전위가 상승하고 이 위드선에 접속되어 있는 트랜스퍼 게이트 트랜지스터의 제2게이트전극(2)의 전위가 드레시홀드전압보다도 높게되면 이 제2게이트 전극의 직하에 N⁺형 반전층의 채널이 형성되어서 N⁺형영역(6)(80)과 N⁺형영역(81)간이 도통한다.

그리하여 지금 메모리셀의 기억정보가 "0" 즉 N⁺형영역(6)에 전자가 축적되어있는 상태의 경우에는 N⁺형영역(6)(80)과 비트선에 접속되어있는 N⁺형영역(81)이 도통하므로서 그때까지 중간전위로 유지되고 있던 N⁺형영역(81)의 전위가 강하하고 또는 반대로 메모리셀의 기억정보가 "1"즉 N⁺형영역(6)에 전자가 축적되어 있지 않은 상태의 경우에는 이 도통에 의하여 중간전위에 있던 N⁺형영역(81)의 전위가 상승하게 된다.

그리고 이 비트선의 전위의 변화를 센스앰프에 의하여 감지, 증폭하여 인출함과 동시에 같은 기억정보를 리프레쉬하여 동일 사이클내에 재차 메모리셀에 기입하도록하고 있다.

종래의 메모리셀부는 이와 같이 동작하지만 소오스/드레인영역 및 전하축적영역이 N⁺형영역 또는 N^+형반전층으로 형성되어 있기 때문에 α선등의 방사선이 메모리칩내에 입사하여 생성되는 전자 정공대중에서 전자가 N⁺형영역(6)(80)이나 N⁺형영역(81)에 수집되어서 본래의 기억정보를 반전시키므로서 오동작(이하 소프트에러라고 호칭한다)을 발생한다는 문제점이 있다.

또한 이 결점을 해소하기 위하여 제 5 도에 도시한 바와 같이 전하축적영역인 N⁺형영역(6)에 접하도록 P⁺형영역(7)을 형성하여 메모리셀용량을 증가시켜 α선등의 방사선으로 생성되는 전자가 N⁺형영역(6)에 수집되어도 오동작하지 않도록 임계 전하량을 크게하여 소프트 에러를 방지하는 수단이 있지만 N⁺형영역(80)이나 비트선에 접속되어 있는 N⁺형영역(81)은 전자의 수집에 대하여 보호되어있지 않고 또한 부가적으로 N⁺형영역(80)(81)의 주위에 P⁺형영역을 설치하면 겨우 1~3㎛라고 하는좁은 제2게이트전극(3)하에 P⁺형영역이 형성되어서 트랜스퍼 게이트 트랜지스터를 안정되게 동작시키는 것이 곤란하게 된다는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해소하기 위하여 창출된 것으로서 미세화구조라 할지라도 트랜지스터 특성을 손실하지 않고 단순한 구조로서 α선등의 방사선에 의한 소프트 에러를 제거할 수 있는 반도체기억장치를 얻고져 함을 목적으로 한다.

본 발명에 의한 반도체기억장치는 제1도전형의 반도체 기판상에 정보를 기억하기 위한 전하 축적영역이 되는 제2도전형 제1반도체영역에 접하도록 이 기판의 불순물 농도보다 불순물농도가 높은 제1도전형 제1반도체영역을 형성하고 제1도전형 반도체기판상에 제2도저형 제1반도체영역과 연속되어 일측의 소오스/드레인 영역이 되는 제2도전형 제2반도체영역에 접하도록 또한 제1도전형 제1반도체영역과 연속하도록 또한 제2게이트절연막하부의 채널영역내에 들어가지 않게 이 기판의 불순물농도보다 불순물농도가 높은 제1도전형 제3반도체 영역을 형성하여서 된 것이다.

본 발명에 있어서는 제2도전형 제1반도체영역 제2도전형 제2반도체영역 및 제2도전형 제3반도체영역의 각각에 접하도록 제1도전형 반도체기판의 불순물농도보다 불순물농도가 높은 제1도전형 제1반도체영역 제1도전형 제2반도체영역 및 제1도전형 제3반도체영역이 형성되므로 제2도전형 제1반도체 영역과 제1도전형 제1반도체영역간 제2도전형 제2반도체영역과 제1도전형 제2반도체영역간 및 제2도전형 제3반도체영역과 제1도전형 제3반도체영역간의 각각에 형성되는 궁핍층의 폭이 좁게되어 제2도전형 제1반도체영역 제2도전형 제2반도체영역 및 제2도전형 제3반도체영역의 용량이 크게된다.

이 때문에 제2도전형 제1반도체영역, 제2도전형 제2반도체영역 및 제2도전형 제3반도체영역에 축적되는 "0", "1"에 대응하는 전자의 수의 차가 크게 되고 제2도전형 제1반도체영역, 제2도전형 제2반도체 영역 및 제2도전형 제3반도체영역은 α선의 입사에 의하여 생성되는 전자에 대하여 여유룰 가질 수 있게 된다. 또한 반도체기판에서 확산된 전자는 제1도전형 제1반도체영역 제1도전형 제2반도체영역 및 제1도전형 제3반도체영역에서 수명이 짧게되어 제2도전형 제1반도체영역, 제2도전형 제2반도체영역 및 제2도전형 제3반도체영역에 도달하기 어렵게 된다. 또한 반도체기판과 제1도전형 제1반도체영역, 제1도전형 제2반도체영역 및 제1도전형 제3반도체영역과의 계면에 전자에 대한 포텐셜 배리어가 형성되기 때문에 반도체기판에서 확산되는 전자중에서 에너지가 작은 것은 이 배리어에 의하여 통과하지 못하게 된다. 또한 제1도전형 제2반도체영역 및 제1도전형 제3반도체영역이 제2게이트절연막하부의 채널영역내에 들어가지 않게 형성되므로 트랜스퍼 게이트 트랜지스터의 드레시홀드전압이 과도하게 높아지는 일은 없다.

다음은 본 발명의 실시예를 도면에 따라 설명한다. 더우기 이 실시예의 설명에 있어서 종래의 기술의 설명과 중복하는 부분에 대하여는 그 설명을 생략한다.

제 1 도는 본 발명의 실시예인 반도체기억장치의 메모리 셀주변부의 구조를 표시한 단면도이다. 이 실시예의 구성이 제 4 도의 메모리셀 주변부의 구성과 상히한 점은 다음과 같은 점이다. 즉 예를 들면 불순물농도가 10¹³~10¹⁶cm^-3의 P^-형 반도체기판(1)상에 정보를 기억하기 위한 전하축적영역이 되는 N⁺형영역(6)과 접하도록 예를 들면 불순물농도가 10¹⁴~18cm^-3의 P⁺형영역(7)이 형성되어 있다. 또한 P^-형 반도체기판(1)상에 일측의 소오스/드레인영역이 되는 N⁺형영역(80)과 접하도록 또한 P⁺형영역(7)과 연속되도록 또한 제2게이트절연막(5) 하측의 채널영역내에 들어가지 않게 예를 들면 불순물 농도가 10¹⁴~10¹⁸cm^-3의 P⁺형영역(130)이 형성되어 있다.

더우기 P^-형 반도체기판(1)상에 타측의 소오스/드레인영역이 되고 비트선에 접속되는 N⁺형영역(81)에 접하도록 또는 제2게이트절연막(5) 하측의 채널영역내에 들어가지 않도록 예를 들면 불순물농도가 10¹⁴~10¹⁸cm^-3의 P⁺형영역(131)이 형성되어있다.

다음의 제 2a 도~제 2c 도를 사용하여 이 메모리셀주변부의 제조방법에 대하여 설명한다. 우선 P^-형 반도체기판(2)에 P형 불순물을 선택적으로 이온 주입하여 이온주입층을 형성하고 이 이온주입층을 확산하여 반전 기생방지를 위한 P⁺형영역(10)을 형성하고 이후 P⁺형영역(10)상에 소자 사이를 분리하기 위한 분리절연막(9)을 형성한다. 계속하여 P-형 반도체기판(1)에 N형 불순물을 선택적으로 이온주입하여 이온주입층을 형성하고 이 이온주입층을 확산하여 N⁺형영역(6)을 형성하고 이후 N⁺형영역(6), P^-형 반도체기판(1)에 P형 불순물을 선택적으로 이온주입하여 이온주입층을 형성하고 이 이온주입층을 확산하여 P⁺형영역(7)을 형성한다. 계속하여 제1게이트전극(2), 제2게이트전극(3), 제1게이트절연막(4), 제2게이트절연막(5)을 통상의 제조방법으로 형성한다. 계속하여 제1게이트전극(2), 제2게이트전극(3)을 마스크로 하여 P^-형 반도체기판(1)에 N형 불순물을 이온주입하여 N⁺형영역(80)(81)을 형성한다(제 2a 도).

다음에 제2게이트전극(3)상을 레지스트막 패턴(14)으로 복개하고 제1게이트전극(2), 레지스트막 패턴(14)을 마스크로 하여 N⁺형영역(80)과, P^-형 반도체기판(1)과 P^-형 반도체기판(1)에 P형 불순물을 이온주입한다(제 2b 도). 다음에 형성된 이온주입층을 확산하여 P⁺형영역(130)(131)을 형성한다(제 2c 도).

여기에서 트랜스퍼 게이트 트랜지스터의 드레시홀드전압은 장치의 안정동작을 고려하여 주변 트랜지스터의 드레시홀드 전압보다도 높게 설정하고 있지만 P⁺형영역(130)(131)이 제2게이트 절연막(5) 하측의 채널영역내에 형성되면 트랜스퍼 게이트 트랜지스터의 드레시홀드전압이 너무 높게 되기 때문에 레지스트막 패턴(14)을 마스크로 하여 P형 불순물을 이온주입하고 확산에 의하여 형성되는 P⁺형영역(130)(131)이 제2게이트 절연막(5) 하측의 채널영역내에 들어가지 않도록 제어하고 있다.

다음에 이 메모리 셀 주변부의 동작에 대하여 설명한다. 상기한 소프트 에러는 칩내에 α선등의 방사선이 입사한 때에 생성되는 전자 정공대중에 전자가 N⁺형영역(6)이나 N⁺형영역(80)(81)에 수집되어서 야기된다. 즉 칩내에 입사된 α선은 에너지를 상실하여 정지할 때까지에 그 비정에 따라 다수의 전자 정공대를 생성하고 공핍층(11)(12)내에서 생성된 전자 정공대는 공핍층(11)(12) 내부의 전장에 의하여 즉시 분리되며 전자는 N⁺형영역(6)(80)(81)에 수집되며 정공은 P^-형 반도체기판(1)을 통하여 흘러 떨어진다. 또한 N⁺형영역(6)(80)(81)의 내부에서 생성된 전자정공대는 재결합하기 때문에 전자의 증감에는 전혀 기여하지 않고 P^―형 반도체기판(1)의 내부에서 생성된 전자 정공대는 확산에 의하여 공핍층(11) (12)에 도달한 전자만이 N⁺형영역 (6) (80) (81)에 수집되어서 소프트에러를 야기하고 다른 것은 P^-형 반도체기판(1)내에서 재결합되게 된다.

따라서 이 실시예에 있어서는 N⁺형영역(6)(80)(81)의 각각에 접하도록 P^-형 반도체기판(1)의 불순물농도보다 고불순물농도의 P⁺형영역(7)(130)(131)을 형성하므로서 제1에는 N⁺형영역(6)(80)(81)과 P⁺형영역(7)(130)(131)간에 형성되는 공핍층(11)(12)의 폭이 좁아져서 N⁺형영역(6)(80)(81)의 용량이 크게된다. 또한 제2에는 P-형 반도체기판(1)에서 확산된 전자는 P⁺형영역(7)(130)(131)내에서 수명이 짧아지게되어 N⁺형영역(6)(80)(81)에 도달하기 어렵게 된다. 또한 제3에는 P^-형 반도체기판(1)과 P⁺형영역(7)(130)(131)과의 계면에 전자에 대한 포텐셜 배리어가 형성되기 때문에 P^-형 반도체기판(1)에서 확산되는 전자중에 에너지가 작은 것은 이 배리어에 의하여 통과할 수 없게 된다. 그리고 제1의 점에 의하여 N⁺형영역(6)(80)(81)에 축적되는 "0", "1"에 대응하는 전자수의 차가 크게 되고 N⁺형영역(6)(80)(81)은 α선등의 입사에 의하여 생성되는 전자에 대하여 여유를 가질 수 있게되고 또한 제2 및 제3의 점에 의하여 N⁺형영역(6)(80)(81)에 확산되는 전자를 예방할 수가 있고 이와같이 하여 소프트에러의 발생을 제거할 수가 있다.

제 3 도로 P⁺형영역(7)(130)(131)의 P형 불순물농도와 소프트 에러 발생율과의 관계를 도시한다. 도면에 도시한 바와 같이 P형 불순물농도를 높게하면 소프트 에러 발생율은 현저하게 감소한다. 예를 들면 불순물농도가 10¹⁷cm^-3정도로 하면 소프트 에러의 발생윤은 불순물농도가 10¹³cm^-3의 경우에 비교하면 약 10^-4로 저하한다.

그러나 전술한 바와 같이 P⁺형영역(130)(131)에 제2게이트 절연막(5) 하부에 채널영역내에 들어가 버리면 트랜스퍼 게이트 트랜지스터의 드레시홀드 전압은 현저하게 높아지고 기입전하의 양 Q_S=C_S(V_D-V_T)가 적어져서 메모리동작이 불안정하게 된다. 여기에서 V_D는 트랜스퍼 게이트 트랜지스터의 게이트전압, V_T는 트랜스퍼 게이트 트랜지스터의 드레시홀드전압, C_S는 메모리셀용량이다. 이 때문에 레지스트막 패턴(14)을 마스크로하여 P형 불순물을 이온주입하므로서 안정되게 P⁺형영역(130)(131)을 제2게이트 절연막(5) 하부의 채널영역의 외측에 형성할 수 있고 적정한 드레시홀드 전압 V_T를 얻을 수 있게 된다. 이와같이 하여 소프트 에러의 발생율을 억제하고 트랜스퍼 게이트 트랜지스터의 드레시홀드 전압에 영향을 부여하는 일없이 P⁺형영역(130)(131)을 형성할 수가 있다.

또한 상기 실시예에서 표시된 바와 같이 비트선에 접속되는 N⁺형영역(81)은 P⁺형영역(131)과 접하여 있으므로 접합의 공핍층용량이 증가하고 비트선의 부유 용량 C_B가 커지게 된다. 센스앰프로 검출되는 신호 전압 V는 V=(V_D-V_T)/{1+C_B/C_S)}로 되므로 부유용량 C_B가 커지게 되면 신호전압이 작아져서 기억장치로서의 동작이 불안정하게 된다. 이 때문에 부유용량 C_B가 커지게 되는 것을 억제할 필요가 있고 부유용량 C_B를 저감하기 위하여 비트선의 하측층간의 절연막이나 비트선의 상측보호막을 유전율이 낮은 예를 들면 산화실리콘막이나 인 유리막으로 하는 것이 본 발명에서는 특히 좋다.

더우기 상기 실시예에서는 N⁺형영역(6)(80)(81)에 접하도록 P+형영역(7)(130)(131)을 형성하는 예를 예시하였지만 센스 앰프의 N⁺형영역 및 주변회로의 N⁺형영역에 접하도록 P⁺형영역을 형성하므로서 이들 부분에서 발생하는 소프트 에러도 저감할 수 있다.

또한 상기 실시예는 다이나믹 RAM에 적용한 경우이지만 본 발명은 스태틱 RAM에 대하여서도 동일하게 적용가능할 뿐더러 N채널이 P채널의 경우에는 MOS 디바이스가 아닌 바이폴러 디바이스에도 각각 적용할 수 있다.

상기와 같이 본 발명에 이하면 제1도전형 반도체기판상에 정보를 기억하기 위한 전하 축적영역이 되는 제2도전형 제1반도체영역에 접하도록 이 기판의 불순물농도보다 불순물농도가 높은 제1도전형 제1반도체영역을 형성하고 제1도전형 반도체기판상에 제2도전형 제1반도체영역과 연속되어 일측의 소오스/드레인영역이 되는 제2도전형 제2반도체영역에 접하도록 하고 또한 제1도전형에서 제1반도체영역과 연속되도록하며 또한 제2게이트절연막 하측의 채널영역내에 들어가지 않게하며 이 기판의 불순물농도보다 불순물농도가 높은 제1도전형 제2반도체영역을 형성하고 제1도전형 반도체 기판상에 타측의 소오스/드레인영역이 되고 비트선에 접속되는 제2도전형 제3반도체영역에 접하도록하며 또한 제2게이트절연막하부의 채널영역내에 들어가지 않게하며 이 기판의 불순물농도보다 불순물농도가 높은 제1도전형 제3반도체영역을 형성하도록 하였으므로 미세화한 구조이어도 트랜지스터 특성을 손상하지 않고 단순한 구조로 α선등의 방사선에 의한 소프트에러를 제거할 수 있는 반도체 기억장치를 얻을 수가 있다.

또한 이와 같이 소프트 에러를 제거할 수 있으므로 α선 방지용의 통상 수지 코오팅없이도 반도체 기억장치를 생산할 수 있는 효과도 있다.

Claims (4)

1. 제1도전형의 반도체기판과 전기 반도체기판상에 형성되어 정보를 기억하기 위한 전하축적영역이 되는 제2도전형 제1반도체영역과 전기 반도체기판상에 제2도전형 제1반도체영역과 연속되게 형성되며 일측의 소오스/드레인영역이 되는 제2도전형 제2반도체영역과 전기 반도체기판상에 전기 제2도전형 제1반도체영역과 간격을 두고 형성되어 타측의 소오스/드레인영역이 되고 또한 비트선에 접속되는 제2도전형 제3반도체영역과 전기 제2도전형 제1반도체영역상에 형성되는 제1게이트절연막과 전기 제1게이트절연막상에 형성되는 제1게이트전극과 전기 제2도전형 제2반도체영역 및 전기 제2도전형 제3반도체영역간의 전기 반도체 기판상, 전기 제2도전형 제2반도체영역 상 및 전기 제2도전형 제3반도체영역상에 형성되는 제2게이트게이트절연막과 전기 제2게이트절연막상에 형성되는 제2게이트전극과 전기 반도체기판상에 전기 제2도전형 제1반도체영역에 접하도록 형성되며 전기 반도체기판의 불순물농도보다 불순물농도가 높은 제1도전형 제1반도체영역과 전기 반도체 기판상에 저기 제2도전형 제2반도체영역에 접하도록하고 또한 전기 제1도전형 제1반도체 영역과 연소되게하며 또한 전기 제2게이트절연막 하측의 채널영역내에 들어가지 않게 형성되며 전기 반도체기판의 불순물농도보다 높은 제1도전형 제2반도체영역과 전기 반도체기판상에 전기 제2도전형 제3반도체영역에 접하도록하고 또한 전기 제2게이트 절연막 하측의 채널영역내에 들어가지 않게 형성되며 저기 반도체기판의 불순물농도보다 불순물농도가 높은 제1도전형 제3반도체영역과를 구비하여서된 반도체기억장치.
2. 제 1 항에 있어서 전기 반도체기판의 불순물 농도는 1×10¹⁵~1×10¹⁶cm^-3이고 전기 제1도전형 제1반도체영역, 전기 제1도전형 제2반도체영역 및 전기 제1도전형 제3반도체영역의 불순물농도는 1×10¹⁴~1×10¹⁸cm^-3으로된 반도체 기억장치.
3. 제 1 항 또는 제 2 항에 있어서 전기 제2도전형 제3반도체영역과 전기 비트선간에 실리콘 산화막 또는 인유리막으로된 저유전율의 층간 절연막을 구비하여서된 반도체기억장치.
4. 제 3 항에 있어서 전기 비트선상에 형성되며 실리콘 산화막 또는 인유리막으로도된 저유전율의 보호막을 구비하여서 된 반도체 기억장치.

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