JPS6211261A - Ｃｍｏｓメモリ装置 - Google Patents
Ｃｍｏｓメモリ装置Info
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- JPS6211261A JPS6211261A JP60150401A JP15040185A JPS6211261A JP S6211261 A JPS6211261 A JP S6211261A JP 60150401 A JP60150401 A JP 60150401A JP 15040185 A JP15040185 A JP 15040185A JP S6211261 A JPS6211261 A JP S6211261A
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- Japan
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- type well
- peripheral circuit
- memory cell
- well
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- Pending
Links
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- 239000012535 impurity Substances 0.000 claims abstract description 24
- 230000002093 peripheral effect Effects 0.000 claims abstract description 22
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- 235000014548 Rubus moluccanus Nutrition 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳメモリ装置に関する〇〔従来の技術〕
一般Ｋ Ｃ？ｖｉ ＯＳメモリ装置のレイアウトは太き
く分りてメモリセルマトリックス部分と周辺回路部分に
分けられる。メモリセルマトリックス部分はワード線、
デジット線及びメモリセルから成っておシ一方周辺回路
部分は外部よシ加えられるアドレス信号に対応するメモ
リセルを選択し、そのメモリセルにデータを書き込み又
り耽む出すという動作を行なうための回路部分から成っ
ている。
く分りてメモリセルマトリックス部分と周辺回路部分に
分けられる。メモリセルマトリックス部分はワード線、
デジット線及びメモリセルから成っておシ一方周辺回路
部分は外部よシ加えられるアドレス信号に対応するメモ
リセルを選択し、そのメモリセルにデータを書き込み又
り耽む出すという動作を行なうための回路部分から成っ
ている。
ところでＭＯＳＦＥＴを用いるＣＭＯＳメモリ装置ｒｉ
第一導電型の基板に第−導を型とは相補関係にある第二
導を型のシェルを形成し、第−導％：型基板に第二導１
！型のＭＯＳＦＥＴを、そして第二導を型ウェル内に第
一導電型のＭＯＳＦＥＴを形成している。以下Ｎ型基板
にＰ型ウェルを設け、メモリセルとデジット線間でデー
タをやシ取シするためのトランスファーゲートとしてＮ
チャンネル型Ｍ Ｏ８Ｆ Ｂ ’１”を用いる場合につ
いて説明するがＰ型基板にＮ型りエルを設は上記トラン
スファーゲートとしてＰチャンネルＭＯ８ＦＥＴを用い
る場合ても同様である。
第一導電型の基板に第−導を型とは相補関係にある第二
導を型のシェルを形成し、第−導％：型基板に第二導１
！型のＭＯＳＦＥＴを、そして第二導を型ウェル内に第
一導電型のＭＯＳＦＥＴを形成している。以下Ｎ型基板
にＰ型ウェルを設け、メモリセルとデジット線間でデー
タをやシ取シするためのトランスファーゲートとしてＮ
チャンネル型Ｍ Ｏ８Ｆ Ｂ ’１”を用いる場合につ
いて説明するがＰ型基板にＮ型りエルを設は上記トラン
スファーゲートとしてＰチャンネルＭＯ８ＦＥＴを用い
る場合ても同様である。
従来、ＣＭＯＳメモリ装置はＰ型ウェルの不純物線度が
チップ内のすべてのＰｆｉウェルにわたって同一でめっ
た。第２図はＣＭＯＳメモリ装置平面図でｉｂ、わかシ
やすくする為にウェル領域に斜線を施しである。
チップ内のすべてのＰｆｉウェルにわたって同一でめっ
た。第２図はＣＭＯＳメモリ装置平面図でｉｂ、わかシ
やすくする為にウェル領域に斜線を施しである。
第２図において、２０はメモリセルマトリックスが形成
されているＰ型ウェル、２１は周辺回路が形成され１い
るＰ型ウェル、２２は周辺回′路が形成されているＮ型
基板である。従来は２０のＰ型ウェルも２１のＰ型ウェ
ルも同一の不純物濃度であった。
されているＰ型ウェル、２１は周辺回路が形成され１い
るＰ型ウェル、２２は周辺回′路が形成されているＮ型
基板である。従来は２０のＰ型ウェルも２１のＰ型ウェ
ルも同一の不純物濃度であった。
上述した従来のｃＭｏｓメモリ装＆はＰ型ウェルの不純
物濃度がチップ内で一定であるため、動作速度が遅いと
いう欠点があった。以下にその理由を説明する。
物濃度がチップ内で一定であるため、動作速度が遅いと
いう欠点があった。以下にその理由を説明する。
まずＰ型９エルの不純物濃度が半導体メモリ装置の特性
にとのように関与しているかを述べる。
にとのように関与しているかを述べる。
まず第一に動作速度であるが、動作速度は回路中の静電
容量を充放電するために擬する時間が短い１１と速い。
容量を充放電するために擬する時間が短い１１と速い。
従って当然のことながら充放電すべき静電容量が／Ｊ％
さいほど速い。靜を容量は大別すると、ＣＭ０８ＦＥＴ
のケート容量、ＣＭ０８Ｆ）、Ｔのソース、ドレイン拡
散層容量、その他の配線容量の３つに分けることができ
、このうちＮチャンネルＭＯ８ＦＥＴのソース・ドレイ
ン拡散層容量がＰ型ウェルの不純物濃度に依存する。
さいほど速い。靜を容量は大別すると、ＣＭ０８ＦＥＴ
のケート容量、ＣＭ０８Ｆ）、Ｔのソース、ドレイン拡
散層容量、その他の配線容量の３つに分けることができ
、このうちＮチャンネルＭＯ８ＦＥＴのソース・ドレイ
ン拡散層容量がＰ型ウェルの不純物濃度に依存する。
いまＰ型つェル円に形成されたＮ型拡散層の靜を容量を
Ｃｄとし、Ｐ型ウェルの不純物濃度をＮとすると ａｏｃＪＫ という関係が成シ立つことが知られている。すなわち、
不純物濃度が高いほど拡散層容量は増加し従って動作速
度が遅くなる。
Ｃｄとし、Ｐ型ウェルの不純物濃度をＮとすると ａｏｃＪＫ という関係が成シ立つことが知られている。すなわち、
不純物濃度が高いほど拡散層容量は増加し従って動作速
度が遅くなる。
特にデジット線は多数のメモリセルが接続されているた
め静電容量が大きく、そのうちメモリセルのトランスフ
ァーゲートＭＯ８ＦＥＴのソース（或はドレイン〕の拡
散層容量は約６〜７割を占めている。またメモリセルに
用いられるＭＯＳＦＥＴはメモリセルサイズを小さくす
る必要から、最小限のチャンネル幅となっているため読
み出し時にメモリセルデータをデジッ）＆に伝達する速
度は拡散層容量が大きいと特に大きく遅れてし暑う。
め静電容量が大きく、そのうちメモリセルのトランスフ
ァーゲートＭＯ８ＦＥＴのソース（或はドレイン〕の拡
散層容量は約６〜７割を占めている。またメモリセルに
用いられるＭＯＳＦＥＴはメモリセルサイズを小さくす
る必要から、最小限のチャンネル幅となっているため読
み出し時にメモリセルデータをデジッ）＆に伝達する速
度は拡散層容量が大きいと特に大きく遅れてし暑う。
従って動作速度の高速化のためにｉＰ型タウエル不純物
濃度を低くした方がよいわけであるが、そうするとラッ
チアップ耐圧が悪化する。以下ラッチアップ現象につい
て第３図と第４図を用いて説明する。
濃度を低くした方がよいわけであるが、そうするとラッ
チアップ耐圧が悪化する。以下ラッチアップ現象につい
て第３図と第４図を用いて説明する。
第３図ＨＣＭＯＳメモリ装置の断面図である。
第３図において、３０はへ型基板、３１はＰ型ウェル３
２８，３２Ｄ龜ＰチャンネルＭＯ８ＦＥＴのソース、ド
レイン拡散層、３３８，３３ＤはＮチャンネルＭＯ８Ｆ
ＥＴのソース、ドレイン拡散層、３４はゲート醒化膜、
３５はポリシリコンからなるゲー）！極、３６はＮ型基
板３０を電源電位にするための基板コンタクト、３７は
Ｐ型ウェルを接地電位にするだめのウェルコンタクト、
３８は入力端子、３９は出力端子、５０社電源である。
２８，３２Ｄ龜ＰチャンネルＭＯ８ＦＥＴのソース、ド
レイン拡散層、３３８，３３ＤはＮチャンネルＭＯ８Ｆ
ＥＴのソース、ドレイン拡散層、３４はゲート醒化膜、
３５はポリシリコンからなるゲー）！極、３６はＮ型基
板３０を電源電位にするための基板コンタクト、３７は
Ｐ型ウェルを接地電位にするだめのウェルコンタクト、
３８は入力端子、３９は出力端子、５０社電源である。
第４図は第３図に示すＣＭＯＳメモリ装置の回路図であ
る。
る。
第４図において、４０はＮ型基板３０の基板抵抗、４１
はＰ型りエル３１のウェル抵抗、４４はＰ型ウェル３１
に流れ込む洩れ電流を等価的に表わす抵抗、４２はＮ型
基板３０をコレクタ、Ｐ星つェル３１をベース、Ｎチャ
ンネルＭＯ８ＦＥＴのソース拡散層３３８をエミッタと
するＮＰＮバイホーラトランジスタ、４３はＰチャンネ
ルトランジスタのソース拡散層３２８をエミッタ、Ｎ型
基板３０をベース、Ｐ型ウェル３１をコレクタとするＰ
ＮＰバイポーラトランジスタである。
はＰ型りエル３１のウェル抵抗、４４はＰ型ウェル３１
に流れ込む洩れ電流を等価的に表わす抵抗、４２はＮ型
基板３０をコレクタ、Ｐ星つェル３１をベース、Ｎチャ
ンネルＭＯ８ＦＥＴのソース拡散層３３８をエミッタと
するＮＰＮバイホーラトランジスタ、４３はＰチャンネ
ルトランジスタのソース拡散層３２８をエミッタ、Ｎ型
基板３０をベース、Ｐ型ウェル３１をコレクタとするＰ
ＮＰバイポーラトランジスタである。
いま、Ｐ型りエル３１に流れ込む洩れ電流がないとすれ
は一路中に存在するすべてのＰ−Ｎ接合は逆バイアスさ
れているためＰＮＰ ）ランジスタ４３、ＮＰＮ）ラン
ジスタ４２はオフとなっておシラッチアップｈ起きない
。
は一路中に存在するすべてのＰ−Ｎ接合は逆バイアスさ
れているためＰＮＰ ）ランジスタ４３、ＮＰＮ）ラン
ジスタ４２はオフとなっておシラッチアップｈ起きない
。
しかしＮチャンネルＭＯ８ＦＥＴが動作する時に起きる
インパクトイオン化等によってＰ型ウェル３１Ｋｔ源５
０から抵抗４４を通して洩れ電流が流れ込むとウェル抵
抗４１のために洩れ電流の発生源付近の電位が接地電位
よシ上昇する。電位上昇は洩れ電流値と洩れ電流が生じ
ている部分とつエルコンタクト３７間のウェル抵抗の槓
で決まるので洩れ電流が増加するすなわち等価抵抗４４
が小さくなると電位上昇も大きくなる。電位上昇が犬き
くなるとやがてＰ型ウェル３１とＮチャンネルＭＯ８Ｆ
ＥＴの接地電位に接続されているソース拡散層３３８と
の間のＰＮ接合が順バイアス状態になシｊ＠方向電流が
流れる。
インパクトイオン化等によってＰ型ウェル３１Ｋｔ源５
０から抵抗４４を通して洩れ電流が流れ込むとウェル抵
抗４１のために洩れ電流の発生源付近の電位が接地電位
よシ上昇する。電位上昇は洩れ電流値と洩れ電流が生じ
ている部分とつエルコンタクト３７間のウェル抵抗の槓
で決まるので洩れ電流が増加するすなわち等価抵抗４４
が小さくなると電位上昇も大きくなる。電位上昇が犬き
くなるとやがてＰ型ウェル３１とＮチャンネルＭＯ８Ｆ
ＥＴの接地電位に接続されているソース拡散層３３８と
の間のＰＮ接合が順バイアス状態になシｊ＠方向電流が
流れる。
すなわち、第４図におけるＮＰＮ トランジスタ４２０
ペース電流が流れＮＰＮ）ランジスタ４２がオンとなる
。従ってコレクタに相当するＮ型基板３０からＮチャン
ネルＭＯ８ＦＥＴのソース拡散層３３８に向ってコレク
タ電流が流れ込むことになる。コレクタ電流は基板コン
タクト３６から基板抵抗４０を通してＰａウェル３１に
流れ込むのでＮ型基板３０内で電位降下が発生する。す
るとＰ型ＭＯ８ＦＥＴＯ電源電位に接続されているソー
ス拡散層３２８をエミッタとし基板をペースとするＰＮ
Ｐ）ランジスタ４３のペース・エミッタ間のＰＮ接合が
順バイアスされることにな、９、ＰＮＰトランジスタ４
３がオンとなる。ＰＮＰ）ランジスタ４３がオンとなる
とＰｆｉウェル電位は更に上昇し、それがまたｈ型基板
電位の低下をもたらす。
ペース電流が流れＮＰＮ）ランジスタ４２がオンとなる
。従ってコレクタに相当するＮ型基板３０からＮチャン
ネルＭＯ８ＦＥＴのソース拡散層３３８に向ってコレク
タ電流が流れ込むことになる。コレクタ電流は基板コン
タクト３６から基板抵抗４０を通してＰａウェル３１に
流れ込むのでＮ型基板３０内で電位降下が発生する。す
るとＰ型ＭＯ８ＦＥＴＯ電源電位に接続されているソー
ス拡散層３２８をエミッタとし基板をペースとするＰＮ
Ｐ）ランジスタ４３のペース・エミッタ間のＰＮ接合が
順バイアスされることにな、９、ＰＮＰトランジスタ４
３がオンとなる。ＰＮＰ）ランジスタ４３がオンとなる
とＰｆｉウェル電位は更に上昇し、それがまたｈ型基板
電位の低下をもたらす。
この様にして、電源から接地を位に向けてＮ型基板３０
からＰ型ウェル３１を通して大電流が流れる。これがラ
ッチアップ現象である。
からＰ型ウェル３１を通して大電流が流れる。これがラ
ッチアップ現象である。
このようにラッチアップは洩れ電流の存在と、それによ
るＰ型ウェル３１の電位上昇、Ｎ型基板２０の電位低下
により１起きるものである。Ｐ型ウェル３１の電位上昇
Ｎ型基板３０の電位低下は洩れ電流が大きいほど、又、
基板、ウェル抵抗４０゜４１が大きい＃１ど大きい。一
方基板ρエル抵抗４０゜４１は、Ｎ型基板３０及びＰ型
ウェル３１の不純物濃度にほぼ反比例する。すなわち、
Ｎ型基板３０又はＰ型ウェル３１の不純物濃度が低い＃
１ど、基板、ウェル抵抗４０．４１が高くなシ、従って
２ツチアツプは発生しやすくなる。
るＰ型ウェル３１の電位上昇、Ｎ型基板２０の電位低下
により１起きるものである。Ｐ型ウェル３１の電位上昇
Ｎ型基板３０の電位低下は洩れ電流が大きいほど、又、
基板、ウェル抵抗４０゜４１が大きい＃１ど大きい。一
方基板ρエル抵抗４０゜４１は、Ｎ型基板３０及びＰ型
ウェル３１の不純物濃度にほぼ反比例する。すなわち、
Ｎ型基板３０又はＰ型ウェル３１の不純物濃度が低い＃
１ど、基板、ウェル抵抗４０．４１が高くなシ、従って
２ツチアツプは発生しやすくなる。
以上説明した様に高速動作という観点から見ると不純物
濃度が低い方が好ましく、ラッチアップという観点から
見ると不純物濃度は高い方が好ましいことになる。
濃度が低い方が好ましく、ラッチアップという観点から
見ると不純物濃度は高い方が好ましいことになる。
近年半導体メモリ装置は高密度化が著しく進んでおシこ
れにつれて使用するＭＯＳＦＥＴのチャンネル長り、−
を丁まず短くなシ、又、ゲート酸化膜厚は薄くなシつつ
ある。この結果ＭＯ８ＦＥＴが動作する時に発生するイ
ンパクトイオン化電流は著しく増加しておシ、ラッチア
ップを防ぐために基板及びウェルの不純物濃度は高くな
ってきている。
れにつれて使用するＭＯＳＦＥＴのチャンネル長り、−
を丁まず短くなシ、又、ゲート酸化膜厚は薄くなシつつ
ある。この結果ＭＯ８ＦＥＴが動作する時に発生するイ
ンパクトイオン化電流は著しく増加しておシ、ラッチア
ップを防ぐために基板及びウェルの不純物濃度は高くな
ってきている。
このため高速動作の実現が困難であるという欠点があっ
た。
た。
本発明の目的は、上記欠点を除去し、高速動作が１」能
でしかもラッチアップ現象の発生しにくいＣＭＯＳメモ
リ装置を提供することにある。
でしかもラッチアップ現象の発生しにくいＣＭＯＳメモ
リ装置を提供することにある。
本発明のＣＭＯＳメモリ装置は、第−導＊ｍの半導体基
板に第二導電型のウェルを形成し、この第二導電型ウェ
ル内にメそリセルマトリックスと周辺回路とが形成され
ているものであって、このメモリセルマトリックスが形
成されている第二導を型ウェルの不純物濃度を周辺回路
部分が形成され１いる第二導電型ウェルの不純物飯度よ
シ低くしたものである。
板に第二導電型のウェルを形成し、この第二導電型ウェ
ル内にメそリセルマトリックスと周辺回路とが形成され
ているものであって、このメモリセルマトリックスが形
成されている第二導を型ウェルの不純物濃度を周辺回路
部分が形成され１いる第二導電型ウェルの不純物飯度よ
シ低くしたものである。
次に本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の平面図である。
第１図において、１０はメモリセルマトリックスが形成
され１いるＰ型ウェル、１１はメモリセルマトリックス
以外の周辺回路が形成されているＰ型ウェル、１２は周
辺回路が形成されているＮ型基板であシ、メモリセルマ
トリックスが形成されているＰ型ウェル１０の不純物濃
度をＮ１とし。
され１いるＰ型ウェル、１１はメモリセルマトリックス
以外の周辺回路が形成されているＰ型ウェル、１２は周
辺回路が形成されているＮ型基板であシ、メモリセルマ
トリックスが形成されているＰ型ウェル１０の不純物濃
度をＮ１とし。
周辺（ロ）路が形成されているＰ型ウェル１１の不純物
濃度をＮ、とするとＮＩ＜Ｎｚの関係を有している。
濃度をＮ、とするとＮＩ＜Ｎｚの関係を有している。
このようにメモリセルマトリックスの形成され１いるＰ
型ウェル１０の不純物濃度を低くできる理由仁、メモリ
セル部分で発生する洩れ電流が周辺回路で発生する洩れ
電流よシも小さいためであるＯ ラッチアップの原因はＭＯＳＦＥＴでのインパクトイオ
ン化による洩れ電流が主であ、９、ＭＯＳＦＥＴでのイ
ンパクトイオン化電流はＭＯ８Ｐ″ＥＴのチャンネル電
流の大きさに比例するから、ＭＯＳＦＥＴのチャンネル
幅が大きいほどインパクトイオン化電流は大きくなる。
型ウェル１０の不純物濃度を低くできる理由仁、メモリ
セル部分で発生する洩れ電流が周辺回路で発生する洩れ
電流よシも小さいためであるＯ ラッチアップの原因はＭＯＳＦＥＴでのインパクトイオ
ン化による洩れ電流が主であ、９、ＭＯＳＦＥＴでのイ
ンパクトイオン化電流はＭＯ８Ｐ″ＥＴのチャンネル電
流の大きさに比例するから、ＭＯＳＦＥＴのチャンネル
幅が大きいほどインパクトイオン化電流は大きくなる。
通常、６４キロビット程度のメモリ装置でＬメそりセル
のＭＯＳＦＥＴのチャンネル幅は周辺回路で最も多く使
用されるＭＯＳＦＥＴのチャンネル幅の１１５以下であ
るから、メモリセルでのインパクトイオン化電流は周辺
回路の１１５以下である。
のＭＯＳＦＥＴのチャンネル幅は周辺回路で最も多く使
用されるＭＯＳＦＥＴのチャンネル幅の１１５以下であ
るから、メモリセルでのインパクトイオン化電流は周辺
回路の１１５以下である。
従って、メモリセルマトリックスの形成されているＰ型
ウェル１０の不純物濃度を周辺回路の形成されているＰ
ｆｉウェｌＬ／１１の不純物濃度よシ低くすることがで
きる。
ウェル１０の不純物濃度を周辺回路の形成されているＰ
ｆｉウェｌＬ／１１の不純物濃度よシ低くすることがで
きる。
尚、上記実施例ではＮ型基板を用いた場合について説明
したがＰ型基板を用いてもよいことは勿論である。
したがＰ型基板を用いてもよいことは勿論である。
以上説明したように、本発明によれはメモリセルマトリ
ックスが形成される第二導電型ウェルの不純物濃度をメ
モリセルマトリックス以外の周辺回路が形成される第二
導を型ウェルの不純物濃度より低くすることにより、ラ
ッチアップに対する強さを悪化させることなしによシ高
速動作が可能なＣＭＯＳメモリ装置が得られる。
ックスが形成される第二導電型ウェルの不純物濃度をメ
モリセルマトリックス以外の周辺回路が形成される第二
導を型ウェルの不純物濃度より低くすることにより、ラ
ッチアップに対する強さを悪化させることなしによシ高
速動作が可能なＣＭＯＳメモリ装置が得られる。
第１図１本発明の一実施例の平面図、第２図は従来のＣ
ＭＯＳメモリ装置の平面図、第３図はラッチアップ現象
を説明するためのＣＭＯＳメモリ装置の断面図、第４１
扛第３図に示すＣＭＯＳメモリ装置の等価回路図である
。 １０．２０・・・・・・メモリセルマトリックスが形成
されているＰ型ウェル、１１．２１・・・・・・周辺回
路が形成されているＰ型ウェル、１２．２２・・・・・
・周辺回路が形成されているＮ型基板、３０・・・・・
・Ｎ型基板、３１・・・・・・Ｐ型ウェル、３２８，３
２Ｄ・・・・・・ＰチャンネルＭＯ８ＦＥＴのソニス、
ドレイン拡散層、３１）、３３Ｄ・・・・・・Ｎチャン
ネル型ＭＯ８ＦＥＴのソース、ドレイン拡散層、３４・
・・・・・ゲート酸化膜、３５・・・・・・ゲート電極
、３６・・・・・・基板コンタクト、３７・・・・・・
ウェルコンタクト、３８・・・・・・入力端子、３９・
・・・・・出力端子、４０・・・・・・基板抵抗、４１
・・・・・・ウェル抵抗％４２・・・・・・Ｎチャンネ
ルＭＯ８ＦＥＴのソース拡散層をエミッタ、Ｐ型ウェル
をベース。 Ｎ型基板をコレクタとするＮＰＮバイざ−ラトランジス
タ、４３・・・・・・Ｐチャンネルトランジスタのソー
ス拡散層をエミッタ、Ｎ型基板をペース、Ｐをウェルを
コレクタとするＰＮＰバイポーラトランジスタ、４４・
・・・・・洩れ電流を等測的に表わす抵抗、５０・・・
・・・電源。 代理人 弁理士 内 原 晋１″′第 １ 図 茅 ２ 図 茅 ３ ス ａ 半 ４ 図
ＭＯＳメモリ装置の平面図、第３図はラッチアップ現象
を説明するためのＣＭＯＳメモリ装置の断面図、第４１
扛第３図に示すＣＭＯＳメモリ装置の等価回路図である
。 １０．２０・・・・・・メモリセルマトリックスが形成
されているＰ型ウェル、１１．２１・・・・・・周辺回
路が形成されているＰ型ウェル、１２．２２・・・・・
・周辺回路が形成されているＮ型基板、３０・・・・・
・Ｎ型基板、３１・・・・・・Ｐ型ウェル、３２８，３
２Ｄ・・・・・・ＰチャンネルＭＯ８ＦＥＴのソニス、
ドレイン拡散層、３１）、３３Ｄ・・・・・・Ｎチャン
ネル型ＭＯ８ＦＥＴのソース、ドレイン拡散層、３４・
・・・・・ゲート酸化膜、３５・・・・・・ゲート電極
、３６・・・・・・基板コンタクト、３７・・・・・・
ウェルコンタクト、３８・・・・・・入力端子、３９・
・・・・・出力端子、４０・・・・・・基板抵抗、４１
・・・・・・ウェル抵抗％４２・・・・・・Ｎチャンネ
ルＭＯ８ＦＥＴのソース拡散層をエミッタ、Ｐ型ウェル
をベース。 Ｎ型基板をコレクタとするＮＰＮバイざ−ラトランジス
タ、４３・・・・・・Ｐチャンネルトランジスタのソー
ス拡散層をエミッタ、Ｎ型基板をペース、Ｐをウェルを
コレクタとするＰＮＰバイポーラトランジスタ、４４・
・・・・・洩れ電流を等測的に表わす抵抗、５０・・・
・・・電源。 代理人 弁理士 内 原 晋１″′第 １ 図 茅 ２ 図 茅 ３ ス ａ 半 ４ 図
Claims (1)
- 第一導電型の半導体基板に第二導電型のウェルを形成
し該第二導電型ウェル内にメモリセルマトリックスと周
辺回路とを形成してなるＣＭＯＳメモリ装置において、
前記メモリセルマトリックスが形成されている第二導電
型ウェルの不純物濃度を周辺回路が形成されている第二
導電型ウェルの不純物濃度より低くしたことを特徴とす
るＣＭＯＳメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150401A JPS6211261A (ja) | 1985-07-08 | 1985-07-08 | Ｃｍｏｓメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150401A JPS6211261A (ja) | 1985-07-08 | 1985-07-08 | Ｃｍｏｓメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6211261A true JPS6211261A (ja) | 1987-01-20 |
Family
ID=15496165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150401A Pending JPS6211261A (ja) | 1985-07-08 | 1985-07-08 | Ｃｍｏｓメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211261A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194565A (en) * | 1981-05-25 | 1982-11-30 | Toshiba Corp | Semiconductor memory device |
| JPS5848959A (ja) * | 1981-09-18 | 1983-03-23 | Toshiba Corp | 半導体装置 |
| JPS59130462A (ja) * | 1983-10-28 | 1984-07-27 | Hitachi Ltd | 相補型ｍｏｓ半導体メモリ |
-
1985
- 1985-07-08 JP JP60150401A patent/JPS6211261A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194565A (en) * | 1981-05-25 | 1982-11-30 | Toshiba Corp | Semiconductor memory device |
| JPS5848959A (ja) * | 1981-09-18 | 1983-03-23 | Toshiba Corp | 半導体装置 |
| JPS59130462A (ja) * | 1983-10-28 | 1984-07-27 | Hitachi Ltd | 相補型ｍｏｓ半導体メモリ |
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