JPH056971A

JPH056971A - 半導体記憶装置

Info

Publication number: JPH056971A
Application number: JP3272832A
Authority: JP
Inventors: Masato Suwa; 真人諏訪; Shigeru Mori; 茂森; Mitsuya Kinoshita; 充矢木下; Shigeru Kikuta; 繁菊田; Hiroshi Miyamoto; 博司宮本; Kiichi Morooka; 毅一諸岡
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-10-22
Filing date: 1991-10-21
Publication date: 1993-01-14

Abstract

(57)【要約】【目的】ソース／ドレイン間の耐圧の劣化を生ずるこ
となく、トランジスタの微細化を可能とし、高集積度か
つ大容量の半導体記憶装置を提供する。【構成】第１導電型の半導体基板に、第２導電型ウェ
ルに側面および底面を囲まれた第１導電型ウェルを有
し、この第１導電型ウェル上にメモリセルあるいは外部
入力回路のいずれか一方を配置し、他方を第２導電型ウ
ェル領域外に設ける。第２導電型ウェルには、所定の電
源電圧が印加され、第１導電型ウェルには接地レベルの
電圧が印加されている。この構成により、外部入力回路
から注入されたキャリアは、第２導電型ウェルで吸収さ
れる。その結果、キャリアのメモリセルへの到達が阻止
され、データの破壊が防止される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、電子のインジェクションを防止することによ
り、高集積化を図った半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】以下、従来の半導体記憶装置の一例を、
図１１に基づいて説明する。図１１には、ｎチャネルＭ
ＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ）電界効果トランジスタおよびｐチャネルＭＯＳ
電界効果トランジスタを用いて、Ｃ（Ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ：相補型）ＭＯＳからなる、ＤＲＡＭ（Ｄｙ
ｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒ
ｙ）の構造を示している。このＤＲＡＭは、ｐ型半導体
基板１上にｎウェル２およびｐウェル３を形成してい
る。ｎウェル２は、その中のｎ型不純物領域４において
印加される電源電圧レベルＶ_ccに、ｐウェル３は、その
中のｐ型不純物領域５において印加された基板電圧レベ
ルＶ_BBに固定されている。ｎウェル２の表面には、ｐチ
ャネルＭＯＳ電界効果トランジスタ（以下「ｐＭＯＳＦ
ＥＴ」と記す）６が形成され、ｐウェル３の表面には、
２個のｎチャネルＭＯＳ電界効果トランジスタ（以下
「ｎＭＯＳＦＥＴ」と記す）７ａ，７ｂが形成されてい
る。

【０００３】ｐＭＯＳＦＥＴ６は、ソース／ドレイン領
域となるｐ型不純物拡散領域８と、このｐ型不純物拡散
領域８に挾まれたチャネル領域上にゲート酸化膜９を介
して形成された、ゲート電極１０から構成される。ま
た、ｎＭＯＳＦＥＴ７ａ，７ｂはソース／ドレイン領域
となるｎ型不純物拡散領域１１ａ，１１ｂと、このｎ型
不純物拡散領域１１ａ，１１ｂのそれぞれに挾まれたチ
ャネル領域上に、ゲート酸化膜１２ａ，１２ｂを介して
形成されたゲート電極１３ａ，１３ｂから構成されてい
る。

【０００４】このように構成された一般のＣＭＯＳ回路
では、ｐＭＯＳＦＥＴ６のソース電極Ｓ₁は、電源電圧
レベルＶ_cc端子に接続され、ｎＭＯＳＦＥＴのソース電
極Ｓ ₂はグランド端子に接続されて接地レベルの電位Ｖ
_ssに固定されている。ｎＭＯＳＦＥＴ７ｂは、多数ある
うちの１つのメモリセルであり、そのゲート電極１３ｂ
はワード線（ＷＬ）となり、その２つのｎ型不純物拡散
領域１１ｂは、それぞれ電荷蓄積電極であるストレージ
ノード（ＳＮ），読出し／書込み電極であるビット線
（ＢＬ）に接続されている。このメモリセルを別の断面
で示すと、図１３（ａ）のようになっており、その等価
回路は図１３（ｂ）に示すとおりである。また、半導体
基板１上に選択的に形成された厚い酸化膜１４で、拡散
領域の分離を行なっている。

【０００５】次に、以上のように構成された半導体記憶
装置の動作について説明する。一般的に、基板電位Ｖ_BB
としては、たとえば−３Ｖ程度の負の電位が与えられ
る。その理由は次のとおりである。ｐウェル３内に形成
されたｎ型の不純物拡散領域１１ａに、外部からの入力
信号が入力された場合、この信号が「Ｈ」レベルから
「Ｌ」レベルに変化するときのアンダーシュートや、入
力の「Ｌ」レベルとして負の電位が与えられることによ
って、ｐウェル３の電位Ｖ_BBの方がｎ型不純物拡散領域
１１ａの電位よりも高くなることがある。ここでアンダ
ーシュートとは、図１２に示すように、端子に外部信号
が入力され、たとえば５Ｖから０Ｖに変化した場合に、
同図の矢印Ａで指し示した部分のように、電圧が一瞬負
レベルになる現象である。したがって、Ｖ_BBが０Ｖであ
る場合には、ｎ型不純物拡散領域１１ａとｐウェル３と
のｐｎ接合が順方向となるために、電子の注入が生じ
る。これが電子のインジェクションである。このインジ
ェクションにより、ｎ型不純物拡散領域１１ａからｐウ
ェルに向けて電子の注入が行なわれ、注入された電子が
メモリセルに到達し、メモリセルのデータを破壊するこ
とになる。このような電子のインジェクションを防止す
るために、Ｖ_BBには負の電位が与えられているわけであ
る。

【０００６】

【発明が解決しようとする課題】ところが、メモリの大
容量化に伴う素子の微細化よって、ゲート電極１０，１
３ａ、１３ｂの微細化が進むと、基板電位に負の電位を
与えることによるトランジスタのソース／ドレイン間の
耐圧の低下という問題が生じる。すなわち、ｐウェル３
に負の電圧が印加されることにより、ｎＭＯＳＦＥＴ７
ａ，７ｂのしきい値電圧が高くなる。このしきい値電圧
の上昇を抑えるために、チャネルのｐ型不純物の濃度を
低くすると、チャネルに空乏層が広がりやすくなって、
ソース／ドレイン間のパンチスルーが生じてしまい、ソ
ース／ドレイン間の耐圧が低下することになる。したが
って、基板電位に負の電位を与えたままでは、トランジ
スタの微細化が困難であるという問題があった。

【０００７】上記従来の問題点に鑑み本発明は、メモリ
セルに蓄積されたデータがキャリアのインジェクション
によって破壊されるという現象を、ソース／ドレイン間
の耐圧の劣化を生ずることなく防止することにより、高
集積かつ大容量の半導体記憶装置を提供することを目的
とする。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体記憶装置は、第１導電型の半導体基
板に形成された第１の第１導電型ウェルと、この第１導
電型ウェルと隣接して半導体基板に形成された第２導電
型ウェルと、この第２導電型ウェル内において、この第
２導電型ウェルに底面および周囲側面を囲まれて形成さ
れた第２の第１導電型ウェルと、この第２の第１導電型
ウェル上に形成されたメモリセルとを備えている。第２
導電型ウェルには所定の極性の電源電圧レベルの電位が
与えられ、第１の第１導電型ウェルおよび第２の第１導
電型ウェルには接地レベルの電位が与えられている。

【０００９】本発明の半導体記憶装置は、他の局面にお
いては、第１導電型の半導体基板上に、第２導電型のウ
ェルとその内側に形成された第１導電型のウェルとを有
し、第１導電型のウェル領域内に外部入力回路が設けら
れ、第２導電型のウェル領域の外側にメモリセルを配置
している。

【００１０】本発明の半導体装置は、さらに他の局面に
おいては、外部入力回路とメモリセルがそれぞれ形成さ
れた２つの第１導電型ウェルと、これらの第１導電型ウ
ェルのそれぞれの底面および周囲側面を囲む第２導電型
ウェルとを備えている。その外部入力回路には所定の電
源電圧レベルの電位が与えられ、メモリセルには接地レ
ベルの電位が与えられている。また、第２導電型ウェル
には、接地レベルの電位あるいは所定の基板電位が与え
られている。

【００１１】

【作用】本発明の半導体記憶装置によれば、メモリセル
を形成した第２の第１導電型ウェルを包むように第２導
電型ウェルが形成され、第２導電型ウェルには所定の極
性の電源電圧レベルの電位が、第１の第１導電型ウェル
および第２の第１導電型ウェルには接地レベルの電位が
与えられたことにより、第１導電型ウェルと第２導電型
ウェルとの接合により形成されるｐｎ接合に逆バイアス
電圧を印加することができる。したがって、各第１導電
型ウェルまたは半導体基板に注入されたキャリアを第２
導電型ウェルが吸収するとともに、ｐｎ接合における絶
縁により、メモリセルにキャリアが到達することが防止
される。その結果、メモリセルに記憶されたデータが破
壊されることが防止される。

【００１２】また、本発明の他の局面において、外部入
力回路を、第２導電型ウェルに囲まれた第１導電型ウェ
ル上に設け、メモリセルを、電源電圧レベルの電位を与
えた第２導電型ウェルの外側の領域に設けたことによっ
ても、外部入力回路から第１導電型ウェルに注入された
キャリアが第２導電型ウェルに吸収されて、メモリセル
への到達が阻止される。

【００１３】本発明のさらに他の局面において、外部入
力回路とメモリセルをそれぞれ形成した２つの第１導電
ウェルの底面および周囲側面を第２導電型ウェルが囲む
ことによっても、注入されたキャリアのメモリセルへの
到達が防止される。

【００１４】

【実施例】以下、本発明の第１の実施例について、図１
および図２に基づいて説明する。図１には、ＣＭＯＳを
含むＤＲＡＭに本発明を適用した実施例を示している。
本実施例の半導体記憶装置は、図１を参照して、第１導
電型であるｐ型の半導体基板１上に第１のｎウェル２ａ
と第１のｐウェル３ａ，第２のｎウェル２ｂおよびそれ
に囲まれた第２のｐウェル３ｂを形成している。第１の
ｎウェル２ａおよび第２のｎウェル２ｂは、いずれもｎ
型不純物拡散領域４を介して、正の電源電圧レベルＶ_cc
が印加されている。

【００１５】第１のｐウェル３ａ上には、ｎＭＯＳＦＥ
Ｔ７ａが、第１のｎウェル２ａ上にはｐＭＯＳＦＥＴ６
が形成され、ｎＭＯＳＦＥＴ７ａとｐＭＯＳＦＥＴ６と
は、本実施例のＤＲＡＭの周辺回路としてのＣＭＯＳを
構成している。ｐＭＯＳＦＥＴ６は、主としてソース／
ドレイン領域となるｐ型不純物拡散領域８と、ソース／
ドレイン間のチャネル領域上にゲート絶縁膜を介して形
成されたゲート電極１０とから構成されている。また、
ｎＭＯＳＦＥＴ７ａは、ソース／ドレイン領域となるｎ
型不純物拡散領域１１ａと、ソース／ドレイン領域間の
チャネル領域上に、ゲート絶縁膜１２ａを介して形成さ
れたゲート電極１３ａとから構成されている。

【００１６】第２のｎウェル２ｂに囲まれた第２のｐウ
ェル３ｂ上には、ＤＲＡＭのメモリセルを構成するｎＭ
ＯＳＦＥＴ７ｂが形成されている。このｎＭＯＳＦＥＴ
７ｂは、主として、ソース／ドレイン領域となるｎ型不
純物拡散領域１１ｂと、ソース／ドレイン領域間のチャ
ネル領域上にゲート絶縁膜１２ｂを介して形成されたゲ
ート電極１３ｂとから構成されている。

【００１７】第１のｎウェル２ａと、第２のｎウェル２
ｂは、いずれも不純物拡散領域４を介して正の電源電圧
レベルＶ_ccが印加されている。また、第１のｐウェル３
ａと第２のｐウェル３ｂは、いずれもｐ型不純物拡散領
域５を介して、接地レベルＶ _ssが印加されている。各素
子間は、酸化膜１４によって分離絶縁されている。

【００１８】本実施例によれば、上記構成を有するた
め、接地レベルＶ_ssに固定された第２のｐウェル３ｂ
と、電源電圧レベルＶ_ccに固定された第２のｎウェル２
ｂとの境界に形成されるｐｎ接合に、既に逆バイアスが
印加されることになる。したがって、たとえば第２のｐ
ウェル３ｂ内にあるｎ型不純物拡散領域１１ｂの電位
が、入力信号の「Ｈ」から「Ｌ」への変化時のアンダー
シュートあるいは入力の「Ｌ」レベルとして負の電位が
与えられることによって、負の電位になり、接地レベル
Ｖ_ssよりも低くなる。その結果、ｎ型不純物拡散領域１
１ｂからｐウェル３ｂへの電子のインジェクションが生
じたとしても、図２に示すように、Ｖ_ccに固定された第
２のｎウェル２ｂによって注入された電子が吸収され
る。またｐｎ接合による絶縁によって、メモリセルへの
電子の到達が回避されるため、メモリセルに蓄積された
データを破壊することを防止することができる。

【００１９】また、第１のｐウェル３ａ，および第２の
ｐウェル３ｂの電位は、接地レベルＶ_ssに固定されてい
るため、負の電位が印加された場合のように、ｎＭＯＳ
ＦＥＴ７ｂのしきい値電圧が高くなることがなく、した
がってチャネル領域のｐ型不純物濃度を下げる必要もな
い。その結果、ｎＭＯＳＦＥＴ７ａ，７ｂのソース／ド
レイン耐圧を保ちつつ、微細化が可能となる。

【００２０】なお、上記実施例においては、ｎ型ウェル
に囲まれた第２のｐウェル３ｂ上にｎＭＯＳＦＥＴ７ｂ
を含むメモリセルを形成した場合について述べたが、こ
れらの導電型を全て逆にした場合にも、Ｖ_ccの極性が逆
になるとともに、インジェクションされるキャリアが電
子から正孔に替わるのみであり，作用効果としては共通
するものである。

【００２１】次に、本発明の第２の実施例について、図
３ないし図１０を参照しながら説明する。なお図３ない
し図１０において、図１に示したものと同一または相当
の要素については、同一の番号を付して詳細な説明を省
略する。

【００２２】上記第１の実施例が、メモリセルを構成す
るｎＭＯＳＦＥＴ７ｂを第２のｎウェル２ｂの内側に形
成された第２のｐウェル３ｂの領域内に設けることによ
って、第２のｎウェル２ｂの外側からの電子の注入によ
るメモリセルのデータの破壊を防止していたのに対し、
第２の実施例においては、外部入力回路を構成するｎＭ
ＯＳＦＥＴを、第２のｎウェル２ｂの内側に形成した第
２のｐウェル３ｂ内の領域に設けることにより、この外
部入力回路からの電子のインジェクションによる、第２
のｎウェル２ｂより外側の領域のメモリセル（ｎＭＯＳ
ＦＥＴ７ｂ）のデータの破壊を防止している。

【００２３】第２の実施例のうち、まず図３に示す構造
においては、ｐＭＯＳＦＥＴ６，ｎＭＯＳＦＥＴ７ａ，
７ｂは図１１に示す従来例と同じ配置のままで、電子の
インジェクションが生じやすい外部入力回路としてのｎ
ＭＯＳＦＥＴ７ｃのみを予め隔離することにより、メモ
リセルへの影響を排除するものである。

【００２４】図４を参照して、ｎＭＯＳＦＥＴ７ｃは、
ソース／ドレイン領域となるｎ型不純物拡散領域１１ｃ
と、このｎ型不純物拡散領域１１ｃに挟まれたチャネル
領域上に、ゲート酸化膜１２ｃを介在させて形成された
ゲート電極１３ｃから構成されている。外部入力回路
は、実際には複数のｎＭＯＳＦＥＴを含むが、図３で
は、説明を簡単化するために、１つのｎＭＯＳＦＥＴ７
ｃのみを代表して示している。ｎＭＯＳＦＥＴ７ｃのソ
ース端子ｓ₃，ドレイン端子ｄ₃およびゲート端子ｇ₃
のうちソース端子ｓ₃は、外部入力端子（図示せず）に
電気的に接続されている。

【００２５】次に、本実施例の図３に示す構造の動作に
ついて説明する。ｎＭＯＳＦＥＴ７ｃを設けた第２のｐ
ウェル３ｂは、接地レベルＶ_ssあるいは所定の負の基板
電位Ｖ_BBに固定されている。第２のｐウェル３ｂがＶ_ss
に固定されている場合、この第２のｐウェル３ｂ内にあ
るｎ型不純物拡散領域１１ｃの電位が、入力信号の
「Ｈ」から「Ｌ」への変化時のアンダーシュート、また
は入力信号のＬレベルとして負の電位が与えられること
により、接地レベルＶ_ssより低くなって、ｎ型不純物拡
散領域１１ｃから第２のｐウェル３ｂへの電子のインジ
ェクションが行なわれたとしても、第２のｐウェル３ｂ
のまわりを取囲む第２のｎウェル２ｂが電源電位Ｖｃｃ
に固定されることによって、注入された電子が第２のｎ
ウェル２ｂに吸収される。そのため、この注入された電
子がメモリセルを構成するｎＭＯＳＦＥＴ７ｂへ到達す
ることはなく、記憶されたデータが破壊されることはな
い。第２のｐウェル３ｂが所定の負の基板電位Ｖ_BBに固
定されている場合には、外部入力としてＶ_BBよりも絶対
値の小さな負の電位が印加されたとしても、ｐｎ接合に
順方向のバイアスがかかることはないため、電子のイン
ジェクションは抑制される。仮にインジェクションが生
じたとしても、Ｖ_CCに固定されたｎウェル２ｂに囲まれ
ているため、メモリセルには到達しない。

【００２６】また、第１のｐウェル３ａおよび第２のｐ
ウェル３ｂが接地レベルＶ_ssに固定されているため、従
来例のように負の電位を印加した場合のような問題点は
生ずることがない。したがって、ｎＭＯＳＦＥＴ７ａ，
７ｂ，７ｃのソース／ドレイン耐圧を保持しながら、高
集積化のための微細化が可能になる。

【００２７】本実施例の場合においても、各々の導電型
をすべて逆にした場合にも、Ｖ_ccの極性が逆になるとと
もに、インジェクションされるキャリアが電子から正孔
に変わるのみであり、作用効果としては上記第１の実施
例と同様である。

【００２８】なお、図３に示した上記構造においては、
ｎＭＯＳＦＥＴ７ａ，７ｂがともに第１のｐウェル３ａ
の中に形成されているが、上記ｎＭＯＳＦＥＴ７ａ，７
ｂのいずれかあるいはその両方を、たとえば図４，図５
および図６に示すように、ｐ型の半導体基板１上のウェ
ルを形成しない領域に直接形成することによっても、上
記図３の構造と同様の効果を得ることができる。図４に
示す構造においては、ｎＭＯＳＦＥＴ７ｂ（メモリセ
ル）がｐ型の半導体基板１上のウェルを形成しない領域
に直接形成されており、他は図３と同様である。図５に
示す構造においては、ｎＭＯＳＦＥＴ７ａがｐ型の半導
体基板１上のウェルを形成しない領域に直接形成されて
おり、他は図３と同様である。図６に示す構造において
は、ｎＭＯＳＦＥＴ７ａ，７ｂの両方がｐ型の半導体基
板１上のウェルを形成しない領域上に直接形成されてお
り、他は図３と同様である。

【００２９】また、上記図３ないし図６に示した構造に
おいては、第１のｎウェル領域２ａと第２のｎウェル領
域２ｂとを別個に形成しているが、外部入力回路を、図
７ないし図１０に示すように、第１のｎウェル２の内側
に形成された第２のｐ型ウェル３ｂ上に形成してもよ
く、それらの構造によっても図３ないし図６に示した構
造と同様の効果を得ることができる。図７ないし図１０
に示す構造については、ｎＭＯＳＦＥＴ７ｃが設けられ
た第２のｐウェル３ｂが第１のｎウェル２内に形成され
ているが、その他については、それぞれ図３ないし図６
に示す構造と同様である。

【００３０】次に、本発明の第３の実施例について、図
１４を参照して説明する。図１４に示した実施例では、
第１のｐウェル３ａ上にメモリセル７ｂが、第２のｐウ
ェル３ｂ上に外部入力回路７ｃが形成され、第１のｐウ
ェル３ａおよび第２のｐウェル３ｂの各底面および周囲
側面が、第１のｎウェル２ａと第２のｎウェル２ｂで囲
まれている。第２のｐウェル３ｂには、ｐ型不純物領域
５を介して、接地レベルＶ_SSあるいは所定の負の基板電
位Ｖ_BBが印加されている。

【００３１】本実施例の構造によっても、上記第２の実
施例の場合と同様に、外部入力回路７ｃから第２のｐウ
ェル３ｂへ電子のインジェクションが生じたとしても、
第２のｎウェル２ｂで電子が吸収されているため、メモ
リセル７ｂへ電子が到達することはない。よってメモリ
セル７ｂのデータの破壊が防止される。

【００３２】

【発明の効果】以上述べたように本発明によれば、メモ
リセルを形成する第１導電型ウェルのまわりを第２導電
型ウェルで囲んだ二重ウェル構造とし、第２導電型ウェ
ルには電源電圧レベルの電位を印加し、第１導電型ウェ
ルには接地レベルの電位を印加し、第１導電型ウェルと
第２導電型ウェルとで形成されるｐｎ接合に逆バイアス
電圧を印加することにより、第２導電型ウェルの外側に
おいてキャリアのインジェクションが生じたとしても、
そのキャリアは第２導電型ウェルで吸収され、第１導電
型ウェル内に侵入することはない。したがって、メモリ
セルに蓄積されたデータがキャリアのインジェクション
によって破壊されるという現象を、第２導電型ウェルに
高い電位を与えることなく防止することができる。した
がって、ソース／ドレイン間の耐圧の劣化を生じること
なく、トランジスタの微細化が可能となり、高集積度か
つ大容量の半導体記憶装置を提供することができる。

【００３３】また、第１導電型の半導体基板上に、第２
導電型ウェルの内側に形成された第１導電型ウェルを有
し、この第１導電型ウェル上に外部入力回路を配置し、
第２導電型ウェルの領域の外側にメモリセルを設けるこ
とによっても、注入されたキャリアのメモリセルへの到
達が防止され、上記と同様の効果を有する半導体記憶装
置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるＤＲＡＭの構成
を示す断面図である。

【図２】図１に示したＤＲＡＭのメモリセルの近傍にお
ける別の断面を拡大して示す断面図である。

【図３】本発明の第２の実施例における半導体装置の、
第１の態様を示す断面図である。

【図４】本発明の第２の実施例における半導体装置の、
第２の態様を示す断面図である。

【図５】本発明の第２の実施例における半導体装置の、
第３の態様を示す断面図である。

【図６】本発明の第２の実施例における半導体装置の、
第４の態様を示す断面図である。

【図７】本発明の第２の実施例における半導体装置の、
第５の態様を示す断面図である。

【図８】本発明の第２の実施例における半導体装置の、
第６の態様を示す断面図である。

【図９】本発明の第２の実施例における半導体装置の、
第７の態様を示す断面図である。

【図１０】本発明の第２の実施例における半導体装置
の、第８の態様を示す断面図である。

【図１１】従来のＤＲＡＭの構造を示す断面図である。

【図１２】アンダーシュートの現象を説明するための図
である。

【図１３】（ａ）は、図３に示した従来のＤＲＡＭのメ
モリセル近傍における別の断面を示す図であり、（ｂ）
は、（ａ）に示したメモリセルの等価回路図である。

【図１４】本発明の第３の実施例における半導体装置の
構造を示す断面図である。

【符号の説明】１半導体基板２ａ第１のｎウェル２ｂ第２のｎウェル（第１導電型ウェル）３ａ第１のｐウェル（第１の第２導電型ウェル）３ｂ第２のｐウェル（第２の第２導電型ウェル）７ｂｎＭＯＳＦＥＴ（メモリセル）なお、図中、同一符号を付した部分は、同一または相当
の要素を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者菊田繁兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者宮本博司兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者諸岡毅一兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板に形成された第
１の第１導電型ウェルと、この第１の第１導電型ウェル
と隣接して、前記半導体基板に形成された第２導電型ウ
ェルと、前記第２導電型ウェル内において、この第２導
電型ウェルに底面および周囲側面を囲まれて形成された
第２の第１導電型ウェルと、この第２の第１導電型ウェ
ル上に形成されたメモリセルとを備え、前記第２導電型
ウェルには所定の極性の電源電圧レベルの電位が与えら
れ、前記第１の第１導電型ウェルおよび前記第２の第１
導電型ウェルには接地レベルの電位が与えられた、半導
体記憶装置。
【請求項２】第１導電型の半導体基板と、この半導体
基板の主面上に形成された、メモリセルおよび外部入力
回路と、を備えた半導体記憶装置であって、前記半導体
基板表面近傍には、第２導電型のウェルと、この第２導
電型のウェルの内側に形成された第１導電型のウェルと
を有し、前記外部入力回路は前記第１導電型のウェルの
領域上に設けられ、前記メモリセルは前記第２導電型の
ウェルの領域の外側に設けられ、前記第２導電型のウェ
ルには所定の電源電圧レベルの電位が与えられ、前記第
１導電型のウェルには接地レベルの電位または所定の基
板電位が与えられた、半導体記憶装置。
【請求項３】第１導電型の半導体基板に形成された第
１の第１導電型ウェルと、この第１の第１導電型ウェル
の近傍に形成された第２の第１導電型ウェルと、前記第
１の第１導電型ウェルおよび前記第２の第１導電型ウェ
ルのそれぞれの底面および周囲側面を囲む第２導電型ウ
ェルと、前記第１の第１導電型ウェル上に形成された外
部入力回路と、前記第２の第１導電型ウェル上に形成さ
れたメモリセルとを備え、前記第２導電型ウェルには所
定の電源電圧レベルの電位が与えられ、前記第２の第１
導電型ウェルには接地レベルの電位が与えられ、前記第
１の第１導電型ウェルには接地レベルの電位あるいは所
定の基板電位が与えられた半導体記憶装置。