JPS6050066B2 - Ｍｏｓ半導体集積回路装置 - Google Patents
Ｍｏｓ半導体集積回路装置Info
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- JPS6050066B2 JPS6050066B2 JP53034158A JP3415878A JPS6050066B2 JP S6050066 B2 JPS6050066 B2 JP S6050066B2 JP 53034158 A JP53034158 A JP 53034158A JP 3415878 A JP3415878 A JP 3415878A JP S6050066 B2 JPS6050066 B2 JP S6050066B2
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- type silicon
- mos
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
この発明は絶縁ゲート電界効果トランジスタ（以下ＭＯ
ＳＦＥＴと称する）を使用した半導体集積回路装置（以
下ＭＯＳＩＣと称する）に関し、主としてダイナミック
Ｍ０５メモ１月Ｃを対象とする。
ＳＦＥＴと称する）を使用した半導体集積回路装置（以
下ＭＯＳＩＣと称する）に関し、主としてダイナミック
Ｍ０５メモ１月Ｃを対象とする。
例えばｎチャンネルＭＯＳＩＣにおいて、ｎチャンネル
ＭＯＳＦＥＴはｐ型シリコン基板の一主面表面に形成さ
れたｎ型のソース・ドレイン領域と、警゛、 ！、４Ａ
ヨｋＰ目目小、千に：ｌ１１−Ｆ、／ｌｔお７主面に薄
いゲート絶縁膜を介して形成されたゲート電極により構
成される。上記のＭＯＳＦＥＴにおいて、ゲート電極の
電位に応じて加わる比較的大きい電界によつて、このゲ
ート電極の近傍のドレイン又はドレインシリコン基板間
の空乏層に発生した電子は、ｐ型シリコン基板に注入さ
れる。
ＭＯＳＦＥＴはｐ型シリコン基板の一主面表面に形成さ
れたｎ型のソース・ドレイン領域と、警゛、 ！、４Ａ
ヨｋＰ目目小、千に：ｌ１１−Ｆ、／ｌｔお７主面に薄
いゲート絶縁膜を介して形成されたゲート電極により構
成される。上記のＭＯＳＦＥＴにおいて、ゲート電極の
電位に応じて加わる比較的大きい電界によつて、このゲ
ート電極の近傍のドレイン又はドレインシリコン基板間
の空乏層に発生した電子は、ｐ型シリコン基板に注入さ
れる。
この注入電子、すなわち小数キャリヤは、シリコン基板
内に拡散し、他のＭＯＳＦＥＴのドレインもしくはソー
スの空乏層でも再結合する。
内に拡散し、他のＭＯＳＦＥＴのドレインもしくはソー
スの空乏層でも再結合する。
その結果、一つのＭＯＳＦＥＴの動作によつて他のＭＯ
ＳＦＥＴのドレイン領域・シリコン基板間に漏洩電流が
生ずる。データを蓄積電荷の形式で容量素子に保持する
ダイナミック動作のＭＯＳＩＣにおいて、容量素子の一
つの電極領域は、シリコン基板と逆導電型の領域もしく
はシリコン基板表面の反転領域から構成される。
ＳＦＥＴのドレイン領域・シリコン基板間に漏洩電流が
生ずる。データを蓄積電荷の形式で容量素子に保持する
ダイナミック動作のＭＯＳＩＣにおいて、容量素子の一
つの電極領域は、シリコン基板と逆導電型の領域もしく
はシリコン基板表面の反転領域から構成される。
他の電極領域は、シリコン基板又は、上記１つの電極領
域上に絶縁膜を介して形成されＪたポリシリコン層など
から構成される。前記のようなシリコン基板における小
数キャリアが、上記の容量素子の１つの電極領域の囲り
の空乏層で再結合することにより、この容量素子の蓄積
電荷が漏洩する。
域上に絶縁膜を介して形成されＪたポリシリコン層など
から構成される。前記のようなシリコン基板における小
数キャリアが、上記の容量素子の１つの電極領域の囲り
の空乏層で再結合することにより、この容量素子の蓄積
電荷が漏洩する。
ｉ ダイナミックＭＯＳメモ１月Ｃにおいて、メモリセ
ルは、容量素子とスイッチ素子としてのＭＯＳＦＥＴを
含み、その複数個がメモリセルアレーを構成する。
ルは、容量素子とスイッチ素子としてのＭＯＳＦＥＴを
含み、その複数個がメモリセルアレーを構成する。
このメモリセルに対してセンスアンプ、入出力バッファ
アンプ、アドレスデコーダ回路などの周辺回路が設けら
れる。通常、メモリセルの動作レベルに対し、周辺回路
の動作レベルが比較的大きく、そのため、シリコン基板
への前記小数キャリヤの注入は、周辺回路を構成するＭ
ＯＳＦＥＴから主として起る。
アンプ、アドレスデコーダ回路などの周辺回路が設けら
れる。通常、メモリセルの動作レベルに対し、周辺回路
の動作レベルが比較的大きく、そのため、シリコン基板
への前記小数キャリヤの注入は、周辺回路を構成するＭ
ＯＳＦＥＴから主として起る。
この周辺回路からの少数キャリヤがメモリセルの下の空
乏層で再結合する。そのため、比較的長時間後では容量
素子内のデータが破壊する。
乏層で再結合する。そのため、比較的長時間後では容量
素子内のデータが破壊する。
この発明の一実施例はｎチャンネルＭＯＳＦＥＴにおけ
る電子のような半導体基板に対する小数キャリアを吸収
する半導体層を半導体基板内部乃至裏面に設けることに
着目してなされたものである。
る電子のような半導体基板に対する小数キャリアを吸収
する半導体層を半導体基板内部乃至裏面に設けることに
着目してなされたものである。
したがつてこの発明の一つの目的は、ＭＯＳ素子の動作
状態で発生する少数キャリアを効果的に吸収する場所を
設けたＭＯＳメモｌ）ＩＣを提供することであり、他の
目的は周辺回路よりの少数キャリアによつてメモリセル
の蓄積情報が破壊されることのないダイナミックＭＯＳ
メモＩ）ＩＣの提供にある。以下実施例にそつてこの発
明を説明する。
状態で発生する少数キャリアを効果的に吸収する場所を
設けたＭＯＳメモｌ）ＩＣを提供することであり、他の
目的は周辺回路よりの少数キャリアによつてメモリセル
の蓄積情報が破壊されることのないダイナミックＭＯＳ
メモＩ）ＩＣの提供にある。以下実施例にそつてこの発
明を説明する。
実施例１
第１図は、実施例のダイナミックＭＯＳメモリＩＣの断
面を示している。
面を示している。
同図において、１はｎ型シリコン基板、２は上記ｎ型シ
リコン基板上に形成されたｐ型シリコン！層である。
リコン基板上に形成されたｐ型シリコン！層である。
上記ｐ型シリコン層２上に単一の導電型のＭＯＳＦＥＴ
ｌすなわちメモリセルの周辺回路を構成するｎチャンネ
ルＭＯＳＦＥＴＭｌ、メモリセルを構成するｎチャンネ
ルＭＯＳＦＥＴＭ２、容量素５子Ｃ１が形成されている
。
ｌすなわちメモリセルの周辺回路を構成するｎチャンネ
ルＭＯＳＦＥＴＭｌ、メモリセルを構成するｎチャンネ
ルＭＯＳＦＥＴＭ２、容量素５子Ｃ１が形成されている
。
ＭＯＳＦＥＴＭｌは、ｐ型シリコン層２に形成されたｎ
型のソース領域８、ドレイン領域９、上記ソース◆ドレ
イン領域８，９間のｐ型シリコン層２の表面に薄いシリ
コン酸化膜４を介して形成さ４れたｎ型ポリシリコンか
ら成るゲート電極１０とから構成されている。
型のソース領域８、ドレイン領域９、上記ソース◆ドレ
イン領域８，９間のｐ型シリコン層２の表面に薄いシリ
コン酸化膜４を介して形成さ４れたｎ型ポリシリコンか
ら成るゲート電極１０とから構成されている。
メモリセルのためのＭＯＳＦＥＴＭ２は、ｐ型シリコン
層２に形成されたｎ型領域１牡容量素子Ｃ１のための反
転層１３と連続する反転層、このｎ型領域１４と反転層
との間のｐ型シリコン層２上に薄いシリコン酸化膜４を
介して形成されたｎ型ポリシリコンからなるゲート電極
１５から構成されている。
層２に形成されたｎ型領域１牡容量素子Ｃ１のための反
転層１３と連続する反転層、このｎ型領域１４と反転層
との間のｐ型シリコン層２上に薄いシリコン酸化膜４を
介して形成されたｎ型ポリシリコンからなるゲート電極
１５から構成されている。
容量素子Ｃ１は、ｐ型シリコン層２上に薄いシリコン酸
化膜４を介して形成されたｎ型ポリシリコンから成る電
極１６を持つている。
化膜４を介して形成されたｎ型ポリシリコンから成る電
極１６を持つている。
上記電極１６には、正の電源電圧ＶＤＤが加えられ、そ
のたフめ、この電極下のｐ型シリコン層２の表面には、
反転層１３が形成される。この反転層１３は、上記電極
１６がシリコン酸化膜５を介してＭＯＳＦＥＴＭ２のゲ
ート電極１５上の部分まて延長しているので、ＭＯＳＦ
ＥＴＭ２に連続する。容量素子Ｃ１の容量は、電極１６
と反転層１３との間て構成される。上記の各素子以外の
ｐ型シリコン層２の表面は厚いシリコン酸化膜３によつ
て覆われ、電極１０，１５，１６を含めた表面全体は次
の厚いシリコン酸化膜６によつて覆れている。
のたフめ、この電極下のｐ型シリコン層２の表面には、
反転層１３が形成される。この反転層１３は、上記電極
１６がシリコン酸化膜５を介してＭＯＳＦＥＴＭ２のゲ
ート電極１５上の部分まて延長しているので、ＭＯＳＦ
ＥＴＭ２に連続する。容量素子Ｃ１の容量は、電極１６
と反転層１３との間て構成される。上記の各素子以外の
ｐ型シリコン層２の表面は厚いシリコン酸化膜３によつ
て覆われ、電極１０，１５，１６を含めた表面全体は次
の厚いシリコン酸化膜６によつて覆れている。
上記シリコン酸化膜に開孔が設けられ、ｐ型シリコン層
２、ｎ型領域８，９に対しそれぞれ電極７，１１，１２
が設けられている。上記のダイナミックＭＯＳメモｌ月
Ｃにおいて、ｎ型シリコン基板１上のｐ型シリコン層２
は、特に制限されないがエピタキシャル成長技術によつ
て形成される。
２、ｎ型領域８，９に対しそれぞれ電極７，１１，１２
が設けられている。上記のダイナミックＭＯＳメモｌ月
Ｃにおいて、ｎ型シリコン基板１上のｐ型シリコン層２
は、特に制限されないがエピタキシャル成長技術によつ
て形成される。
しかしながら、他の技術、例えば、ｐ型不純物としての
ボロンのイオン打込み、拡散等によりｎ型シリコン基板
表面をｐ型に変換することにより形成しても良い。ｐ型
シリコン層２に対するｎチャンネルＭＯＳＦＥＴｌ容量
素子のための製造工程は、今まてのものと同一とするこ
とができる。上記において、電極７は回路のアース又は
負電源ＶＢＢに接続され、基板１の電極１７は、正電源
ＶＤＤに接続される。
ボロンのイオン打込み、拡散等によりｎ型シリコン基板
表面をｐ型に変換することにより形成しても良い。ｐ型
シリコン層２に対するｎチャンネルＭＯＳＦＥＴｌ容量
素子のための製造工程は、今まてのものと同一とするこ
とができる。上記において、電極７は回路のアース又は
負電源ＶＢＢに接続され、基板１の電極１７は、正電源
ＶＤＤに接続される。
そのため、ｐ型シリコン層２とｎ型シリコン基板１との
間のＰｎ接合は逆バイアス状態となる。
間のＰｎ接合は逆バイアス状態となる。
上記のＰｎ接合は、ＭＯＳＦＥＴ（７）ｎ型領域の近く
に位置する。周辺回路のＭＯＳＦＥＴＭｌのゲート電極
１０の近傍におけるドレイン領域９及びその空乏層から
ｐ型シリコン層２に注入されこの層２中を拡散する小数
キャリア、すなわち電子は、近くの上記のｎ型シリコン
基板に吸収される。
に位置する。周辺回路のＭＯＳＦＥＴＭｌのゲート電極
１０の近傍におけるドレイン領域９及びその空乏層から
ｐ型シリコン層２に注入されこの層２中を拡散する小数
キャリア、すなわち電子は、近くの上記のｎ型シリコン
基板に吸収される。
その結果、上記の電子は、メモリセルへ流れ込まない。
反転層１３の蓄積電荷は、比較的長時間保持されるよう
になる。なお、メモリセルにおいて、ゲート電極１５の
電位がそのしきい値電圧以上なら、ＭＯＳＦＥＴＭ２が
導通状態となり、反転層１３とｎ型領域１４とが電気的
に結合する。
になる。なお、メモリセルにおいて、ゲート電極１５の
電位がそのしきい値電圧以上なら、ＭＯＳＦＥＴＭ２が
導通状態となり、反転層１３とｎ型領域１４とが電気的
に結合する。
この状態では、反転層１３の蓄積電荷がｎ型領域１４に
読み出されるか又はｎ型領域１４から反転層１３へデー
タの書き込みが行なわれる。ゲート電極１５の電位がし
きい値電圧以下なら、ＭＯＳＦＥＴＭ２が非導通状態と
なり、反転層１３は、データを蓄積保持する。実施例２
第２図に本発明によるＭＯＳＩＣの他の実施例が示され
る。
読み出されるか又はｎ型領域１４から反転層１３へデー
タの書き込みが行なわれる。ゲート電極１５の電位がし
きい値電圧以下なら、ＭＯＳＦＥＴＭ２が非導通状態と
なり、反転層１３は、データを蓄積保持する。実施例２
第２図に本発明によるＭＯＳＩＣの他の実施例が示され
る。
同図において、２０はｐ型シリコン基板、２１は上記基
板上に拡散マスクを利用した選択的拡散又はホトレジス
トをマスクとしたイオン打込みによるｎ＋型埋込層、２
２は上記埋込層を介して基板上にエピタキシャル成長さ
せたｐ型シリコン層である。２３はｐ型シリコン層２２
の表面から耐型埋込層２１に対してコンタクトするよう
に選択拡散した（＋）電源取出し用酎型層である。
板上に拡散マスクを利用した選択的拡散又はホトレジス
トをマスクとしたイオン打込みによるｎ＋型埋込層、２
２は上記埋込層を介して基板上にエピタキシャル成長さ
せたｐ型シリコン層である。２３はｐ型シリコン層２２
の表面から耐型埋込層２１に対してコンタクトするよう
に選択拡散した（＋）電源取出し用酎型層である。
この場合上記耐型層１２を通じてｎ＋型埋込層に（＋）
電源例えば（ＶＤＤ）を印加する一方、ｐ型シリコン層
８に対して■ＢＢ接続又は接地する。この実施例ては、
ｎ＋型埋込層２１上のｐ型シリコン層２２上に、第１図
と同様なＭＯＳＦＥＴ及ひ容量素子を形成する。この実
施例２で述べた構成によれば、実施例１で述べたときと
全く同じ理由によつてメモリセルへの電子流入を防止で
きる。
電源例えば（ＶＤＤ）を印加する一方、ｐ型シリコン層
８に対して■ＢＢ接続又は接地する。この実施例ては、
ｎ＋型埋込層２１上のｐ型シリコン層２２上に、第１図
と同様なＭＯＳＦＥＴ及ひ容量素子を形成する。この実
施例２で述べた構成によれば、実施例１で述べたときと
全く同じ理由によつてメモリセルへの電子流入を防止で
きる。
なお、ダイナミックＭＯＳメモｌ月Ｃの場合、第３図に
示すように、耐型埋込層２１を周辺回路部に限定して形
成し、この上にエピタキシャル成長させたｐ型シリコン
層２２の上記ｎ＋埋込層２１に対応する部分２４にメモ
リセルの周辺回路素子を形成し、上記幇型埋込層の形成
されない部分に対応するｐ型シリコン層２５にＭＯＳメ
モリセルを形成するようにしてもよい。
示すように、耐型埋込層２１を周辺回路部に限定して形
成し、この上にエピタキシャル成長させたｐ型シリコン
層２２の上記ｎ＋埋込層２１に対応する部分２４にメモ
リセルの周辺回路素子を形成し、上記幇型埋込層の形成
されない部分に対応するｐ型シリコン層２５にＭＯＳメ
モリセルを形成するようにしてもよい。
この場合、結晶性の良好なｐ型シリコン基板上に形成し
たｐ型シリコン層２５上にメモリセルを形成するので、
より良好な特性を得ることができる。本発明は前記実施
例に限定されるものでなく、これ以外の他の形態を取り
得る。
たｐ型シリコン層２５上にメモリセルを形成するので、
より良好な特性を得ることができる。本発明は前記実施
例に限定されるものでなく、これ以外の他の形態を取り
得る。
例えばｐチャンネルＭＯＳＩＣの場合、ドレインから発
生する少数キャリアとして正孔が対象となり、この正孔
によるメモリセル内の書込み情報の破壊を防止する構造
に本発明は同様に適用されるものである。この発明はＭ
ＯＳメモリＩＣ一般、特にダイナミック動作ＭＯＳＩＣ
に適用して有効である。
生する少数キャリアとして正孔が対象となり、この正孔
によるメモリセル内の書込み情報の破壊を防止する構造
に本発明は同様に適用されるものである。この発明はＭ
ＯＳメモリＩＣ一般、特にダイナミック動作ＭＯＳＩＣ
に適用して有効である。
第１図は本発明による一実施例を示すＭＯＳＩＣの要部
断面図、第２図は本発明による他の実施例の一製造工程
におけるＭＯＳＩＣの要部断面図、第３図は本発明によ
る他の実施例において、ギ型埋込層を形成した後の形態
を示す斜視図である。 １・・・・・・ｎ型シリコン基板、２・・・・・・ｐ型
エピタキシャルシリコン層、３，４，５，６・・・・・
シリコン酸化膜、８，９，１４・・・・・・ｎ＋型ソー
ス・ドレイフン、１０，１５・・・・・・ゲート電極、
７，１１，１２，１６・・・・・・電極。
断面図、第２図は本発明による他の実施例の一製造工程
におけるＭＯＳＩＣの要部断面図、第３図は本発明によ
る他の実施例において、ギ型埋込層を形成した後の形態
を示す斜視図である。 １・・・・・・ｎ型シリコン基板、２・・・・・・ｐ型
エピタキシャルシリコン層、３，４，５，６・・・・・
シリコン酸化膜、８，９，１４・・・・・・ｎ＋型ソー
ス・ドレイフン、１０，１５・・・・・・ゲート電極、
７，１１，１２，１６・・・・・・電極。
Claims (1)
- 【特許請求の範囲】 １ 第２導電型半導体層と、前記第２導電型半導体層上
の第１導電型半導体層と、前記第１導電型半導体層表面
に容量素子と少なくとも容量素子に蓄えられた情報を読
み出すために用いる制御電極とを有するメモリセルとか
らなり、前記第２導電型半導体層と前記第１導電型半導
体層とのｐｎ接合を逆バイアス状態とすることを特徴と
するＭＯＳ半導体集積回路装置。 ２ 前記ＭＯＳ半導体素子をダイナミックＭＯＳメモリ
セルの周辺回路を構成するものとした特許請求の範囲第
１項記載のＭＯＳ半導体集積回路装置。 ３ 前記第２導電型埋込層を上記周辺回路の下部に形成
した特許請求の範囲第２項記載のＭＯＳ半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53034158A JPS6050066B2 (ja) | 1978-03-27 | 1978-03-27 | Ｍｏｓ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53034158A JPS6050066B2 (ja) | 1978-03-27 | 1978-03-27 | Ｍｏｓ半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54127291A JPS54127291A (en) | 1979-10-03 |
| JPS6050066B2 true JPS6050066B2 (ja) | 1985-11-06 |
Family
ID=12406387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53034158A Expired JPS6050066B2 (ja) | 1978-03-27 | 1978-03-27 | Ｍｏｓ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050066B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146961A (en) * | 1979-05-02 | 1980-11-15 | Hitachi Ltd | Semiconductor memory device |
| JPS5694768A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Semiconductor memory device |
| JPS57133668A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor memory storage |
| JPS57162360A (en) * | 1981-03-31 | 1982-10-06 | Nec Corp | Complementary insulated gate field effect semiconductor device |
| JPS587860A (ja) * | 1981-07-06 | 1983-01-17 | Hitachi Ltd | 半導体記憶装置 |
| JPS58148451A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS5874071A (ja) * | 1982-10-08 | 1983-05-04 | Hitachi Ltd | 半導体装置 |
| JPS6032356A (ja) * | 1983-08-03 | 1985-02-19 | Sharp Corp | Νチャンネルｍｏｓ集積回路装置 |
| JPH0612807B2 (ja) * | 1983-09-20 | 1994-02-16 | 日本電気株式会社 | 半導体メモリセル |
| JPS60136253A (ja) * | 1983-12-24 | 1985-07-19 | Toshiba Corp | Ｃ−ｍｏｓ半導体メモリ |
| JPS6190395A (ja) * | 1984-10-09 | 1986-05-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0795567B2 (ja) * | 1985-12-16 | 1995-10-11 | 三菱電機株式会社 | 半導体ランダムアクセスメモリ |
| JPS6242446A (ja) * | 1986-08-29 | 1987-02-24 | Hitachi Ltd | 半導体メモリ装置 |
| JPS6432670A (en) * | 1988-06-15 | 1989-02-02 | Hitachi Ltd | Semiconductor memory circuit device |
-
1978
- 1978-03-27 JP JP53034158A patent/JPS6050066B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54127291A (en) | 1979-10-03 |
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