JPS6132567A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置（以下、Ｚ　Ｃという）
に適用して有効な技術に関するものであり、特に、ダイ
ナミック型ランダムアクセスメモリ（以下、ＤＲＡＭと
いう）に適用して有効な技術に関するものである。

［背景技術］ ＤＲＡＭのメモリセルは、半導体基板（以下。

基板という）の中に存在する不要な少数キャリアの影Ｗ
を受ける。

メモリセルアレイの周辺部に不要な少数キャリアを捕獲
するためのキャリア捕獲領域を構成することが提案さ九
ている（特開昭５８−６３９３９号公報）、。

一方、ＤＲΔＭの集積度を向上するために、基板の主面
から内部に延びる穴（以下、細孔というを形成し、該細
孔を用いてメモリセルの容量素子（以下、細孔型容量素
子という）を構成したものがある（４・、テ公昭５８−
］２７３９吐公報）。

本発明者は、前記提案によるキャリア捕獲領域では細孔
型容量素子に入り込む不要な少数キャリアを充分に捕獲
できないという問題点を見い出した。

前記問題点は、以下に述べる原因によって生じる。

キャリア捕Ｖ１頭域は、ＭＩＳＦＥＴのソース領域およ
びドレイン領域を形成する工程を用いて基板の主面から
０．３乃至ｏ６４［μｍ］程度の深さにまで形成する。

したがって、キャリア捕獲領域は、３乃至５［μｍ］程
度の深い所に発生する不要な少数キャリアを捕獲できな
い。

［発明の目的］ 本発明の目的は、細孔型容量素子に入り込む不要な少数
キャリアを充分に捕獲することが可能な）　　技術手段
を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

細孔型容量素子の底部と同程度の深さにまでキャリア捕
獲領域を構成することにより、不要な少数キャリアを充
分に捕獲するものである。

以下１本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

また５余事面図において、ＩＣの要部の構成を見易くす
るために、各導電層間に設けられる絶縁膜は図示しない
。

［実施例Ｉ］ 第１図は１本発明の実施例！を説明するためのフォール
デッドピッ１−ライン方式のＤＲＡＭのメモリセルアレ
イの等価回路図である。

第１図において、ＳＡ、およびＳ　Ａ　ｓｔはそれぞれ
センスアンプであり、その所定部から行方向に延在して
設けられた一対のビット線Ｂ　Ｌ　１ｔとＢＬＩ２また
はＢＬ２＋とＢ　Ｌ　２□　（以下、ビット線の延在す
る方向を行方向という）によって伝送された電気信号を
増巾して読み出すためのものである。

Ｑ　ｓ　ＩおよびＱ　Ｓ　２は短絡用Ｍ　Ｔ　Ｓ　ＦＥ
Ｔであり、その一端がピッ１−線ＢＬ＋　ＪまたはＢＬ
２１に接続′され、他端がビット線ＢＬ１２またはＢＬ
２２に接続され、ゲート電極をワード線ＷＬｓによって
高電位（Ｖｃｃ）にすることにより、前記ビット線ＢＬ
＋　ｒとＢＬ１２またはビット線ＢＬ２１とＢＬ２２と
を短絡して、ビット線ＢＥ、＋ｔとＢＬＩ２またはＢＬ
２１とＢＬ、２２の電位を高電位（Ｖｃｃ）の約２分の
１にするものである。

前記高電位（Ｖｃｃ）の約２分の１の電位は、センスア
ンプＳ　Ａ　＋とＳ　Ａ　２が電気信号を読み出す際に
基準レベルの電位となる。

ＭＩｊ、ＭＩ２．Ｍｔｓ、Ｍ２１、Ｍ２２およびＭ２３
はそれぞれメモリセルであり、ＤＲＡＭに書き込まれる
情報を記憶するものである。メモ’Ｊ　ｆ！　／！／　
Ｍは、ＭＩＳＦＥＴＱ＋　ｓ　、Ｑ＋　２　、Ｑ。

３、Ｑ２１．Ｑ２２およびＱ２３と容量素子ＣＩｊ＋　
ＣＩ２．Ｃｒ２．Ｃ２１，Ｃ２２およびＣ２３との直列
回路からなっている。ＭＩＳＦＥＴＱは、その一端がビ
ット線ＢＬに接続され、ゲート電極がワード線ＷＬに接
続しである。容量素子Ｃは、その一端がＭＩ　５ＦＥＴ
Ｑの一端に接続され、他端が高電位（Ｖｃｃ）の電源端
子に接続されている。

次に、本実施例のＤＲＡＭにおけるメモリセルアレイと
センスアンプ領域とキャリア捕獲領域等のレイアウトを
説明する。

第５図は、本実施例のＤＲＡＭのレイアラ１−を説明す
るための平面図である。

第５図において、１はＰ−型のシリコン単結晶からなる
基板である。２はメモリセルアレイであり、基板ｌの所
定の主面部に区画して設けられ、メモリセルＭを複数配
置しである。

３はワード線選択回路領域であり、基板ｌのメモリセル
アレイ２の間部の主面部に設けられ、ワード線Ｗ　Ｌ、
を選択するためのワード線選択回路を複数配置し、また
、ワード線Ｗ　Ｌ　ｓを高電位（Ｖｃｃ）にするための
動作回路を配置しである。

４はビット線選択回路領域であり、基板ｌのメモリセル
アレイ２の前記と異なる間の主面部に設けら扛、ビット
線ＢＬを選択するビット線選択回路を複数配置しである
。

５はセンスアンプ領域であり、基板１のメモリセルアレ
イ２の外周部の主面部に設けられ、複数のセンスアンプ
ＳＡを配置しである。

６は周辺回路領域であり、基板１のメモリセルアレイ２
の外周部の主面部に段目られ、入カバソファ回路と出力
バッファ回路とメインアンプ回路等を設けである。７は
ポンディングパッドであ一す、基板１の外周部の上に複
数段けである。８はキャリア捕獲領域であり、メモリセ
ルアレイ２と、ワード線選択回路領域３、ビット線選択
回路領域４、センスアンプ領域５および周辺回路領域６
との間に設けである。キャリア捕獲領域８は、基板１の
メモリセルアレイ２の外周部からその内部に入り込む不
要な少数キャリアを捕獲して、メモリセルＭを構成する
容量素子Ｃに蓄積した情報となる電荷量が不要な少数キ
ャリアの侵入によって低下するのを緩和するためのもの
である。

次に、本実施例の具体的な構造を第２図乃至第４図を用
いて説明する。

第２図Ａは、第３図のｎＡ−ｍＡ切断線における断面図
、第３図は、第５図のメモリセルアレイの要部を示す平
面図、第２図Ｂは、第５図の周辺回路領域６の要部を示
す断面図、第４図は、第３図のｍＶ−ＩＶ切断線におけ
る断面図である。

第２図乃至第４図において、９はｎ−型のウェル領域で
あり、基板１の周辺回路領域６（第５図）の所定の主面
部に設けられ、Ｐ＋型のソース領域２５とドレイン領域
２５とを備えたＭＩＳＦＥＴを形成するために用いられ
るものである。ウェル領域９は、基板ｌの上部に不純物
導入のためのマスクを選択的に形成した後に、例えば、
１２５［ｋ　ｅ　ｙ］程度のエネルギーを有するイオン
打込み技術によってｎ型不純物（リン）を４Ｘ１０”２
　［ａｔｏｍｓ／ｃｄ］程度のドーズ量で基板１の主面
部に導入し、そのｎ型不純物を１１００［”Ｃ］乃至１
２０．０　［’Ｃ］の熱拡散技術によって基板ｌの内部
へ拡散させて形成する。ウェル領域９の主面からその底
部までの深さは、３乃至４［μｍ］程度に形成する。前
記不純物導入のためのマスクは、例えば基板１の表面を
熱酸化技術によって酸化して形成したシリコン酸化膜と
、その上部に化学的気相成長技術（以下、ＣＶＤ技術と
いう）によって形成したナイトライド膜とを用いる。

ｌＯはｎ−型の半導体領域であり、キャリア捕獲領域８
を構成するためのものである。半導体領域１０は、それ
を形成するための専用の製造工程を不要にするために、
ウェル領域９を形成する工程と同一製造工程によって形
成する。したがって、半導体領域ｌＯは、その主面から
底部までの深さをウェル領域９と同様に３乃至４［μｍ
］程度の深さに形成する。半導体領域１０は、その巾が
６乃至７［μｍ］程度になるように形成する。キャリア
捕獲領域８は、半導体領域１０と、ｎ＋型半導体領域２
Ｂとから構成しである。半導体領域２８は、第３図に示
すように、メモリセルアレイ２の角部の半導体領域１０
の主面部に形成する。

また、基板１と半導体領域１０との接合部には空乏層が
生ずる。この空乏層は、半導体領域１０にＩＣの基準電
位よりも高電位１例えば５．０　［Ｖ］の電源型゛位（
Ｖｃｃ）を印加して形成したものである。

一方、半導体領域１０と、メモリセルアレイ２の周辺部
における容量素子Ｃとの間隔は、メモリセルアレイ２の
中央部に設けた容量素子Ｃとそれに隣接する容量素子Ｃ
との間隔程度に離隔する。

前記間隔は、キャリア捕獲領域８が捕獲した不要な少数
キャリアが容量素子Ｃに入り込むのを防止し、また、キ
ャリア捕獲領域８が容量素子Ｃに蓄積された電荷を吸収
するのを防止するためである。

また、半導体領域１０と、その外部に設けられたＭＩＳ
ＦＥＴ、特に、ｎ＋型の半導体領域からなるソース領域
とドレイン領域を備えたＭＩＳＦＥＴ゛とにおいてもメ
モリセルアレイ２の中央部に設けられた容量素子Ｃ相互
の間隔程度に離隔して設ける。前記のように、半導体領
域１０とＭＩＳＦＥＴとを離隔するのは、半導体領域１
０と前記ＭＴＳＦＥＴとの間で不要なリーク電流が流れ
るのを防止するためである。

１１はチャネルストッパ領域であり、基板】、のフィー
ルド絶縁膜１２の下部の所定の主面部に設けられたｎ＋
型の半導体領域またはＰ＋型の半導体領域からなってい
る。なお、ｎ＋型チャネルストッパ領域１１は、必ずし
も設ける必要はなしλ。

前記フィールド絶縁膜１２は、熱酸化技術によって基板
１の表面を酸化して形成したシリコン酸化膜を用いる。

ウェル領域９を形成する製造工程を用いて半導体領域ｌ
Ｏの上面を平坦に形成したので、その上部のフィールド
絶１＃膜１２の上面を平坦に形成することができる。し
たがって、フィールド絶縁膜１２の上部に設けられる導
電層と、絶縁膜を平坦化して形成することができる。

１３はメモリセルアレイ２の所定の主面部に形成した細
孔であり、細孔１３の内壁の全面を覆って設けた絶縁膜
１４と、細孔１３の中を埋め込むように設けた導電層１
５と、基板１とによって容量素子Ｃを形成する。導電層
１５には固定電位例えば電源電位（Ｖｃｃ）を印加する
ことによって絶縁膜１４と基板１との境界面から基板１
の内部に延びる空乏層を形成する。

細孔１３は、異方性エツチング技術を用いて基板１の主
面部を選択的にエツチングすることにより、基板ｌの主
面から細孔１３の底部までの深さが３乃至５［μｍ］程
度になるように形成する。

絶縁膜１４は、例えば、熱酸化技術によって細孔１３の
内壁を酸化して形成したシリコン酸化膜を用い、その膜
厚を３００オングストローム（以下。

［Ａ］と記述する）程度に形成する。または、細孔１３
の内壁の熱酸化によるシリコン酸化膜を１００［Ａ］程
度に形成し、そのシリコン酸化膜を覆うようにＣＶＤ技
術によるシリコンナイトライド膜を１２０［Ａ］程度に
形成し、さらに熱酸化技術によって前記ナイトライド膜
を酸化させることによるシリコン酸化膜を３０［Ａ］程
度に形成して絶縁膜１４を構成する。導電層１５は、Ｃ
ＶＤ技術による多結晶シリコン層を細孔１３の中に埋め
込むように形成した後に、その上面が平坦になるように
前記多結晶シリコン層の不要な部分を選択的に除去して
形成する。

ギヤリア捕獲領域８を半導体領域ｌＯと、前記空乏層と
で構成したことによって、前記空乏層は、基板１の主面
から４乃至５［μｍ］程度の深さに発生する不要な少数
キャリアを捕獲できる。したがって、細孔型容量素子Ｃ
を構成する空乏層に入り込む不要な少数キャリアを低減
できる。特に、メモリセルアレイ２の周辺部のメモリセ
ルを構成する細孔型容量素子Ｃの空乏層に入り込む不要
な少数キャリアを低減することができる。このことによ
り、細孔型容量素子Ｃに蓄積した情報となる電荷量が、
不要な少数キャリアの侵入によって変化するのを緩和す
ることができるので、細孔型容量素子Ｃが前記電荷量を
保持していられる時間、すなわち情報の保持時間を向上
することができる。

１６は導電層であり、導電層１５と電気的に接続してメ
モリセルアレイ２のフィールド絶Ｉ＃膜１２の上部に設
けられ、かつメモリセルＭを構成する後述するＭＩＳＦ
ＥＴＱが設けられた基板１の主面部の上では開孔して設
けられている。導電層１６は、その所定部の上部の絶縁
膜を選択的に除去して形成した接続孔を通して高電位（
Ｖｃｃ）の電源端子に接続され、導電層１５に高電位を
印加するために用いる。導電層１６は、例え＋ｉ、ｃＶ
Ｄ技術による多結晶シリコン層を用い、基板の−Ｌ部の
全面を覆うように６０００乃至８０００［Δ］程度の膜
厚に形成し、その多結晶シリコン層に電気的な低抵抗化
のための不純物を１０２０［ａｔｏｍｓ／Ｃ１１ｆ、］
程度導入した後、前記多結晶シリコン層の不要な部分を
選択的に除去して形成する。

１７は絶縁膜であり、導電層１６を覆うようにその上部
に設けられ、ＭＩＳＦＥＴのゲート電極またはワード線
ＷＬとして用いられる後述する導電層と導電層１６とを
絶縁するものである。

絶縁膜１７は、導電層１６を熱酸化技術によって酸化さ
せることによるシリコン酸化膜を用い、その膜厚を３０
００乃至４０００［Ａ１程度に形成する。絶縁膜１７を
形成したことによって、導電層１６の最終的な膜厚は４
０００乃至５０００［Ａ］程度になる。

１８は絶縁膜であり、ゲート絶縁膜として用いられ、ソ
ース領域またはドレイン領域として用いられるｎ＋型の
半導体領域１９と、ゲート電極として用いられる導電層
２０とともにメモリセルＭのＭＩＳＦＥＴ（第１図のＱ
）を構成するものである。絶縁膜１８は、基板１の表面
を熱酸化技術によった酸化することによるシリコン酸化
膜を用い、その膜厚を３００［Ａ１程度に形成する。

半導体領域１９は、導電層２０を不純物導入のためのマ
スクとして用いｎ型不純物をイオン打込み技術によって
基板ｌの主面部に導入して形成する。

導電層２０は、ＣＶＤ技術による多結晶シリコン層を用
い、該多結晶シリコン層を絶縁膜１７と１８を覆って基
板ｌの上部に３０００乃至４０００［Ａ］程度の膜厚に
形成した後に、絶縁膜１７と１８の所定の上部を、第３
図に示すように、列方向に延在するように前記多結晶シ
リコン層の不要な部分を選択的に除去して形成する。ま
たは。

ＣＶＤ技術による多結晶シリコン層を２０００［Ａ１程
度に形成し、該多結晶シリコン膜の上部にスパッタ技術
によるモリブデンシリサイド層を２０００乃至３０００
［Ａ１程度に形成し、それら多結晶シリコン層とモリブ
デンシリサイド層とを前記のように選択的に除去して、
導電層２０を形成する。導電層２０は、ワード線ＷＬと
して用いられる。

２１は絶縁膜であり、ゲート絶縁膜として用いられ、第
３図に示したようなパターンで設けられたｎ′型の半導
体領域２２からなるソース領域およびドレイン領域と、
ゲート電極として用いられる導電層２３とともに短絡用
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓを構成するものである
。絶縁膜２１と、半導体領域２２および導電層２３は、
それぞれ絶縁膜１８または半導体領域１９あるいは導電
層２０を形成する工程と同一製造工程によって形成する
。

短絡用ＭＩＳＦＥＴＱｓが導通状態、すなわち。

ソース領域からドレイン領域にキャリアの移動が行なわ
れている状態では、そのキャリアがドレイン近傍の電界
によって急激に加速され大きなエネルギーを有するよう
になる（所謂ホットエレクトロンになる）。その大きな
エネルギーを有するキャリアによって短絡用ＭＩＳＦＥ
Ｔのチャネル領域のシリコン原子が励起され、それによ
って不要な少数キャリアが発生する。その不要な少数キ
ャリアがメモリセルアレイ２の内部に入り込むが、半導
体領域１０を用いて構成してキャリア捕獲領域８をメモ
リセルアレイ２の外周部に設けたので不要な少数キャリ
アの侵入を充分に低減できる。

２４は絶縁膜であり、ゲート絶縁膜として用いられ、ソ
ース領域またはドレイン領域として用いら糺るｐ・型の
半導体領域２５と５ゲート電極として用いられる導電層
２６とともに、周辺回路領域６に設けられる相補型ＭＩ
ＳＦＥＴ　（以下、ＣＭＩＳＦＥＴという）を構成する
ものである。

絶縁膜２４と導電層２６は、それぞれ絶縁膜１Ｂまたは
導電層２０を形成する工程と同一製造工程によって形成
する。半導体領域２５は、導電層２６を不純物導入のた
めのマスクとして用い、イオン打込み技術によってｐ型
不純物、例えば、ボロンを基板１の周辺回路領域６の主
面部に導入して形成する。

２７は絶縁膜であり、導電層２０．２３、および２６を
覆って絶縁膜１７．１８．２１．２４およびフィールド
絶縁膜１２の上部に設けである。

絶縁膜２７は１例えば、ＣＶＤ技術によるシリコン酸化
膜を用い、その膜厚を６０００乃至８０００［Δ］程度
に形成する。

２８はＩＩ　’型の半導体領域であり、第３図に示すよ
うなパターンで形成し、その上部の絶縁膜２１と２７を
選択的に除去して形成した接続孔２９を通して導電層３
０に電気的に接続する。半導体領域２８は、半導体領域
１０にＩＣの基準電位より高電位、例えば５．０［Ｖ］
の電源電位（ＶｃＣ）を印加するために用いられるもの
である。また、半導体領域２８は、キャリア捕獲領域８
が捕獲した不要な少数キャリアを半導体領域ｌＯを介し
て収集（コレクト）するためのものでもある。

半導体領域２８は、それを形成するための専用の製造工
程を不要にするために、半導体領域１９を形成する工程
と同一製造工程によって形成する。

３１は導電層であり、絶縁膜１Ｂと２１および２７を選
択的に除去して形成した接続孔３２を通して所定の半導
体領域１９または２２と電気的に接続し、また絶縁膜２
７の所定上部を行方向に延在して設けられ、ピッ１−線
ＢＬとして用いるものである。導電層３１は、例えば、
蒸着技術によるアルミニウム層またはシリコンを含有す
るアルミニウム層を用い、その膜厚を６０００乃至８０
００　［Ａ］程度に形成する。導電層３１を形成する工
程と同一製造工程によって前記導電層３０を形成する。

３３は導電層であり、絶縁膜２７の上部を延在して設け
られている。導電層３３Ａは、その一端が絶縁膜２４と
２７を選択的に除去して形成した接続孔３４を通して所
定の半導体領域２５に接続し、他端が高電位（Ｖｃｃ）
の電源端子に接続しである。導電層３３Ｂは、その一端
が前記と異なる接続孔３４を通して所定の半導体領域２
５に接続し、他端が図示していない他のＭＩＳＦＥＴの
ソース領域またはドレイン領域として用いられるｎ＋型
の半導体領域に接続しである。導電層３３は、前記導電
層３１を形成する工程と同−製造工程によって形成する
。

３５は絶縁膜であり、導電層３０と３１および３３を■
１って絶縁膜２７の上部に設けられ、導電層３０と３１
および３３の保護膜として用いる。

［実施例ＴＩ　］ 第７図は、実施例■を説明するために、第５図のメモリ
セルアレイ２の周辺部の要部を示した平面図、第６図は
、第７図の■−■切断線における断面図である。

第６図および第７図において、ｎ＋型の半導体領域３６
は、半導体領域ｌＯの所定主面部を延在して設けられ、
またその所定部は実施例Ｉと同様に接続孔２９を通して
導電層３０に電気的に接続されている。半導体領域３６
は、半導体領域１０にＩＣの基準電位より高電位、例え
ば５．０　［Ｖ］の電源電位を良好に印加するためのも
のである。

導電層３０と半導体領域ｌＯとの接続部分から遠ざかる
程、半導体領域１ｏの電位は電源電位（Ｖｃｃ）より低
下する。この電位の低下は、半導体領域１０の内部での
電位降下によるものである。この電位降下を小さくする
ため、半導体領域ｌＯの内部に、低抵抗化のための不純
物濃度がきわめて大きい半導体領域３６を設けたことが
本実施例の特徴である。半導体領域３６の抵抗値が半導
体領域ｌＯの抵抗値に対して無視できる程度に小さいの
で、導電層３０によって給電される前記高電位を半導体
領域１０に略均−に印加することができる。したがって
、半導体領域１０と導電層３０との接続部分から遠方の
キャリア捕獲領域８においても、不要な少数キャリアを
良好に捕獲することができる。

また、半導体領域３６は、キャリア捕獲領域８によって
捕獲された不要な少数キャリアを基板ｌの外部へ搬出す
るための伝送路として用いるものである。

半導体領域３６は、法王に述べる製造方法によって形成
する。

ウェル領域９、半導体領域１０、チャネルストッパ領域
１１を形成した後のフィールド絶縁膜１２を形成する熱
酸化工程において、半導体領域３６が設けられるべき基
板ｌの主面部を酸化しなり）ようにする。そして、細孔
１３、絶縁膜１４、導電層１５．１６、絶縁膜１７、絶
縁膜１８．２４、導電層２０．２３．２６を実施例１と
１８］様しこ順次形成する。次に、半導体領域３６を形
成するための専用の製造工程を不要にするために、半導
体領域１９．２２を形成する工程と同一製造工程しこよ
って半導体領域３６を形成する。

［実施例■］ 本実施例■は、実施例■の半導体領域３６の上部にメモ
リセルアレイ２を囲むように、列方向および行方向に延
在する導電層（以下、導電層Ｉという）を設けた例であ
る。従って、実施例■は、実施例■を説明するために用
いた第６図および第７図を用いて説明する。

導電層Ｉは、実施例■の導電層３０と３１および３３と
を形成する製造工程によって、これらの導電層を形成す
る前に形成する。すなわち、導電層Ｉは、例えば、蒸着
技術によるアルミニウム層またはシリコンを含有するア
ルミニウム層を用１（、その膜厚を６０００乃至８００
０［Ａ］程度番−形成する。半導体領域３６に導電層Ｉ
を、絶縁膜１８と２７とを選択的に除去して形成し、た
接続孔を通して電気的に接続する。前記接続孔側よ、導
電層ｌが行方向に延在する部分では導電層２０の相互の
間に複数形成し、また導電層１力〜クリ方向番こ延在す
る部分では一定の間隔で複数形成する。導電層ｒを形成
した後に、絶縁膜３５を形成し、次しこ導電層３０と３
１および３３とを形成する。

導電層３０は、絶縁膜３５を選択内側こ除去して形成し
た接続孔を通して導電層Ｉし；接続する。Ｍｆ記接続孔
は、例えば、導電層Ｉの角部しこ形成する。

次に、導電ＷＩ３０と３１とを覆う絶縁膜を形成づ−る
。この絶縁膜は、例えば、ＣＶＤ技術１こよるシリコン
酸化膜を用い、その膜厚を１００００　［Δ］程度に形
成する。

導電層■を形成したことによって、導電層Ｉの抵抗値が
半導体領域３６の抵抗値より小さν）ので。

半導体領域１０にＩＣの基準電位より高電位、伊１えば
５，０．［Ｖ］電源電位（ｖＣＣ）を良好ｔ：　＋：ｐ
加できる。また、導電層■と半導体領域３６との接続部
分、すなわち、接続孔を複数個設けたので、半導体領域
１０に前記高電位を極めて良好に印加できる。

［実施例■］ 実施例■は、実施例■において、半導体領域１０の不純
物濃度をウェル領域９より大きくした例である。従って
、実施例■について、実施例Ｉを説明するために用いた
第２図Ａを用いて説明する。

ウェル領域９は、実施例Ｉと同様に４Ｘ１０”［ａｔｏ
ｍｓ／ｃ賢］程度のド賢人程度導入したｎ型不純物によ
って形成する。

半導体領域１０は、それを形成するためのｎ型不純物を
、例えば４　Ｘ　１０”　ｊ［ａ　ｔ　ｏｒｎｓ／ｃｎ
ｆ］程度のドース量で導入することによって形成する。

ウェル領域９を形成するための不純物と、半導体領域１
０を形成するための１１型不純物とは、それぞれ異なる
イオン杓込み］−程によって基板１の主面部に導入する
。そして、同一の熱拡散工程によって前記ｒ１型不純物
を基板ｌの中に拡散して形成する。

半導体領域１０は、その内部のＩＩ型不純物の濃度が向
上するので、半導体領域１０の抵抗値を低減できる。さ
らに、半導体領域１０から延びる空乏層が、基＃ｉ１の
中に深く形成される。したがって、キャリア捕獲領域８
は、ウェル領域９と同程度の不純物濃度を有する半導体
領域ｌＯによって構成したキャリア捕獲領域８よりも、
基板１の深い所に発生する不要な少数キャリアを捕獲で
きる。

［実施例Ｖ］ 本発明の他の実施例■は、メモリセルを構成するＭＩＳ
ＦＥＴのソース領域とドレイン領域とがｐ＋の半導体領
域からなるＤＲＡＭのキャリア捕獲領域について説明す
る。

本実施例■の基板（以下、基板Ｖという）は、ｎ−型で
ある。基板■のメモリセルアレイの外周の主面部にρ−
型の半導体領域からなる半導体領域（以下、半導体領域
■という）を実施例Ｉの１′。

導体領域１０と同様のレイアラ１へに形成する。、半導
体領域■は、基板■の周辺の主面部に設けられる竪）−
型のウェル領域（以下、ウェル領域■とい゛））を形成
する工程と同一製造工程によって形成するＩＩ　！ｌ’
：導体領域■と、前記ウェル領域■とは、ｔ）型不純物
、例えば、ボロンを基板■の主面部に導入した後、その
Ｐ型不純物を熱拡散技術によって基板■の内部に拡散し
て形成する。前記Ｐ型不純物は、１２５［ｋｃｖ１程度
の工不ルキニを有するイオン月込み技術によって４ＸＪ
０１２　［ａ＋　ｏ　ｍ　ｓ　／　ｔ：ｎｆ　］程度の
ドース量で基板■に導入する＋２１′−導体領域Ｖは、
ウェル領域■と同様に、基板ｖの主面から３乃至４［μ
ｍｌ程度の深さにまで形成する。半導体領域■は、実施
例Ｉの半導体領域２８と同様にメモリセルアレイの角部
の主面部にＰ゛型の半導体領域（以下、半導体領域Ｖｐ
という）を備えている。半導体領域ＶＰは４その１〕部
の絶縁膜を選択的に除去して形成した接続孔を通して導
電層に接続してあり、また前記導電層は、ＩＣの基準電
位（例えばＯ［Ｖ］）に接続する１、 なお、基板■には、高電位（例えば５．０　［Ｖ］）を
印加する。

半導体領域■は、半導体領域ｖｐとともにキャリア捕獲
領域を構成する。

メモリセルＭを構成する容態素子Ｃは、実施例Ｉと同様
に細孔を用いて構成する。細孔の中に設ける導電層は、
低電位（例えば、Ｏ［Ｖ］　）の導電層に接続する。

前記キャリア捕獲領域は、基板Ｖの中の不要な少数キャ
リア（正孔）を捕獲するので１．メモリセルアレイの中
に入り込む不要な少数キャリアを低減する。

［実施例■］ 第８図は２本実施例■を説明するためのＤ　Ｒ，ＡＭの
平面図である。

第８図おいて、３７は、基板バイアス回路であり、周辺
回路領域６の所定部に設けられており、基板１に負電位
、例えは、−２，５乃至−３，０［Ｖ］を印加するため
のものである。

キャリア捕獲領域８Ａは、基板１の基板バイアス回路３
７の外周部に設けられ、基板バイアス回路、特にこＪｌ
、の整流回路から基板１の内部へ注入される不要な少数
キャリアを捕獲するものである。

キャリア捕獲領域８Ａは、実施例■または実施例ＩＩに
おいて説明したキャリア捕獲領域８′と同様の構成にな
っている。したがって、図示していないが、キャリア捕
獲領域８ＡはＩＣの基準電位より高電位、例えば５．０
　［Ｖ］の電源電位に接続されている。キャリア捕獲領
域８Ａを基板バイアス回路３７を囲むように、それに近
接して設けたことによって基板バイアス回路３７から基
板１の内部に注入される不要な少数キャリアを良好に捕
獲することができる。前記不要な少数キャリアは、基板
バイアス回路３７から等方的に基板ｌの内部ｌ＼拡散し
、　ＪＡ板バイアス回路３７から離れるに従がって基板
１の内部に深く侵透する。したがって、ギヤリア捕獲領
域８Ａが基板バイアス回路領域３７に近い程それから発
生する不要な少数キャリアを良好に捕獲できるものであ
る。

［実施例■］ 本発明の他の実施例■について、第９図を用いて説明す
る７ 第９図は、本実施例■を説明するためのＤＲＡＭの平面
図である。

キャリア捕獲領域８Ｂは、実施例■において説明したキ
ャリア捕獲領域８Ａのポンディングパッド７の側の部分
を除いて、基板バイアス回路３７の外周部に設けである
。基板バイアス回路３７から基板１の内部に注入され、
ポンディングパッド７の側へ拡散していく不要な少数キ
ャリアは、細孔型容量素子Ｃに影響を与えない。したが
って。

基板バイアス回路３７のポンディングパッド７の側にキ
ャリア捕獲領域８Ｂを設けていない。

キャリア捕獲領域８Ｃは、メモリセルアレイ２とビット
線選択回路領域５との外周部を囲むように設けである。

前記キャリア捕獲領域８Ｃによって、メモリセルアレイ
２の内部に入り込む不要な少数キャリアを低減すること
ができる。

［実施例■］ 本発明の他の実施例■について、第１０図を用いて説明
する。

第１０図は、本実施例■を説明するだめのＤＲＡＭの平
面図である。

本実施例■のＤＲＡＭは、センスアンプ領域５がメモリ
セルアレイ２とビット線選択回路領域４との間に設けで
ある。

キャリア捕獲領域８Ｄは、第１Ｏ図に示すように、基板
バイアス回路３７が設けである周辺回路領域６に近接し
ている方のメモリセルアレイ２をセンスアンプ領域５お
よび周辺回路領域６から遮蔽するように設けである。

キャリア捕獲領域８Ｄによって、特に、基板バイ／ス回
路３７から発生し、メモリセルアレイ２に入り込む不要
な少数キャリアを低減する。

また、メモリセルアレイ２とセンスアンプ領域５どの間
に設けたキャリア捕獲領域８Ｄは、センスアンプを動作
させることによって発生する不要な少数キャリアがメモ
リセルアレイ２に入り込むのｒｒ　（Ｕ滅するものであ
る。さらに、ダミーセルを用いてメモリセルに書き込ま
れた情報を読み出す方式のＤ　Ｒ，Ａ　Ｍでは、ダミー
セルを構成する容量素子から基板内部に少数キャリアが
注入さ、Ｉ【、る。

前記少数キャリアは、不要な少数キャリアとなって、Ｄ
ＲＡＭのラフ１〜エラーの原因となるので、ダミーセル
を備えたＤＲＡＭでは、ダミーセルをキャリア捕獲領域
８Ｄとセンスアンプ領域５との間に設ける。

キャリア捕獲領域８Ｄは、ダミーセルを構成する容量素
子から注入された不要な少数キＡ・リアがメモリセルア
レイ２に入り込むのを低減する。

「実施例■］ 本発明の他の実施例■について、第１１図を用いて説明
する。

第１１図は、本実施例医を説明するためのＤ　ＲＡＭの
平面図である。

第１１図において、キャリア捕獲領域８Ｅは、センスア
ンプ領域５およびワード線選択回路領域３のそ九ぞれの
外周部に設けてあり、また、周辺回路領域６とメモリセ
ルアレイ２との間に設けである。キャリアの捕獲領域８
Ｅは、周辺回路領域６、センスアンプ領域５およびワー
ド線選択回路領域３から発生する不要な少数キャリアを
捕獲する。ビット線選択回路領域４から発生する不要な
少数キャリアは、センスアンプ領域５の外周部のキャリ
ア捕獲領域８Ｅが捕獲する。前記不要な少数キャリアは
、周辺回路領域６等に設けであるＭＩＳＦＥＴを動作す
ることによって、前記ＭＴＳＦＥＴの主とし、てチャネ
ル領域から発生する。

キャリア捕獲領域８Ｅを設けたことによって、メモリセ
ルアレイ２に入り込む不要な少数キャリアを低減するこ
とができる。

［実施例Ｘ］ 本発明の他の実施例Ｘについて、第１２図を用いて説明
する。

第１２図は１本実施例Ｘを説明するためのＤ　ＲＡＭの
平面図である。

第１２図において、キャリア捕獲領域８Ｆは。

メモリセルアレイ２の外周部にコの字状に設けである。

キャリア捕獲領域８Ｆは、コの字状に限定さ狙るもので
はなく、メモリセルアレイ２を周辺回路領域６、センス
アンプ領域５、ワード線選択回路領域３およびビット線
選択回路領域４から遮蔽するものであればよい。

実施例■、■、■およびＸのそれぞれのキャリア捕獲領
域８Ｂ、８Ｃ１８Ｄ、８Ｅおよび８Ｆは、実施例Ｉのキ
ャリア捕獲領域８と同様に構成する。

または、キャリア捕獲領域８Ｂ、８Ｃ１８Ｄ、８Ｅおよ
び８Ｆを実施例■のキャリア捕獲領域８と同様に構成す
る。

［効果コ 本願によって開示された新規な技術手段によれば、以下
の効果を得ることができる。

（１）メモリセルアレイの外周部に３乃至４［ＩＬｍ］
程度の深さを有す、る半導体領域を形成し、該半導体領
域と、それと血抜との境界部に形成される空乏層とによ
ってキャリア捕獲領域を構成し、たことにより、該キャ
リア捕獲領域は、基板の主面から細孔型容量素子を構成
する細孔の底部程度の深さまでの範囲に発生する不要な
少数キャリアを充分に捕獲することができるので、前記
細孔型容量素子に侵入する不′要な少数キャリアを低減
することができる。

（２）前記（１）により、前記細孔型容量素子に蓄積さ
れた情報となる電荷量の変化を低減することができるの
で、情報の書き込みから再書き込みまでの時間、所謂リ
フレッシュタイムを向上することができる。

（３）前記（２）により、ＤＲＡＭへ書き込まれた情報
の再書き込みの頻度を低減することができるので、総合
的な再書き込みに要する時間が低減され、したがって、
ＤＲＡＭの実効的な動作速度を向上することができる。

以」二、本発明を実施例にもとづき具体的に説明したが
、本発明は、前記実施例に限定されるものではなくその
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。

例えば、本発明は、基板の主面の上部に絶縁膜を介し、
て設けられた平板状の導電層と、該導電層に高電位（Ｖ
ｃｃ）を位加することによりその下部の基板の主面部に
形成される空乏層とからなる容量素子と、ＭＩＳＦＥＴ
との直列回路からなるメモリセルを備えたＤＲＡＭに適
用すれば、極めて有効であることはいうまでもない。

【図面の簡単な説明】

第１図は、ＤＲＡＭのメモリセルアレイの等価回路図、 第２図Ａは、第３図のＨＡ−ＨＡ切断線における断面図
、 第２図Ｂは、第５図における周辺回路領域の要部を示す
断面図。 第３図は、実施例Ｉを説明するために、第５図のメモリ
セルアレイの周辺部の要部を示す断面図、第４図は、第
３図のＩＶ−ＩＶ切断線における断面図、 第５図は、実施例■のＤＲＡＭのＩノイアウトを説明す
るための平面図、 第６図は、第７図のＶｌ−Ｖｌ切断線における断面図、 第７図は、実施例■を説明するために、第５図のメモリ
セルアレイの周辺部の要部を示す平面図、第８図は、本
発明の実施例■を説明するための１’ｌ　ＲＡ　Ｍの平
面図、 第９図は、本発明の実施例■を説明するためのＤ　ＲＡ
　Ｍの平面図、 第１０図は、本発明の実施例■を説明するためのＤ　Ｒ
Ａ　Ｍの平面図、 第１１図は、本発明の実施例■を説明するためのＤＲＡ
Ｍの平面図、 第１２図は、本発明の実施例Ｘを説明するためのＤＲＡ
Ｍの平面図である。 １・基板、２・・・メモリセルアレイ、３・・・ワード
線選択回路領域、４・ビット線選択回路領域、５・・・
センスアンプ領域、６・・・周辺回路領域、７・・・ポ
ンディングパッド、８．８Ａ、８Ｂ、８Ｃ１８Ｄ、８Ｅ
および８Ｆ・・・キャリア捕獲領域、９・・・ウェル領
域、１０・・半導体領域、１１・・・チャネルストッパ
領域、１２・・・フィールド絶縁膜、１３・・細孔、１
４．１７．１８．２１．２４．２７および３５・・絶縁
膜、ｉ　５．１６．２０．２３．２６．３０゜３１およ
び３３・・・導電層、１９．２２．２５，２８および３
６・半導体領域、２９．３２および３４・・・接続孔、
３７・・・基板バイアス回路。 第　　４　　図 第　　５　　図 第　　７　　図 第　　８　　図 第　　９　　図 第　　１０　図 第　　１１　図 第１２図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板に設けられたメモリセルア
   レイと、半導体基板の前記メモリセルアレイと離隔する
   主面部に設けられたウェル領域と、半導体基板のメモリ
   セルアレイの外周部の少なくとも一部の主面部に設けら
   れたキャリア捕獲領域とを備えた半導体集積回路装置で
   あって、前記キャリア捕獲領域が前記ウェル領域と同程
   度の深さを有し、かつ第２導電型の半導体領域を用いて
   構成したことを特徴とする半導体集積回路装置。 ２、前記メモリセルアレイは、絶縁ゲート型電界効果ト
   ランジスタと容量素子との直列回路からなるメモリセル
   を前記半導体基板に複数形成して構成したものであるこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路装置。 ３、前記容量素子は、半導体基板の主面に接して設けら
   れた絶縁膜と、該絶縁膜の上に設けられた導電層と、半
   導体基板と前記絶縁膜との境界部から半導基板の内部に
   形成された空乏層とによって構成されたことを特徴とす
   る特許請求の範囲第２項記載の半導体集積回路装置。 ４、前記容量素子は、半導体基板の主面からその内部方
   向に延在して形成された細孔と、該細孔の内壁を覆う絶
   縁膜と、細孔の中にそれを埋め込むように設けられた導
   電層と、前記絶縁膜と半導体基板との境界面から半導体
   基板の内部に形成される空乏層とからなることを特徴と
   する特許請求の範囲第２項記載の半導体集積回路装置。