JPH02129960A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH02129960A JPH02129960A JP63282554A JP28255488A JPH02129960A JP H02129960 A JPH02129960 A JP H02129960A JP 63282554 A JP63282554 A JP 63282554A JP 28255488 A JP28255488 A JP 28255488A JP H02129960 A JPH02129960 A JP H02129960A
- Authority
- JP
- Japan
- Prior art keywords
- concentration impurity
- type
- impurity region
- mos transistor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 230000010354 integration Effects 0.000 abstract description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 230000005684 electric field Effects 0.000 abstract description 4
- 230000006870 function Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
〔発明の概要〕
本発明は、負荷ＭＯＳトランジスタと駆動トランジスタ
でそのメモリセルのフリップフロップ回路が構成される
半導体メモリにおいて、その負荷ＭＯＳトランジスタは
不純物を含む半導体層を用いて形成され、そのソース・
ドレイン領域は第１導電型の高濃度不純物領域のゲート
近傍には第２導電型の低濃度不純物領域が形成される構
造とすることにより、バルク等のＭＯＳ トランジスタ
との直接的な接続を可能とさせ、その高集積化を実現さ
せるものである。
でそのメモリセルのフリップフロップ回路が構成される
半導体メモリにおいて、その負荷ＭＯＳトランジスタは
不純物を含む半導体層を用いて形成され、そのソース・
ドレイン領域は第１導電型の高濃度不純物領域のゲート
近傍には第２導電型の低濃度不純物領域が形成される構
造とすることにより、バルク等のＭＯＳ トランジスタ
との直接的な接続を可能とさせ、その高集積化を実現さ
せるものである。
一般に、ＳＲＡＭのメモリセルの構造として、高抵抗負
荷を用いるものと、フルＣＭＯ３構成にされるものが知
られている。現在では、高抵抗負荷をトランジスタ部の
上部に形成することで、集積化を図ることができるため
、高抵抗負荷を用いるタイプのものが普及している。
荷を用いるものと、フルＣＭＯ３構成にされるものが知
られている。現在では、高抵抗負荷をトランジスタ部の
上部に形成することで、集積化を図ることができるため
、高抵抗負荷を用いるタイプのものが普及している。
しかし、ＳＲＡＭの集積度を高めて行くと、例えば幅０
．５μｍ、長さ３μｍ程度のサイズのポリシリコン抵抗
層を形成する必要がある。このため現在の技術の延長で
は、集積化が困難となり、高抵抗負荷を用いるタイプに
代わり、フルＣＭＯ３構成のメモリセルが注目されてい
る。
．５μｍ、長さ３μｍ程度のサイズのポリシリコン抵抗
層を形成する必要がある。このため現在の技術の延長で
は、集積化が困難となり、高抵抗負荷を用いるタイプに
代わり、フルＣＭＯ３構成のメモリセルが注目されてい
る。
第３図はフルＣＭＯ３構成のメモリセルの回路であり、
ｐＭＯ３ｌ−ランジスタ３１．３２は負荷ＭＯＳトラン
ジスタである。ｎＭＯ３ｌ−ランジス。
ｐＭＯ３ｌ−ランジスタ３１．３２は負荷ＭＯＳトラン
ジスタである。ｎＭＯ３ｌ−ランジス。
り３３３４は駆動トランジスタである。これらトランジ
スタ３１〜３４によりフリップフロップ回路が構成され
る。また、その入出力端子には、ゲートをワード線ＷＬ
とするスイッチングトランジスタ３５．３６が設けられ
、それぞれビット線ｂｉｔ、ｂｉｔに接続する。
スタ３１〜３４によりフリップフロップ回路が構成され
る。また、その入出力端子には、ゲートをワード線ＷＬ
とするスイッチングトランジスタ３５．３６が設けられ
、それぞれビット線ｂｉｔ、ｂｉｔに接続する。
このような回路のメモリセルを高集積に実現するだめの
構造としては、第４図に示すような構造のものがある。
構造としては、第４図に示すような構造のものがある。
第４図に示すメモリセルの構造は、バルクのｎＭＯｓト
ランジスタ４０上に薄膜のＰＭＯＳトランジスタ４１を
積層して設けており、そのゲート４２は共通にされる。
ランジスタ４０上に薄膜のＰＭＯＳトランジスタ４１を
積層して設けており、そのゲート４２は共通にされる。
積層しているため高集積化が可能である。ｎＭＯＳトラ
ンジスタ４０は駆動トランジスタであり、そのソース・
ドレイン領域４３．４３はｎ０型の高濃度不純物領域で
ある。ｐＭＯＳトランジスタ４１は負荷トランジスタで
あり、薄膜の半導体層４５のソース・ドレイン領域４４
．４４はｐ″′型の高濃度不純物領域である。
ンジスタ４０は駆動トランジスタであり、そのソース・
ドレイン領域４３．４３はｎ０型の高濃度不純物領域で
ある。ｐＭＯＳトランジスタ４１は負荷トランジスタで
あり、薄膜の半導体層４５のソース・ドレイン領域４４
．４４はｐ″′型の高濃度不純物領域である。
ところが、上述のようなフルＣＭＯ３構成のメモリセル
構造とした場合には、電気的な接続の問題が生ずること
になる。
構造とした場合には、電気的な接続の問題が生ずること
になる。
すなわち第４図において、薄膜のＰＭＯＳトランジスタ
のソース・ドレイン領域４４となるＰ９型め高濃度不純
物領域と、駆動トランジスタのソース・ドレイン領域４
３となるｎ゛型の高濃度不純物領域は、直接接続した場
合に接合が生ずるため、その接続にｎ４型のドープトポ
リシリコン層や金属層等の接続層４６を以て接続する必
要がある。従って、このような接続層４６を形成する分
だけ、プロセスが複雑化し、その高集積化も容易でない
、また、接続層４６をポリシリコン層とした場合では、
反対導電型のポリシリコン層同士の接続が必須となり、
その素子特性は好ましいものではない。
のソース・ドレイン領域４４となるＰ９型め高濃度不純
物領域と、駆動トランジスタのソース・ドレイン領域４
３となるｎ゛型の高濃度不純物領域は、直接接続した場
合に接合が生ずるため、その接続にｎ４型のドープトポ
リシリコン層や金属層等の接続層４６を以て接続する必
要がある。従って、このような接続層４６を形成する分
だけ、プロセスが複雑化し、その高集積化も容易でない
、また、接続層４６をポリシリコン層とした場合では、
反対導電型のポリシリコン層同士の接続が必須となり、
その素子特性は好ましいものではない。
そこで、本発明は負荷ＭＯＳトランジスタの駆動トラン
ジスタへの直接的な接続を可能にし、その高集積化を図
るような半導体メモリの提供を目的とする。
ジスタへの直接的な接続を可能にし、その高集積化を図
るような半導体メモリの提供を目的とする。
上述の目的を達成するため、本発明の半導体メモリは、
一対の負荷ＭＯＳトランジスタ及び一対の駆動トランジ
スタで形成されたフリップフロップ回路と、一対のスイ
ッチングトランジスタによりメモリセルが構成されたも
のであって、第１導電型の不純物を含む半導体層に上記
負荷ＭＯＳトランジスタのチャンネルが形成され、その
負荷ＭＯＳトランジスタのソース・ドレイン領域は第１
導電型の高濃度不純物領域とその高濃度不純物領域のチ
ャンネル側に設けられた第２導電型の低濃度不純物領域
とからなることを特徴とする。
一対の負荷ＭＯＳトランジスタ及び一対の駆動トランジ
スタで形成されたフリップフロップ回路と、一対のスイ
ッチングトランジスタによりメモリセルが構成されたも
のであって、第１導電型の不純物を含む半導体層に上記
負荷ＭＯＳトランジスタのチャンネルが形成され、その
負荷ＭＯＳトランジスタのソース・ドレイン領域は第１
導電型の高濃度不純物領域とその高濃度不純物領域のチ
ャンネル側に設けられた第２導電型の低濃度不純物領域
とからなることを特徴とする。
ここで、上記半導体層は絶縁基体上や絶縁層に接して形
成される構造とされ、負荷ＭＯＳトランジスタのチャン
ネルとなる領域は、ゲート電圧によりオフとなる時に第
２導電型とされ、ゲート電圧によりオンとなる時に第１
導電型とされる導電型にすることができる。
成される構造とされ、負荷ＭＯＳトランジスタのチャン
ネルとなる領域は、ゲート電圧によりオフとなる時に第
２導電型とされ、ゲート電圧によりオンとなる時に第１
導電型とされる導電型にすることができる。
負荷ＭＯＳトランジスタのソース・ドレイン領域の構造
を第１導電型の高濃度不純物領域とその高濃度不純物領
域のチャンネル側に設けられた第２導電型の低濃度不純
物領域とにすることで、その高濃度不純物領域をバルク
の駆動トランジスタと同じ導電型に合わせることができ
る。
を第１導電型の高濃度不純物領域とその高濃度不純物領
域のチャンネル側に設けられた第２導電型の低濃度不純
物領域とにすることで、その高濃度不純物領域をバルク
の駆動トランジスタと同じ導電型に合わせることができ
る。
このことを第１図を参照しながら説明すると、例えば第
１導電型をｎ型とし、第２導電型をｐ型とすると、その
負荷ＭＯＳトランジスタ１は、その半導体層２の構造に
おいてｎ″ｐ−ｎ（またはｐ−）ｐ−ｎ’型になる。そ
して、チャンネル３の導電型はゲート電極４に印加され
るゲート電圧によって変化する。まず、ゲート電圧が接
地電圧ＧＮＤ （例えばＯＶ）の時には、チャンネルの
導電型はｐ−であり、ドレイン電圧はドレイン近傍のＰ
Ｎ接合に全てかかり、トンネルリークにより電流が流れ
る。また、ゲート電極が電源電圧■。。
１導電型をｎ型とし、第２導電型をｐ型とすると、その
負荷ＭＯＳトランジスタ１は、その半導体層２の構造に
おいてｎ″ｐ−ｎ（またはｐ−）ｐ−ｎ’型になる。そ
して、チャンネル３の導電型はゲート電極４に印加され
るゲート電圧によって変化する。まず、ゲート電圧が接
地電圧ＧＮＤ （例えばＯＶ）の時には、チャンネルの
導電型はｐ−であり、ドレイン電圧はドレイン近傍のＰ
Ｎ接合に全てかかり、トンネルリークにより電流が流れ
る。また、ゲート電極が電源電圧■。。
（例えば５Ｖ）の時には、そのチャンネルの導電型はｎ
型になり、ＰＮ接合の逆バイアス状態が２つ形成されて
、リーク電流は十分に小さいものとなる。従って、ゲー
ト電圧の値によって、その抵抗値が大きく変化すること
になり、負荷として機能することになる。この場合、当
該負荷ＭＯＳトランジスタはゲート電圧に応じて９ＭＯ
Ｓトランジスタと同様に機能するにも拘わらず、高濃度
不純物領域はｎ゛型となる。従って、例えばバルクのｎ
ＭＯＳトランジスタからなる駆動トランジスタにも直接
的な接続が可能となる。
型になり、ＰＮ接合の逆バイアス状態が２つ形成されて
、リーク電流は十分に小さいものとなる。従って、ゲー
ト電圧の値によって、その抵抗値が大きく変化すること
になり、負荷として機能することになる。この場合、当
該負荷ＭＯＳトランジスタはゲート電圧に応じて９ＭＯ
Ｓトランジスタと同様に機能するにも拘わらず、高濃度
不純物領域はｎ゛型となる。従って、例えばバルクのｎ
ＭＯＳトランジスタからなる駆動トランジスタにも直接
的な接続が可能となる。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例は、負荷ＭＯＳトランジスタを薄膜のｎ″ｐ−
ｎ（またはｐ−）ｐ−ｎ”型の半導体層に形成したもの
であり、駆動トランジスタとなるバルクのＭＯＳトラン
ジスタ上に負荷ＭＯＳトランジスタが積層された構造を
有している。また、そのメモリセルの回路構成は第４図
の回路構成を有する。
ｎ（またはｐ−）ｐ−ｎ”型の半導体層に形成したもの
であり、駆動トランジスタとなるバルクのＭＯＳトラン
ジスタ上に負荷ＭＯＳトランジスタが積層された構造を
有している。また、そのメモリセルの回路構成は第４図
の回路構成を有する。
その負荷ＭＯＳトランジスタと駆動トランジスタの主要
な部分の断面は、第２図に示す構造となる。まず、バル
クのｐ型のシリコン基板１１の表面には、ゲート絶縁１
１１１２を介してゲート電極１３が形成される。このゲ
ート電極１３の下部のｐ型のシリコン基板１１は駆動ト
ランジスタｌＯのチャンネル形成領域１４となり、この
チャンネル形成領域１４を挟んで対向するようにｎ゛型
の高濃度不純物領域１５．１５が形成される。
な部分の断面は、第２図に示す構造となる。まず、バル
クのｐ型のシリコン基板１１の表面には、ゲート絶縁１
１１１２を介してゲート電極１３が形成される。このゲ
ート電極１３の下部のｐ型のシリコン基板１１は駆動ト
ランジスタｌＯのチャンネル形成領域１４となり、この
チャンネル形成領域１４を挟んで対向するようにｎ゛型
の高濃度不純物領域１５．１５が形成される。
この駆動トランジスタ１０上には、同じゲート電極１４
を用いた負荷ＭＯ３Ｉ−ランジスタ１６が形成される。
を用いた負荷ＭＯ３Ｉ−ランジスタ１６が形成される。
この負荷ＭＯＳトランジスタ１６は、絶縁Ｎ１７上に形
成された不純物を含む半導体層１８を用いており、この
半導体層１８は例えばシリコン層である。この半導体層
１８の上記ゲート電極１４の上部の領域は、当該ＭＯＳ
トランジスタ１６のチャンネル形成領域１９であり、ゲ
ート電圧が接地電圧ＧＮＤの時にＰ−型の不純物領域と
なり、ゲート電圧が電源電圧ＶＤＤの時にｎ型の不純物
領域となる。このチャンネル形成領域工９を挟んでゲー
ト１ｉ極の近傍の半導体層１８には、第２導電型である
ｐ−型の低濃度不純物領域２０゜２０が形成される。こ
れらｐ−型の低濃度不純物領域２０．２０の濃度は、例
えば１〜２Ｘ１０’マＣａ＋ −’程度である。また、
これらｐ−型の低濃度不純物領域２０．２０の電流が流
れる方向の幅は０゜３〜０．４μｍ程度のサイズとされ
る。そして、それらｐ−型の低濃度不純物領域２０．２
０のさらに外側の半導体層１８には、第１導電型である
ｎ゛型の高濃度不純物領域２１．２２が形成される。
成された不純物を含む半導体層１８を用いており、この
半導体層１８は例えばシリコン層である。この半導体層
１８の上記ゲート電極１４の上部の領域は、当該ＭＯＳ
トランジスタ１６のチャンネル形成領域１９であり、ゲ
ート電圧が接地電圧ＧＮＤの時にＰ−型の不純物領域と
なり、ゲート電圧が電源電圧ＶＤＤの時にｎ型の不純物
領域となる。このチャンネル形成領域工９を挟んでゲー
ト１ｉ極の近傍の半導体層１８には、第２導電型である
ｐ−型の低濃度不純物領域２０゜２０が形成される。こ
れらｐ−型の低濃度不純物領域２０．２０の濃度は、例
えば１〜２Ｘ１０’マＣａ＋ −’程度である。また、
これらｐ−型の低濃度不純物領域２０．２０の電流が流
れる方向の幅は０゜３〜０．４μｍ程度のサイズとされ
る。そして、それらｐ−型の低濃度不純物領域２０．２
０のさらに外側の半導体層１８には、第１導電型である
ｎ゛型の高濃度不純物領域２１．２２が形成される。
これらｎ°型の高濃度不純物領域２１．２２の一方の高
濃度不純物領域２２は、絶縁層１７の表面に沿って延在
され、バルクＭＯＳトランジスタのソース・ドレイン領
域であるｎ゛型の高濃度不純物領域１５と接続部２３で
直接的に接続する。これら高濃度不純物領域２２と高濃
度不純物領域１５は同じｎ°型であるために接合が生ず
るような問題はない。
濃度不純物領域２２は、絶縁層１７の表面に沿って延在
され、バルクＭＯＳトランジスタのソース・ドレイン領
域であるｎ゛型の高濃度不純物領域１５と接続部２３で
直接的に接続する。これら高濃度不純物領域２２と高濃
度不純物領域１５は同じｎ°型であるために接合が生ず
るような問題はない。
ここで、このようなメモリセルの構造を有する半導体メ
モリの作動について簡単に説明すると、上述の〔作用〕
でも説明したように、ゲート電極１４に印加される電圧
によって、負荷ＭＯ３Ｉ−ランジスタ１６を流れる電流
が異なるため、十分にＳＲＡＭのメモリセルを構成する
素子として機能することになる。まず、ゲート電圧が接
地電圧ＧＮＤ（例えばＯＶ）の時は、チャンネル形成領
域ｌ６の導電型はｐ−型の不純物領域となり、素子はｎ
’ ｐ−ｎ”構造となる。従って、ドレイン電圧はドレ
イン近傍のｐｎ接合に全てかかることになり、ｌ・ンネ
ルリークが発生して電流が流れることになる。また、ゲ
ート電圧が電源電圧Ｖｏｗ（例えば５Ｖ）の時は、チャ
ンネル形成領域１６に反転層が形成され、素子はｎ″ｐ
−ｎｐ−ｎ＋構造となり、逆バイアスのｐｎ接合が２つ
形成されることになる。このため１つのｐｎ接合当たり
にかかる電界は半減する。一般に、トンネルリークは電
界に対して指数関数的な依存性を持つために、電界が半
減することで、トンネルリークは十分に小さいものとな
る。従って、ソース・ドレイン間の電流は発生電流が支
配的になり、例えば抵抗に換算すると１５０テラオ一ム
程度の抵抗値が得られることになる。このように負荷Ｍ
ＯＳトランジスタ１６では、ゲート電極１４に印加され
る電圧によって、１０〜１０００倍程度のコンダクタン
スのオン・オフの比が得られることになる。
モリの作動について簡単に説明すると、上述の〔作用〕
でも説明したように、ゲート電極１４に印加される電圧
によって、負荷ＭＯ３Ｉ−ランジスタ１６を流れる電流
が異なるため、十分にＳＲＡＭのメモリセルを構成する
素子として機能することになる。まず、ゲート電圧が接
地電圧ＧＮＤ（例えばＯＶ）の時は、チャンネル形成領
域ｌ６の導電型はｐ−型の不純物領域となり、素子はｎ
’ ｐ−ｎ”構造となる。従って、ドレイン電圧はドレ
イン近傍のｐｎ接合に全てかかることになり、ｌ・ンネ
ルリークが発生して電流が流れることになる。また、ゲ
ート電圧が電源電圧Ｖｏｗ（例えば５Ｖ）の時は、チャ
ンネル形成領域１６に反転層が形成され、素子はｎ″ｐ
−ｎｐ−ｎ＋構造となり、逆バイアスのｐｎ接合が２つ
形成されることになる。このため１つのｐｎ接合当たり
にかかる電界は半減する。一般に、トンネルリークは電
界に対して指数関数的な依存性を持つために、電界が半
減することで、トンネルリークは十分に小さいものとな
る。従って、ソース・ドレイン間の電流は発生電流が支
配的になり、例えば抵抗に換算すると１５０テラオ一ム
程度の抵抗値が得られることになる。このように負荷Ｍ
ＯＳトランジスタ１６では、ゲート電極１４に印加され
る電圧によって、１０〜１０００倍程度のコンダクタン
スのオン・オフの比が得られることになる。
このように本実施例の半導体メモリでは、十分に負荷素
子として機能する負荷ＭＯＳトランジスタ１６を設けて
おり、そのソース・ドレイン領域の一部の高濃度不純物
領域２２はｎ゛型であるために、バルクの駆動トランジ
スタＩＯ六の接続を直接的に行うことができる。このた
め、その製造プロセスを簡略化したり、素子特性の向上
を図ることができる。また、素子の高集積化にも好適で
ある。
子として機能する負荷ＭＯＳトランジスタ１６を設けて
おり、そのソース・ドレイン領域の一部の高濃度不純物
領域２２はｎ゛型であるために、バルクの駆動トランジ
スタＩＯ六の接続を直接的に行うことができる。このた
め、その製造プロセスを簡略化したり、素子特性の向上
を図ることができる。また、素子の高集積化にも好適で
ある。
なお、上述の実施例では、負荷ＭＯＳトランジスタ１６
と駆動トランジスタ１０で共通のゲート電極１４を用い
る構造とした説明したが、各トランジスタのゲート電極
は別個のものであっても良い。
と駆動トランジスタ１０で共通のゲート電極１４を用い
る構造とした説明したが、各トランジスタのゲート電極
は別個のものであっても良い。
本発明の半導体メモリは、負荷ＭＯＳトランジスタのソ
ース・ドレイン領域が第１導電型の高濃度不純物領域の
チャンネル側に第２導電型の低濃度不純物領域が設けら
れた構造とされているために、その高濃度不純物領域を
駆動トランジスタと同じ導電型に合わせることができる
。従って、負荷ＭＯ５トランジスタのソース・ドレイン
領域を直接的に駆動トランジスタのソース・ドレイン領
域と接続させることができ、プロセスの簡略化や素子特
性の向上或いは高集積化等を図ることができる。
ース・ドレイン領域が第１導電型の高濃度不純物領域の
チャンネル側に第２導電型の低濃度不純物領域が設けら
れた構造とされているために、その高濃度不純物領域を
駆動トランジスタと同じ導電型に合わせることができる
。従って、負荷ＭＯ５トランジスタのソース・ドレイン
領域を直接的に駆動トランジスタのソース・ドレイン領
域と接続させることができ、プロセスの簡略化や素子特
性の向上或いは高集積化等を図ることができる。
２１．２２・・・ｎ゛型の高濃度不純物領域特許出願人
ソニー株式会社 代理人弁理士 小池 晃（他２名）
ソニー株式会社 代理人弁理士 小池 晃（他２名）
第１図は本発明の半導体メモリにかかる負荷ＭＯＳトラ
ンジスタの構造の一例を示す模式的な断面図、第２図は
本発明の半導体メモリの一例の要部断面図、第３図は一
般的なフルＣＭＯ３構成のメモリセルの回路図、第４図
は従来の半導体メモリの一例の要部断面図である。 Ｏ・・・駆動トランジスタ ６・・・負荷ＭＯＳトランジスタ ８・・・半導体層 ９・・・チャンネル形成領域 Ｏ・・・ｐ−型の低濃度不純物８Ｉ域 第１ 図 第２図 第３図 第４ 図
ンジスタの構造の一例を示す模式的な断面図、第２図は
本発明の半導体メモリの一例の要部断面図、第３図は一
般的なフルＣＭＯ３構成のメモリセルの回路図、第４図
は従来の半導体メモリの一例の要部断面図である。 Ｏ・・・駆動トランジスタ ６・・・負荷ＭＯＳトランジスタ ８・・・半導体層 ９・・・チャンネル形成領域 Ｏ・・・ｐ−型の低濃度不純物８Ｉ域 第１ 図 第２図 第３図 第４ 図
Claims (1)
- 一対の負荷ＭＯＳトランジスタ及び一対の駆動トランジ
スタで形成されたフリップフロップ回路と、一対のスイ
ッチングトランジスタによりメモリセルが構成された半
導体メモリにおいて、不純物を含む半導体層に上記負荷
ＭＯＳトランジスタのチャンネルが形成され、その負荷
ＭＯＳトランジスタのソース・ドレイン領域は第１導電
型の高濃度不純物領域とその高濃度不純物領域のチャン
ネル側に設けられた第２導電型の低濃度不純物領域とか
らなることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282554A JPH02129960A (ja) | 1988-11-10 | 1988-11-10 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282554A JPH02129960A (ja) | 1988-11-10 | 1988-11-10 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02129960A true JPH02129960A (ja) | 1990-05-18 |
Family
ID=17653985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63282554A Pending JPH02129960A (ja) | 1988-11-10 | 1988-11-10 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02129960A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04217362A (ja) * | 1990-12-19 | 1992-08-07 | Matsushita Electron Corp | 半導体装置 |
| US5334983A (en) * | 1991-09-24 | 1994-08-02 | Toyota Jidosha Kabushiki Kaisha | Doppler-effect ground speed sensor for use with a brake system |
| US5405183A (en) * | 1992-11-05 | 1995-04-11 | Toyota Jidosha Kabushiki Kaisha | Duty cycle controller for anti-lock braking-pressure regulating valve, using wheel speed deviation from target value and/or time derivative thereof |
| US5570935A (en) * | 1993-12-17 | 1996-11-05 | Toyota Jidosha Kabushiki Kaisha | Anti-lock controller |
-
1988
- 1988-11-10 JP JP63282554A patent/JPH02129960A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04217362A (ja) * | 1990-12-19 | 1992-08-07 | Matsushita Electron Corp | 半導体装置 |
| US5334983A (en) * | 1991-09-24 | 1994-08-02 | Toyota Jidosha Kabushiki Kaisha | Doppler-effect ground speed sensor for use with a brake system |
| US5358318A (en) * | 1991-09-24 | 1994-10-25 | Toyota Jidosha Kabushiki Kaisha | Duty cycle controller for anti-lock brake pressure regulating valve, using wheel speed deviation from target value and time derivative thereof |
| US5405183A (en) * | 1992-11-05 | 1995-04-11 | Toyota Jidosha Kabushiki Kaisha | Duty cycle controller for anti-lock braking-pressure regulating valve, using wheel speed deviation from target value and/or time derivative thereof |
| US5570935A (en) * | 1993-12-17 | 1996-11-05 | Toyota Jidosha Kabushiki Kaisha | Anti-lock controller |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0714009B2 (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| US4639758A (en) | Metal oxide semiconductor field-effect transistor with metal source making ohmic contact to channel-base region | |
| KR850007718A (ko) | 반도체 장치 | |
| EP0426174B1 (en) | Semiconductor integrated circuit | |
| JPH0132660B2 (ja) | ||
| JPS6050066B2 (ja) | Ｍｏｓ半導体集積回路装置 | |
| JPH02129960A (ja) | 半導体メモリ | |
| JPS6386559A (ja) | 半導体記憶装置 | |
| JPS5937585B2 (ja) | 相補性ｍｉｓ論理回路 | |
| JPH0232791B2 (ja) | ||
| JPH0438146B2 (ja) | ||
| JP5588298B2 (ja) | 半導体装置 | |
| JP2550119B2 (ja) | 半導体記憶装置 | |
| US6219271B1 (en) | Semiconductor memory device | |
| US4257059A (en) | Inverse transistor coupled memory cell | |
| JPH07302846A (ja) | 半導体メモリ装置 | |
| JPH0430188B2 (ja) | ||
| JP2852046B2 (ja) | 半導体装置 | |
| JPS6343901B2 (ja) | ||
| JPS6235272B2 (ja) | ||
| JPH0273666A (ja) | 半導体メモリ装置 | |
| JPH09321135A (ja) | 半導体装置 | |
| JPS6041871B2 (ja) | 負性抵抗半導体素子 | |
| JPS63198374A (ja) | 半導体装置 | |
| JPH05267654A (ja) | Ｍｏｓトランジスタ |