JPH01273343A - リードフレーム - Google Patents
リードフレームInfo
- Publication number
- JPH01273343A JPH01273343A JP10296088A JP10296088A JPH01273343A JP H01273343 A JPH01273343 A JP H01273343A JP 10296088 A JP10296088 A JP 10296088A JP 10296088 A JP10296088 A JP 10296088A JP H01273343 A JPH01273343 A JP H01273343A
- Authority
- JP
- Japan
- Prior art keywords
- island
- frame
- semiconductor
- leads
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 58
- 230000000694 effects Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はモールドパッケージ半導体装置用のリードフレ
ームに関する。
ームに関する。
従来、この種の半導体装置では、第6図に示すように、
フレーム24にタブリード23で連結された1つのアイ
ランド21を設け、このアイランド21に半導体素子2
7を搭載している。また、アイランド21の周匠には複
数本のインナリード25を配設し、半導体素子27の電
極28とインナリード25とをボンディングワイヤ29
で電気接続している。
フレーム24にタブリード23で連結された1つのアイ
ランド21を設け、このアイランド21に半導体素子2
7を搭載している。また、アイランド21の周匠には複
数本のインナリード25を配設し、半導体素子27の電
極28とインナリード25とをボンディングワイヤ29
で電気接続している。
上述した従来の半導体装置では、リードフレームには1
つのアイランド21が設けられ、ここに1つの半導体素
子27が搭載される構成となっている。このため、例え
ば6個の半導体素子が必要とされる機器の実装に際して
は、第7図に示すように、各1個の半導体素子を搭載し
た6個の半導体装1120を実装する必要があり、実装
面積の増大をまねき、機器の小型化の障害になるという
問題がある。
つのアイランド21が設けられ、ここに1つの半導体素
子27が搭載される構成となっている。このため、例え
ば6個の半導体素子が必要とされる機器の実装に際して
は、第7図に示すように、各1個の半導体素子を搭載し
た6個の半導体装1120を実装する必要があり、実装
面積の増大をまねき、機器の小型化の障害になるという
問題がある。
本発明は実装面積を低減して機器の小型化を可能にする
半導体装置用のリードフレームを提供することを目的と
している。
半導体装置用のリードフレームを提供することを目的と
している。
本発明のリードフレームは、一体又は別体に形成した複
数個のアイランドをタブリードによってフレームに連結
し、これらアイランドに夫々半導体素子を搭載可能とし
、かつこれらアイランドの周囲にはダムによってフレー
ムに連結した複数本のリードを配設した構成としている
。
数個のアイランドをタブリードによってフレームに連結
し、これらアイランドに夫々半導体素子を搭載可能とし
、かつこれらアイランドの周囲にはダムによってフレー
ムに連結した複数本のリードを配設した構成としている
。
上述した構成では、複数個のアイランドの夫々に半導体
素子を搭載し、リードとの間に電気接続を行うことによ
り、1つのパッケージ半導体装置内に複数個の半導体素
子を搭載し、半導体装置の機能の増大及び実装密度を向
上させる。
素子を搭載し、リードとの間に電気接続を行うことによ
り、1つのパッケージ半導体装置内に複数個の半導体素
子を搭載し、半導体装置の機能の増大及び実装密度を向
上させる。
次に、本発明を図面を参照して説明する。
第1図は本発明のリードフレームの第1実施例の一部平
面図である。図において、2つの半導体素子を搭載可能
に大きく形成したアイランド1は、中央両側の切欠き2
により第1のアイランドIAと第2のアイランドIBに
区別されている。このアイランド1は両端においてタブ
リード3によって夫々フレーム4に連結されている。ま
た、アイランド1の周囲にはダム6によって相互に連結
されかつフレーム4に連結された複数本のインナリード
5を配列している。
面図である。図において、2つの半導体素子を搭載可能
に大きく形成したアイランド1は、中央両側の切欠き2
により第1のアイランドIAと第2のアイランドIBに
区別されている。このアイランド1は両端においてタブ
リード3によって夫々フレーム4に連結されている。ま
た、アイランド1の周囲にはダム6によって相互に連結
されかつフレーム4に連結された複数本のインナリード
5を配列している。
このリードフレームでは、第2図に示すように、第1の
半導体素子7Aは第1のアイランドIAに搭載し、第2
の半導体素子7Bは第2のアイランドIBに搭載する。
半導体素子7Aは第1のアイランドIAに搭載し、第2
の半導体素子7Bは第2のアイランドIBに搭載する。
そして、各半導体素子7A。
7Bの電極8A、8Bは夫々ボンディングワイヤ9A、
9Bによってインナリード5に電気接続している。
9Bによってインナリード5に電気接続している。
なお、このように組立られた構体は、トランスファーモ
ールド法等により樹脂封止され、その後にタブリード3
.フレーム4.ダム6を切断し、図外のアウタリードを
曲げ成形することにより、半導体装置として完成される
。
ールド法等により樹脂封止され、その後にタブリード3
.フレーム4.ダム6を切断し、図外のアウタリードを
曲げ成形することにより、半導体装置として完成される
。
このように構成される半導体装置は、1つのパッケージ
内に2つの半導体素子を搭載しているため、従来の2倍
の機能を有する半導体装置として構成される。したがっ
て、6個の半導体素子を必要とする機器においては、第
3図に示すように3個の半導体装置10を実装すればよ
く、第7図の場合に比較して実装面積を172に低減で
きる。
内に2つの半導体素子を搭載しているため、従来の2倍
の機能を有する半導体装置として構成される。したがっ
て、6個の半導体素子を必要とする機器においては、第
3図に示すように3個の半導体装置10を実装すればよ
く、第7図の場合に比較して実装面積を172に低減で
きる。
第4図は本発明の第2実施例の一部平面図である。
この実施例では、アイランド11を2つの第1アイラン
ドIIAと第2アイランドIIBとで全く独立させ、夫
々をタブリード13A、13Bでフレーム14に連結さ
せている。また、第1.第2の各アイランドIIA、I
IBの周囲にはインナリード15A、15Bを配列し、
ダム16によって相互に連結し、かつフレーム14に連
結している。
ドIIAと第2アイランドIIBとで全く独立させ、夫
々をタブリード13A、13Bでフレーム14に連結さ
せている。また、第1.第2の各アイランドIIA、I
IBの周囲にはインナリード15A、15Bを配列し、
ダム16によって相互に連結し、かつフレーム14に連
結している。
この実施例では、第5図に示すように、第1゜第2の各
アイランド11A、11Bに夫々第1の半導体素子17
A、第2の半導体素子17Bを搭載し、ボンディングワ
イヤ19A、19Bにより電極18A、18Bをインナ
リード15A、15Bに電気接続する。
アイランド11A、11Bに夫々第1の半導体素子17
A、第2の半導体素子17Bを搭載し、ボンディングワ
イヤ19A、19Bにより電極18A、18Bをインナ
リード15A、15Bに電気接続する。
なお、この後、トランスファーモールド法等により樹脂
封止を行い、その後にタブリード13A。
封止を行い、その後にタブリード13A。
13B3フレーム14.ダム16を切断し、図外のアウ
タリードを曲げ成形することにより、半導体装置として
完成される。
タリードを曲げ成形することにより、半導体装置として
完成される。
このように構成される半導体装置は、1つのパッケージ
内に2つの半導体素子を搭載しているため、従来の2倍
の機能を有する半導体装置として構成され、実装面積を
1/2に低減できる。更に、この実施例では第1のアイ
ランドIIAと第2のアイランドIIBとが夫々独立し
ているため、第1の半導体素子17Aと第2の半導体素
子17Bを電気的に絶縁でき、例えば両生導体素子のサ
ブストレート電位を異なる電位に設定できる。これは、
一方の半導体素子がアナログ系、他方の半導体素子がデ
ィジタル系であるような場合に、アナログ系のS/N比
を改善する上で有効になる。
内に2つの半導体素子を搭載しているため、従来の2倍
の機能を有する半導体装置として構成され、実装面積を
1/2に低減できる。更に、この実施例では第1のアイ
ランドIIAと第2のアイランドIIBとが夫々独立し
ているため、第1の半導体素子17Aと第2の半導体素
子17Bを電気的に絶縁でき、例えば両生導体素子のサ
ブストレート電位を異なる電位に設定できる。これは、
一方の半導体素子がアナログ系、他方の半導体素子がデ
ィジタル系であるような場合に、アナログ系のS/N比
を改善する上で有効になる。
なお、前記各実施例では2つのアイランドを設けた例を
示したが、機械的強度等の問題がなければ3個以上のア
イランドを設けることも可能である。
示したが、機械的強度等の問題がなければ3個以上のア
イランドを設けることも可能である。
以上説明したように本発明は、一体又は別体に形成した
複数個のアイランドと、このアイランドの周囲に配列し
た複数本のリードとを備えているので、複数個のアイラ
ンドの夫々に半導体素子を搭載し、リードとの間に電気
接続を行うことにより、1つのパッケージ半導体装置内
に複数個の半導体素子を搭載し、半導体装置の機能の増
大及び実装密度を向上し、実装面積の低減を図ることが
できる効果がある。
複数個のアイランドと、このアイランドの周囲に配列し
た複数本のリードとを備えているので、複数個のアイラ
ンドの夫々に半導体素子を搭載し、リードとの間に電気
接続を行うことにより、1つのパッケージ半導体装置内
に複数個の半導体素子を搭載し、半導体装置の機能の増
大及び実装密度を向上し、実装面積の低減を図ることが
できる効果がある。
第1図は本発明の第1実施例の要部の平面図、第2図は
第1図のリードフレームに半導体素子を搭載した状態の
平面図、第3図は本発明で構成した半導体装置の実装状
態を示す模式的な平面図、第4図は本発明の第2実施例
の要部の平面図、第5図は第4図のリードフレームに半
導体素子を搭載した状態の平面図、第6図は従来のリー
ドフレームを用いて半導体素子を搭載した状態を示す平
面図、第7図は従来構造の半導体装置の実装状態を示す
模式的な平面図である。 1・・・アイランド、LA、IIA・・・第1のアイラ
ンド、IB、11B・・・第2のアイランド、2・・・
切欠き、3.13A、13B・・・タブリード、4.1
4・・・フレーム、5.15A、15B・・・インナリ
ード、6.16・・・ダム、7A、17A・・・第1の
半導体素子、7B、17B・・・第2の半導体素子、8
A、 8B。 18A、18B・・・電極、 9A、9B、19A。 19B・・・ボンディングワイヤ、10.20・・・半
導体装置、21・・・アイランド、23・・・タブリー
ド、24・・・フレーム、25・・・インナリード、2
7・・・半導体素子、28・・・電極、29・・・ボン
ディングワイヤ。 第1図 ゛3タブ9−ト 第4図 13A クフ′ンーμ′ 第5図 IJl=1
第1図のリードフレームに半導体素子を搭載した状態の
平面図、第3図は本発明で構成した半導体装置の実装状
態を示す模式的な平面図、第4図は本発明の第2実施例
の要部の平面図、第5図は第4図のリードフレームに半
導体素子を搭載した状態の平面図、第6図は従来のリー
ドフレームを用いて半導体素子を搭載した状態を示す平
面図、第7図は従来構造の半導体装置の実装状態を示す
模式的な平面図である。 1・・・アイランド、LA、IIA・・・第1のアイラ
ンド、IB、11B・・・第2のアイランド、2・・・
切欠き、3.13A、13B・・・タブリード、4.1
4・・・フレーム、5.15A、15B・・・インナリ
ード、6.16・・・ダム、7A、17A・・・第1の
半導体素子、7B、17B・・・第2の半導体素子、8
A、 8B。 18A、18B・・・電極、 9A、9B、19A。 19B・・・ボンディングワイヤ、10.20・・・半
導体装置、21・・・アイランド、23・・・タブリー
ド、24・・・フレーム、25・・・インナリード、2
7・・・半導体素子、28・・・電極、29・・・ボン
ディングワイヤ。 第1図 ゛3タブ9−ト 第4図 13A クフ′ンーμ′ 第5図 IJl=1
Claims (1)
- 1、一体又は別体に形成した複数個のアイランドをタブ
リードによってフレームに連結し、かつこれらアイラン
ドには夫々異なる半導体素子を搭載可能に構成するとと
もに、各アイランドの周囲にはダムによって前記フレー
ムに連結された複数本のリードを配設したことを特徴と
するリードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10296088A JPH01273343A (ja) | 1988-04-26 | 1988-04-26 | リードフレーム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10296088A JPH01273343A (ja) | 1988-04-26 | 1988-04-26 | リードフレーム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01273343A true JPH01273343A (ja) | 1989-11-01 |
Family
ID=14341359
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10296088A Pending JPH01273343A (ja) | 1988-04-26 | 1988-04-26 | リードフレーム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01273343A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0503201A3 (ja) * | 1990-12-20 | 1994-03-16 | Toshiba Kk | |
US5349233A (en) * | 1992-04-20 | 1994-09-20 | Kabushiki Kaisha Toshiba | Lead frame and semiconductor module using the same having first and second islands and three distinct pluralities of leads and semiconductor module using the lead frame |
KR100381892B1 (ko) * | 1999-11-24 | 2003-04-26 | 삼성전자주식회사 | 듀얼-리드 타입 정방형 반도체 패키지 및 그를 사용한양면 실장형 메모리 모듈 |
-
1988
- 1988-04-26 JP JP10296088A patent/JPH01273343A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0503201A3 (ja) * | 1990-12-20 | 1994-03-16 | Toshiba Kk | |
US5613295A (en) * | 1990-12-20 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board and method for manufacturing same |
US5646830A (en) * | 1990-12-20 | 1997-07-08 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
US5715147A (en) * | 1990-12-20 | 1998-02-03 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
US5349233A (en) * | 1992-04-20 | 1994-09-20 | Kabushiki Kaisha Toshiba | Lead frame and semiconductor module using the same having first and second islands and three distinct pluralities of leads and semiconductor module using the lead frame |
KR100381892B1 (ko) * | 1999-11-24 | 2003-04-26 | 삼성전자주식회사 | 듀얼-리드 타입 정방형 반도체 패키지 및 그를 사용한양면 실장형 메모리 모듈 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH05335474A (ja) | 樹脂封止半導体装置 | |
JPH01273343A (ja) | リードフレーム | |
JP3316409B2 (ja) | 複数のicチップを備えた半導体装置の構造 | |
JPH0237761A (ja) | 混成集積回路装置 | |
JPS6254456A (ja) | 半導体装置用リ−ドフレ−ム | |
JPS60150660A (ja) | 半導体装置 | |
JPS63104435A (ja) | 半導体装置 | |
JP2522182B2 (ja) | 半導体装置 | |
KR200169976Y1 (ko) | 반도체 패키지 | |
JPH01215049A (ja) | 半導体装置 | |
JPH0366150A (ja) | 半導体集積回路装置 | |
JPH0750384A (ja) | マルチチップ半導体装置およびその製造方法 | |
JP2963952B2 (ja) | 半導体装置 | |
JPH0637234A (ja) | 半導体装置 | |
JPH053284A (ja) | 樹脂封止型半導体装置 | |
KR200331874Y1 (ko) | 반도체의다핀형태패키지 | |
JPH04372161A (ja) | 半導体装置 | |
JPS61137334A (ja) | 半導体装置 | |
JPH0387054A (ja) | 半導体装置 | |
JPH01140648A (ja) | 樹脂封止型半導体装置 | |
JPH02134852A (ja) | 樹脂封止型半導体装置 | |
JPH02134836A (ja) | 樹脂封止型半導体装置 | |
JPH05291478A (ja) | 樹脂封止型半導体装置 | |
JPH04144161A (ja) | 半導体集積回路装置 | |
JPH01214028A (ja) | 混成集積回路 |