JPS6254456A - 半導体装置用リ−ドフレ−ム - Google Patents
半導体装置用リ−ドフレ−ムInfo
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- JPS6254456A JPS6254456A JP16887385A JP16887385A JPS6254456A JP S6254456 A JPS6254456 A JP S6254456A JP 16887385 A JP16887385 A JP 16887385A JP 16887385 A JP16887385 A JP 16887385A JP S6254456 A JPS6254456 A JP S6254456A
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- JP
- Japan
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- lead
- layer
- lead frame
- junction
- semiconductor die
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置のパッケージに関するものであり、
特に、金属細線により半導体ダイとリードフレームのリ
ードを接続し、外装パッケージを施す場合に用いるリー
ドフレームに関する。
特に、金属細線により半導体ダイとリードフレームのリ
ードを接続し、外装パッケージを施す場合に用いるリー
ドフレームに関する。
従来のパッケージにおいては、このパッケージ組立に用
いるリードフレームは単層のリードフレームであっ念。
いるリードフレームは単層のリードフレームであっ念。
上述した従来技術のパッケージでは、リードフレームが
単層構造となっているので、金属細線によりリードフレ
ームのリードへ接続する半導体ダイの電極数の増加に伴
い、リードフレームのリードパターン配置面積が広がり
、必然的にパッケージ面積の増大に至るという、高密度
実装を妨げる欠点がある。
単層構造となっているので、金属細線によりリードフレ
ームのリードへ接続する半導体ダイの電極数の増加に伴
い、リードフレームのリードパターン配置面積が広がり
、必然的にパッケージ面積の増大に至るという、高密度
実装を妨げる欠点がある。
本発明の半導体装置のリードフレームは、半導体ダイの
電極と接続する金属細線との接合部、及びパッケージ封
止材の外部リード部を除いi IJ −ド領域が1層間
を絶縁材とし几同−パターンの多層構造となっている。
電極と接続する金属細線との接合部、及びパッケージ封
止材の外部リード部を除いi IJ −ド領域が1層間
を絶縁材とし几同−パターンの多層構造となっている。
次に本発明について図面を参照して説明する。
第1図は本発明のリードフレームを用い友樹脂封止型パ
ッケージの一実施例の断面図であり、第2図は本発明の
主要部を拡大した平面図である。
ッケージの一実施例の断面図であり、第2図は本発明の
主要部を拡大した平面図である。
第1図と第2図において、リードフレームのアイランド
1に搭載された半導体ダイ2の電極3は金属細線4によ
り層間を絶縁材5とした第1層リ−ドロの接合部6a及
び第2層リード7の接合部7aへ接続され、封止樹脂8
で封止される。眉間の絶縁材5は第1層リードの接合部
6aと封止樹脂8の外側のリード部7Cを除(7a及び
7bに形成すると共に、第2層リード7を第1層リード
6の同一パターン上に配置する構造とする。
1に搭載された半導体ダイ2の電極3は金属細線4によ
り層間を絶縁材5とした第1層リ−ドロの接合部6a及
び第2層リード7の接合部7aへ接続され、封止樹脂8
で封止される。眉間の絶縁材5は第1層リードの接合部
6aと封止樹脂8の外側のリード部7Cを除(7a及び
7bに形成すると共に、第2層リード7を第1層リード
6の同一パターン上に配置する構造とする。
尚、本実施例では、外部リード形状として第1層リード
6= リードレスチップキャリア型、第2眉リードをフ
ラット型としt例を示し几。
6= リードレスチップキャリア型、第2眉リードをフ
ラット型としt例を示し几。
以上説明したように本発明は、リードフレームが同一パ
ターンで多層となる構造を有しているので、半導体ダイ
の電極数が増大しても、リードフレームバl−ン面積を
大幅に広げることなく、パッケージの小型化を可能にで
きる効果がある。又、本発明による一実施例では、樹脂
封止形パッケージ用リードフレームとしているが、ガラ
ス封止型パッケージのリードフレームにも適用すること
ができる。
ターンで多層となる構造を有しているので、半導体ダイ
の電極数が増大しても、リードフレームバl−ン面積を
大幅に広げることなく、パッケージの小型化を可能にで
きる効果がある。又、本発明による一実施例では、樹脂
封止形パッケージ用リードフレームとしているが、ガラ
ス封止型パッケージのリードフレームにも適用すること
ができる。
第1図は本発明全樹脂封入型パッケージのリードフレー
ムに適用した一実施例の断面図、第2図はその主要部を
拡大した平面図である。 1・・・・・・アイランド、2・・・・・・半導体ダイ
、3・・・・・・を極、4・・・・・・金属細線、5・
・・・・・絶縁材、6・・・・・・第1層リード、らa
・・・・・・接合部、7・・・・・・第2層リード、7
a・・・・・・接合部、7b・・・・・・領域、7c・
・・・・・外部リード部、8・・・・・・封止樹脂。
ムに適用した一実施例の断面図、第2図はその主要部を
拡大した平面図である。 1・・・・・・アイランド、2・・・・・・半導体ダイ
、3・・・・・・を極、4・・・・・・金属細線、5・
・・・・・絶縁材、6・・・・・・第1層リード、らa
・・・・・・接合部、7・・・・・・第2層リード、7
a・・・・・・接合部、7b・・・・・・領域、7c・
・・・・・外部リード部、8・・・・・・封止樹脂。
Claims (1)
- 中心部に配置した半導体ダイを囲むように配置した多数
のリードを有し、このリード内端と前記半導体ダイの電
極との間を金属細線で接続後、封止材により外装を行っ
た半導体装置のパッケージ組立に用いるリードフレーム
であって、前記リードの内端部を除いて前記封止材によ
り囲まれたリード領域は絶縁材を間にはさんだ同一パタ
ーンの多層構造とされていることを特徴とする半導体装
置用リードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16887385A JPS6254456A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置用リ−ドフレ−ム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16887385A JPS6254456A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置用リ−ドフレ−ム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6254456A true JPS6254456A (ja) | 1987-03-10 |
Family
ID=15876143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16887385A Pending JPS6254456A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置用リ−ドフレ−ム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6254456A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01140648A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 樹脂封止型半導体装置 |
WO1990016079A2 (en) * | 1989-06-09 | 1990-12-27 | Lee Jaesup N | Low impedance packaging |
US5014113A (en) * | 1989-12-27 | 1991-05-07 | Motorola, Inc. | Multiple layer lead frame |
US5442230A (en) * | 1994-09-16 | 1995-08-15 | National Semiconductor Corporation | High density integrated circuit assembly combining leadframe leads with conductive traces |
US5569955A (en) * | 1994-09-16 | 1996-10-29 | National Semiconductor Corporation | High density integrated circuit assembly combining leadframe leads with conductive traces |
KR100567045B1 (ko) * | 1999-04-02 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체 패키지 |
-
1985
- 1985-07-31 JP JP16887385A patent/JPS6254456A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01140648A (ja) * | 1987-11-26 | 1989-06-01 | Nec Corp | 樹脂封止型半導体装置 |
WO1990016079A2 (en) * | 1989-06-09 | 1990-12-27 | Lee Jaesup N | Low impedance packaging |
WO1990016079A3 (en) * | 1989-06-09 | 1991-02-07 | Jaesup N Lee | Low impedance packaging |
US5089878A (en) * | 1989-06-09 | 1992-02-18 | Lee Jaesup N | Low impedance packaging |
US5014113A (en) * | 1989-12-27 | 1991-05-07 | Motorola, Inc. | Multiple layer lead frame |
US5442230A (en) * | 1994-09-16 | 1995-08-15 | National Semiconductor Corporation | High density integrated circuit assembly combining leadframe leads with conductive traces |
US5569955A (en) * | 1994-09-16 | 1996-10-29 | National Semiconductor Corporation | High density integrated circuit assembly combining leadframe leads with conductive traces |
KR100567045B1 (ko) * | 1999-04-02 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체 패키지 |
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