JPH0237761A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPH0237761A JPH0237761A JP18871988A JP18871988A JPH0237761A JP H0237761 A JPH0237761 A JP H0237761A JP 18871988 A JP18871988 A JP 18871988A JP 18871988 A JP18871988 A JP 18871988A JP H0237761 A JPH0237761 A JP H0237761A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成集積回路装置の構造に関する。
第2図は従来の混成集積回路装置の構造を示す断面図で
、外部リード端子2を取付けた配線基板6上に受動素子
5および能動素子8を搭載し、これらを金属細線7で相
互接続して回路形成を行いモールド樹脂3により封止し
たものである。
、外部リード端子2を取付けた配線基板6上に受動素子
5および能動素子8を搭載し、これらを金属細線7で相
互接続して回路形成を行いモールド樹脂3により封止し
たものである。
このように、従来の混成集積回路装置の構造は。
外部接続を行う端子として準備されたものは金属製の外
部リード端子のみである。従って、仮令多ビン構造をと
るにしても、これを作るリード・フレームに構造上、材
料上、更には組立プロセス上の制約から外部リード端子
数を増やそうにも自ずと限度があるので、外部接続用端
子が所要数だけ確保できないという欠点がある。しかし
ながら、市場ニーズの動向は益々高機能化指向を強めて
いるので、パッケージの構造は好むと好まざるとに関わ
らず多ビン化傾向をたどるのが自然の流れとなって来て
おり、パッケージの大形化は避けられない情勢にある。
部リード端子のみである。従って、仮令多ビン構造をと
るにしても、これを作るリード・フレームに構造上、材
料上、更には組立プロセス上の制約から外部リード端子
数を増やそうにも自ずと限度があるので、外部接続用端
子が所要数だけ確保できないという欠点がある。しかし
ながら、市場ニーズの動向は益々高機能化指向を強めて
いるので、パッケージの構造は好むと好まざるとに関わ
らず多ビン化傾向をたどるのが自然の流れとなって来て
おり、パッケージの大形化は避けられない情勢にある。
本発明の目的は、上記の情況に鑑み、パッケージの大形
化を伴うことなく外部接続用端子数を増設し得る混成集
積回路装置を提供することである。
化を伴うことなく外部接続用端子数を増設し得る混成集
積回路装置を提供することである。
本発明によれば、混成集積回路装置は、端部から外部リ
ード端子を引出す配線基板と、前記配線基板上に搭載さ
れ回路形成を行う受動素子および能動素子と、前記受動
素子および能動素子を含む配線基板の全面を封止するモ
ールド樹脂と、前記モールド樹脂から露出する配線基板
面に前記受動素子または能動素子と接続されて設けられ
る外部接続用電極のバンプとを含んで構成される。
ード端子を引出す配線基板と、前記配線基板上に搭載さ
れ回路形成を行う受動素子および能動素子と、前記受動
素子および能動素子を含む配線基板の全面を封止するモ
ールド樹脂と、前記モールド樹脂から露出する配線基板
面に前記受動素子または能動素子と接続されて設けられ
る外部接続用電極のバンプとを含んで構成される。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す混成集積回路装置の断
面図である0本実施例によれば、従来と同じく外部リー
ド端子2を取付けた配線基板6上に受動素子5および能
動素子8を搭載し、これらを金属細線7で相互接続して
回路形成を行い、モールド樹脂3により封止する。この
際、・配線基板6の片側面をモールド樹脂3から露出さ
せ、この露出面に外部接続用の電極(バンプ)1を設け
る。このバンプ1と受動素子5または能動素子8との接
続はスルー・ホール4等が用いられる。
面図である0本実施例によれば、従来と同じく外部リー
ド端子2を取付けた配線基板6上に受動素子5および能
動素子8を搭載し、これらを金属細線7で相互接続して
回路形成を行い、モールド樹脂3により封止する。この
際、・配線基板6の片側面をモールド樹脂3から露出さ
せ、この露出面に外部接続用の電極(バンプ)1を設け
る。このバンプ1と受動素子5または能動素子8との接
続はスルー・ホール4等が用いられる。
尚、配線基板6の露出面には、外部接続時に発生する半
田ブリッジその他の不良発生防止のために、必要に応じ
てソルダー・レジストリを施してもよい。
田ブリッジその他の不良発生防止のために、必要に応じ
てソルダー・レジストリを施してもよい。
本発明の構造によると、外部リード端子の他に、モール
ド樹脂封止面より露出させた配線基板面に設けたバンプ
を外部接続用端子として利用できるので、パッケージを
大形にすることなく外部接続端子数を増やし得る効果が
ある。
ド樹脂封止面より露出させた配線基板面に設けたバンプ
を外部接続用端子として利用できるので、パッケージを
大形にすることなく外部接続端子数を増やし得る効果が
ある。
第1図は本発明の一実施例を示す混成集積回路装置の断
面図、第2図は従来の混成集積回路装置の構造を示す断
面図である。 1・・・バンプ、2・・・外部リード端子、3・・・モ
ールド樹脂、4・・・スルー・ホール、5・・・受動素
子、6・・・配線基板、7・・・金属細線、8・・・能
動素子、9・・・ソルダー・レジスト。 第 1 図 第 ? 医
面図、第2図は従来の混成集積回路装置の構造を示す断
面図である。 1・・・バンプ、2・・・外部リード端子、3・・・モ
ールド樹脂、4・・・スルー・ホール、5・・・受動素
子、6・・・配線基板、7・・・金属細線、8・・・能
動素子、9・・・ソルダー・レジスト。 第 1 図 第 ? 医
Claims (1)
- 端部から外部リード端子を引出す配線基板と、前記配
線基板上に搭載され回路形成を行う受動素子および能動
素子と、前記受動素子および能動素子を含む配線基板の
全面を封止するモールド樹脂と、前記モールド樹脂から
露出する配線基板面に前記受動素子または能動素子と接
続されて設けられる外部接続用電極のバンプとを含むこ
とを特徴とする混成集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18871988A JPH0237761A (ja) | 1988-07-27 | 1988-07-27 | 混成集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18871988A JPH0237761A (ja) | 1988-07-27 | 1988-07-27 | 混成集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0237761A true JPH0237761A (ja) | 1990-02-07 |
Family
ID=16228586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18871988A Pending JPH0237761A (ja) | 1988-07-27 | 1988-07-27 | 混成集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0237761A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6383010U (ja) * | 1986-11-20 | 1988-05-31 | ||
EP0613331A1 (de) * | 1993-02-26 | 1994-08-31 | Siemens Aktiengesellschaft | Verfahren zum Befestigen einer Hybrid-Schaltung auf einer Leiterplatte |
EP0694965A1 (fr) * | 1994-07-26 | 1996-01-31 | STMicroelectronics S.A. | Boîtier BGA de circuit intégré et procédé de réalisation d'un tel boîtier |
DE19716012A1 (de) * | 1997-04-17 | 1998-10-22 | Ulrich Dipl Ing Grauvogel | Elektronisches Bauelement für die Oberflächenaufbautechnik |
CN1041254C (zh) * | 1993-11-18 | 1998-12-16 | 三星电子株式会社 | 三维结构的半导体器件 |
US7233065B2 (en) * | 2000-12-15 | 2007-06-19 | Renesas Technology Corp. | Semiconductor device having capacitors for reducing power source noise |
-
1988
- 1988-07-27 JP JP18871988A patent/JPH0237761A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6383010U (ja) * | 1986-11-20 | 1988-05-31 | ||
JPH0527044Y2 (ja) * | 1986-11-20 | 1993-07-09 | ||
EP0613331A1 (de) * | 1993-02-26 | 1994-08-31 | Siemens Aktiengesellschaft | Verfahren zum Befestigen einer Hybrid-Schaltung auf einer Leiterplatte |
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FR2723257A1 (fr) * | 1994-07-26 | 1996-02-02 | Sgs Thomson Microelectronics Sa | Boitier bga de circuit integre |
US5736789A (en) * | 1994-07-26 | 1998-04-07 | Sgs-Thomson Microelectronics S.A. | Ball grid array casing for integrated circuits |
DE19716012A1 (de) * | 1997-04-17 | 1998-10-22 | Ulrich Dipl Ing Grauvogel | Elektronisches Bauelement für die Oberflächenaufbautechnik |
US7233065B2 (en) * | 2000-12-15 | 2007-06-19 | Renesas Technology Corp. | Semiconductor device having capacitors for reducing power source noise |
US7319268B2 (en) | 2000-12-15 | 2008-01-15 | Renesas Technology Corp | Semiconductor device having capacitors for reducing power source noise |
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