JP2830244B2

JP2830244B2 - トライステートバッファ回路

Info

Publication number: JP2830244B2
Application number: JP1332037A
Authority: JP
Inventors: 三浩江本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-12-20
Filing date: 1989-12-20
Publication date: 1998-12-02
Anticipated expiration: 2013-12-02
Also published as: JPH03190421A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はトライステートバッファ回路に関し、特に半
導体集積回路に使用されるトライステートバッファ回路
に関する。

〔従来の技術〕

従来のこの種のトライステートバッファ回路の例を第
３図及び第４図に示す。第３図には高アクティブ型のト
ライステートバッファ回路が示され、第４図には低アク
ティブ型のトライステートバッファ回路が示されてい
る。

第３図において、入力端子T₂から論理“0"（低レベ
ル、以後“L"と記す）のイネーブル信号ＥがNANDゲート
G₁₂の一方の入力端に印加されると、NANDゲートG₁₂の出
力信号は論理“1"（高レベル、以後“H"と記す）とな
り、Ｐ型のMOSトランジスタM₂₁はゲートに“H"が印加さ
れオフとなる。同時にインバータI₁の入力端には“L"が
印加されるので、インバータI₁の出力信号は“H"にな
る。

NORゲートG₂₂の一方の入力端には“H"が供給されるの
でその出力信号は“L"となり、Ｎ型のMOSトランジスタM
₁₂はゲートに“L"が印加されオフとなる。

MOSトランジスタM₁₂,M₂₂の両方が“L"のイネーブル信
号Ｅに応答してオフとなるので出力端子T₀は高インピー
ダンス状態になる。

高アクティブ型のトライステートバッファ回路は、
“H"のイネーブル信号Ｅによってイネーブル状態にな
る。

“H"のイネーブル信号Ｅと“L"のデータ信号Ａとが入
力端子T₁,T₂に印加されると、NANDゲートG₁₂の出力信号
は“H"となり、MOSトランジスタM₂₁はゲートに“H"が印
加されるのでオフとなる。

同時にNORゲートG₂₂には“L"のデータ信号Ａとイネー
ブル信号ＥがインバータI₁によって反転した“L"の信号
が印加されるので、NORゲートG₂₂の出力信号は“H"とな
り、MOSトランジスタM₂₂はゲートに“H"が印加されるの
でオンとなる。

MOSトランジスタM₂₁がオフ、MOSトランジスタM₂₂がオ
ンとなるので、出力端子T₀には“L"の出力信号Ｙが現れ
る。

その反対に“H"のイネーブル信号Ｅと“H"のデータ信
号Ａが入力端子T₁,T₂に印加されると、NANDゲートG₁₂の
出力信号は“L"となり、MOSトランジスタM₂₁はゲートに
“L"が印加されるのでオンとなる。

同時にNORゲートG₂₂には、“H"のデータ信号Ａとイネ
ーブル信号ＥがインバータI₁によって反転した“L"の信
号が印加されるので、NORゲートG₂₂の出力信号は“L"と
なり、MOSトランジスタM₂₂はゲートに“L"が印加される
のでオフとなる。

MOSトランジスタM₂₁がオン,MOSトランジスタM₂₂がオ
フとなるので、出力端子T₀には“H"の出力信号Ｙが現れ
る。

以上述べた第３図の高アクティブ型のトライステート
バッファ回路の動作を真理値表にすると第１表のように
なる。

つまり、“L"のイネーブル信号Ｅが印加されると、デ
ータ信号Ａの論理にかかわらず出力信号Ｙは高インピー
ダンス状態となり、その反対に“H"のイネーブル信号Ｅ
が印加されると、データ信号Ａの論理が出力端子T₀に現
れる。

次に、第４図に示された低アクティブ型のトランジス
タステートバッファ回路の動作の真理値表を第２表に示
す。

つまり、“H"のイネーブル信号Ｅが印加されると、デ
ータ信号Ａの論理にかかわらず出力信号Ｙは高インピー
ダンス状態となり、その反対に“L"のイネーブル信号Ｅ
が印加されるとデータ信号Ａの論理が出力端子T₀に現れ
る。

この第３図及び第４図に示されたNANDゲートG₁₂,
G₁₃、NORゲートG₂₂,G₂₃はそれぞれMOSトランジスタ４個
で構成され、インバータI₁,I₂はそれぞれMOSトランジス
タ２個で構成される。よって第３図及び第４図に示され
た従来のトライステートバッファ回路は12個のMOSトラ
ンジスタで構成される。

〔発明が解決しようとする課題〕

上述した従来のトライステートバッファ回路は、それ
ぞれ12個のMOSトランジスタを必要とする構成となって
いるので、多数のトライステートバッファ回路を使用す
る半導体集積回路においては素子数が増大し、チップサ
イズが大きくなるという欠点がある。

本発明の目的は、MOSトランジスタの数を低減し、半
導体集積回路のチップサイズを小さくすることができる
トライステートバッファ回路を提供することにある。

〔課題を解決するための手段〕

本発明のトライステートバッファ回路は、第１の入力
端にデータ信号を入力し第２の入力端にイネーブル信号
を入力して前記イネーブル信号が第１のレベルのとき前
記データ信号のレベルに応じて第１のレベル，第２のレ
ベルとなる信号を出力し前記イネーブル信号が第２のレ
ベルのとき第２のレベルとなる信号を出力するゲート回
路と、ソースを第１の電源端子と接続しドレインを出力
端子と接続しゲートに前記ゲート回路の出力信号を入力
してこの出力信号が第１のレベルのときオン、第２のレ
ベルのときオフとなる一導電型の第１のMOSトランジス
タと、ドレインの前記出力端子と接続しゲートに前記イ
ネーブル信号を入力してこのイネーブル信号が第１のレ
ベルのときオン、第２のレベルのときオフとなる逆導電
型の第２のMOSトランジスタと、ソースを第２の電源端
子と接続しドレインを前記第２のMOSトランジスタのソ
ースと接続しゲートに前記ゲート回路の出力信号を入力
してこの出力信号が第１のレベルのときオフ、第２のレ
ベルのときオンとなる逆導電型の第３のMOSトランジス
タとを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第１の実施例を示す回路図である。

この実施例は、高アクティブ型のトライステートバッ
ファ回路であり、第１の入力端にデータ信号Ａを入力し
第２の入力端にイネーブル信号Ｅを入力してイネーブル
信号Ｅが高レベル（“H"）のときデータ信号Ａのレベル
に応じて低レベル（“L"），高レベル（“H"）となる信
号を出力しイネーブル信号が低レベル（“L"）のとき高
レベル（“H"）となる信号を出力するNANDゲートG
₁₁と、ソースを第１の電源端子（電源電圧V_DD）と接続
しドレインを出力端子T₀と接続しゲートにNANDゲート₁₁
の出力信号を入力してこの出力信号が低レベル（“L"）
のときオン、高レベル（“H"）のときオフとなるＰ型の
第１のMOSトランジスタM₁と、ドレイン出力端子T₀と接
続しゲートにイネーブル信号Ｅを入力してこのイネーブ
ル信号Ｅが高レベル（“H"）のときオン、低レベル
（“L"）のときオフとなるＮ型の第２のMOSトランジス
タM₂と、ソースを第２の電源端子（電源電圧V_SS,接地電
位）と接続しドレインを第２のMOSトランジスタM₂のソ
ースと接続しゲートにNANDゲートGG₁₁の出力信号を入力
してこの出力信号が低レベル（“L"、以下単に“L"と記
す）のときオフ、高レベル（“H"、以下単に“H"と記
す）のときオンとなるＮ型の第３のMOSトランジスタM₃
とを有する構成となっている。

次に、この実施例の動作について説明する。

入力端子T₂から“L"のイネーブル信号ＥがNANDゲート
G₁₁の一方の入力端に印加されるとNANDゲートG₁₁の出力
信号は“H"になり、MOSトランジスタM₁,M₃のゲートには
“H"が印加されるのでMOSトランジスタM₁はオフ、MOSト
ランジスタM₃はオンとなる。

同時に“L"のイネーブル信号ＥがMOSトランジスタM₂
のゲートに印加されるのでMOSトランジスタM₂はオフと
なる。

MOSトランジスタM₁,M₂の両方が“L"のイネーブル信号
Ｅに応答してオフとなるので、出力端子T₀は高インピー
ダンス状態になる。

次に“H"のイネーブル信号Ｅと“L"のデータ信号Ａが
それぞれ入力端子T₂と入力端子T₁に印加されると、NAND
ゲートG₁₁の出力信号は“H"になり、MOSトランジスタ
M₁,M₃のゲートには“H"が印加されるのでMOSトランジス
タM₁はオフ、MOSトランジスタM₃はオンとなる。

同時に“H"のイネーブル信号ＥがMOSトランジスタM₂
のゲートに印加されるのでMOSトランジスタM₂はオンと
なる。

MOSトランジスタM₁がオフ、MOSトランジスタM₂,M₃が
オンとなるので、出力端子T₀には“L"の出力信号Ｙが現
れる。

その反対に、“H"のイネーブル信号Ｅと“H"のデータ
信号Ａが印加されると、NANDゲートG₁₁の出力信号は
“L"になり、MOSトランジスタM₁,M₃のゲートには“L"が
印加されるので、MOSトランジスタM₁はオン、MOSトラン
ジスタM₃はオフとなる。

同時に“H"のイネーブル信号ＥがMOSトランジスタM₂
のゲートに印加されるMOSトランジスタM₂はオンとな
る。MOSトランジスタM₁がオン、MOSトランジスタM₃がオ
フとなるので、出力端子T₀には“H"の出力信号Ｙが現れ
る。

以上説明した第１の実施例の高アクティブ型のトライ
ステートバッファ回路の動作を真理値表にすると第３表
に示すとおりとなる。

つまり、“L"のイネーブル信号Ｅが印加されるとデー
タ信号Ａの論理にかかわらず出力信号Ｙは高インピーダ
ンス状態となり、その反対に“H"のイネーブル信号Ｅが
印加されるとデータ信号Ａの論理が出力端子T₀に現れ
る。

第２図は本発明の第２の実施例を示す回路図である。

この実施例は低アクティブ型のトライステートバッフ
ァ回路であり、ゲート回路をNORゲートG₂₁に、第１のMO
SトランジスタM₁₁に導電型をＮ型に、第2,第３のMOSト
ランジスタM₁₂,M₁₃の導電型をＰ型にし、第１の電源端
子をV_SS側（低電位側，接地端子）に、第２図の電源端
子をV_DD側（高電位側）にしたものである。

この実施例の動作を真理値表にすると第４表に示すと
おりとなる。

つまり、“H"のイネーブル信号Ｅが印加されるとデー
タ信号Ａの論理にかかわらず出力信号Ｙは高インピーダ
ンス状態となり、その反対に“H"のイネーブル信号Ｅが
印加されるとデータ信号Ａの論理が出力端子T₀に現れ
る。

これら実施例におけるMOSトランジスタの数は、NAND
ゲートG₁₁,NORゲートG₂₁のそれが４個であるので、全体
でそれぞれ７個となる。

また、出力端子T₀と電源端子とにはさまれて２個直列
に接続されている第2,第３のトランジスタM₂,M₃,M₁₂,M
₁₃を、従来例の駆動能力を維持するためにチャンネル幅
をそれぞれ２倍にしたとするとMOSトランジスタの数は
等価的に９個になる。これは従来のトライステートバッ
ファ回路に比べ著しく減少しているので、トライステー
トバッファ回路を含む半導体集積回路のチップサイズを
小さくできる。

〔発明の効果〕

以上説明したように本発明は、出力端子と第２の電源
端子との間にイネーブル信号によりオン・オフするMOS
トランジスタを設ける構成とすることにより、ゲート回
路の構成が単純化されるので、全体のMOSトランジスタ
の数を低減することができ、従って半導体集積回路のチ
ップサイズを小さくすることができる効果がある。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図及び第４図はそれぞれ従来の
トライステートバッファ回路の第１及び第２の例を示す
回路図である。 G₁₁〜G₁₃……NANDゲート、G₂₁〜G₂₃……NORゲート、I₁,
I₂……インバータ、M₁〜M₃,M₁₁ _〜M₁₃,M₂₁〜M₂₄……MOS
トランジスタ。

Claims

(57)【特許請求の範囲】

【請求項１】第１の入力端にデータ信号を入力し第２の
入力端にイネーブル信号を入力して前記イネーブル信号
が第１のレベルのとき前記データ信号のレベルに応じて
第１のレベル，第２のレベルとなる信号を出力し前記イ
ネーブル信号が第２のレベルのとき第２のレベルとなる
信号を出力するゲート回路と、ソースを第１の電源端子
と接続しドレインを出力端子と接続しゲートに前記ゲー
ト回路の出力信号を入力してこの出力信号が第１のレベ
ルのときオン、第２のレベルのときオフとなる一導電型
の第１のMOSトランジスタと、ドレインを前記出力端子
と接続しゲートに前記イネーブル信号を入力してこのイ
ネーブル信号が第１のレベルのときオン、第２のレベル
のときオフとなる逆導電型の第２のMOSトランジスタ
と、ソースを第２の電源端子と接続しドレインを前記第
２のMOSトランジスタのソースと接続しゲートに前記ゲ
ート回路の出力信号を入力してこの出力信号が第１のレ
ベルのときオフ、第２のレベルのときオンとなる逆導電
型の第３のMOSトランジスタとを有することを特徴とす
るトライステートバッファ回路。