JP2749185B2 - 複合論理回路 - Google Patents
複合論理回路Info
- Publication number
- JP2749185B2 JP2749185B2 JP2183521A JP18352190A JP2749185B2 JP 2749185 B2 JP2749185 B2 JP 2749185B2 JP 2183521 A JP2183521 A JP 2183521A JP 18352190 A JP18352190 A JP 18352190A JP 2749185 B2 JP2749185 B2 JP 2749185B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- transistor
- channel transistor
- input terminal
- gate circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ナンドゲート回路とノアゲート回路とを備
えた複合論理回路に関する。
えた複合論理回路に関する。
［従来の技術］ CMOS（コンプリメンタリメタルオキサイドセミコンダ
クタ）トランジスタを用いてナンドゲート回路とノアゲ
ート回路とによる複合論理回路を１つの集積回路チップ
上に形成する場合、ナンドゲート回路とノアゲート回路
とをそれぞれ別個の回路で形成している。
クタ）トランジスタを用いてナンドゲート回路とノアゲ
ート回路とによる複合論理回路を１つの集積回路チップ
上に形成する場合、ナンドゲート回路とノアゲート回路
とをそれぞれ別個の回路で形成している。
第２図は、従来のこの種のナンドゲート回路とノアゲ
ート回路とを有する複合論理回路の回路図である。
ート回路とを有する複合論理回路の回路図である。
同図上部に示すように、２つのPMOS（ＰチャネルMO
S）トランジスタ11及び12と２つのNMOS（ＮチャネルMO
S）トランジスタ13及び14、即ち４つのトランジスタ11
〜14によって１つのナンドゲート回路10が形成されてい
る。
S）トランジスタ11及び12と２つのNMOS（ＮチャネルMO
S）トランジスタ13及び14、即ち４つのトランジスタ11
〜14によって１つのナンドゲート回路10が形成されてい
る。
同図下部に示すように、２つのPMOSトランジスタ21及
び22と２つのNMOSトランジスタ23及び24、即ち４つのト
ランジスタ21〜24によって１つのノアゲート回路20が形
成されている。
び22と２つのNMOSトランジスタ23及び24、即ち４つのト
ランジスタ21〜24によって１つのノアゲート回路20が形
成されている。
同図からも明らかのように、これらのナンドゲート回
路10とノアゲート回路20とは別個の素子をそれぞれ用い
て互いに独立して形成されている。
路10とノアゲート回路20とは別個の素子をそれぞれ用い
て互いに独立して形成されている。
［発明が解決しようとする課題］ このような従来の複合論理回路によると、ナンドゲー
ト回路及びノアゲート回路を構成するのにそれぞれ２つ
のＰチャネルトランジスタと２つのＮチャネルトランジ
スタ、即ち合計８つのトランジスタが必要となる。その
ため集積回路チップを形成する場合、集積回路チップ上
に占めるゲートの面積が大きくなってしまう。
ト回路及びノアゲート回路を構成するのにそれぞれ２つ
のＰチャネルトランジスタと２つのＮチャネルトランジ
スタ、即ち合計８つのトランジスタが必要となる。その
ため集積回路チップを形成する場合、集積回路チップ上
に占めるゲートの面積が大きくなってしまう。
従って本発明の目的は、集積回路チップの面積を減少
することのできる複合論理回路を提供することにある。
することのできる複合論理回路を提供することにある。
［課題を解決するための手段］ 上述の目的は本発明によれば、ナンドゲート回路とノ
アゲート回路とを備えた複合論理回路であって、該複合
論理回路は、第１、第２及び第３の入力端子と、第１及
び第２の出力端子とを有し、ナンドゲート回路は、第１
及び第２のＰチャネルトランジスタと、第１及び第２の
Ｎチャネルトランジスタとからなり、第１のＰチャネル
トランジスタは、電源電圧供給端に接続された一つの端
子と、第１の入力端子に接続されたゲートと、第１の出
力端子に接続された他の端子とを有し、第１のＮチャネ
ルトランジスタは、第１の出力端子に接続された一つの
端子と、第１の入力端子に接続されたゲートと、第２の
出力端子に接続された他の端子とを有し、第２のＮチャ
ネルトランジスタは、第２の出力端子に接続された一つ
の端子と、第２の入力端子に接続されたゲートと、接地
端に接続された他の端子とを有し、第２のＰチャネルト
ランジスタは、電源電圧供給端に接続された一つの端子
と、第２の入力端子に接続されたゲートと、第１の出力
端子に接続された他の端子とを有し、ノアゲート回路
は、第２のＰチャネルトランジスタ及び第３のＰチャネ
ルトランジスタと、第２のＮチャネルトランジスタ及び
第３のＮチャネルトランジスタとからなり、第３のＰチ
ャネルトランジスタは、第１の出力端子に接続された一
つの端子と、第３の入力端子に接続されたゲートと、第
２の出力端子に接続された他の端子とを有し、第３のＮ
チャネルトランジスタは、第２の出力端子に接続された
一つの端子と、第３の入力端子に接続されたゲートと、
接地端に接続された他の端子とを有していることにより
達成される。
アゲート回路とを備えた複合論理回路であって、該複合
論理回路は、第１、第２及び第３の入力端子と、第１及
び第２の出力端子とを有し、ナンドゲート回路は、第１
及び第２のＰチャネルトランジスタと、第１及び第２の
Ｎチャネルトランジスタとからなり、第１のＰチャネル
トランジスタは、電源電圧供給端に接続された一つの端
子と、第１の入力端子に接続されたゲートと、第１の出
力端子に接続された他の端子とを有し、第１のＮチャネ
ルトランジスタは、第１の出力端子に接続された一つの
端子と、第１の入力端子に接続されたゲートと、第２の
出力端子に接続された他の端子とを有し、第２のＮチャ
ネルトランジスタは、第２の出力端子に接続された一つ
の端子と、第２の入力端子に接続されたゲートと、接地
端に接続された他の端子とを有し、第２のＰチャネルト
ランジスタは、電源電圧供給端に接続された一つの端子
と、第２の入力端子に接続されたゲートと、第１の出力
端子に接続された他の端子とを有し、ノアゲート回路
は、第２のＰチャネルトランジスタ及び第３のＰチャネ
ルトランジスタと、第２のＮチャネルトランジスタ及び
第３のＮチャネルトランジスタとからなり、第３のＰチ
ャネルトランジスタは、第１の出力端子に接続された一
つの端子と、第３の入力端子に接続されたゲートと、第
２の出力端子に接続された他の端子とを有し、第３のＮ
チャネルトランジスタは、第２の出力端子に接続された
一つの端子と、第３の入力端子に接続されたゲートと、
接地端に接続された他の端子とを有していることにより
達成される。
［作用］ ナンドゲート回路の一方のＰチャネルトランジスタ及
び一方のＮチャネルトランジスタとノアゲート回路の一
方のＰチャネルトランジスタ及び一方のＮチャネルトラ
ンジスタとがそれぞれ共用されている。これにより、４
つのトランジスタで構成されるナンドゲート回路と４つ
のトランジスタで構成されるノアゲート回路とを同一チ
ップ上に構成する場合、６つのトランジスタで構成され
るので集積回路チップの面積が縮小される。
び一方のＮチャネルトランジスタとノアゲート回路の一
方のＰチャネルトランジスタ及び一方のＮチャネルトラ
ンジスタとがそれぞれ共用されている。これにより、４
つのトランジスタで構成されるナンドゲート回路と４つ
のトランジスタで構成されるノアゲート回路とを同一チ
ップ上に構成する場合、６つのトランジスタで構成され
るので集積回路チップの面積が縮小される。
［実施例］ 以下、本発明を図面を参照して詳細に説明する。
第１図は本発明の一実施例としての複合論理回路の回
路図を示す。ここで、第１の入力端子は入力端子33に、
第２の入力端子は共用入力端子53に、第３の入力端子は
入力端子43に、第１の出力端子は出力端子34に、第２の
出力端子は出力端子44に、第１のＰチャネルトランジス
タはPMOSトランジスタ31に、第２のＰチャネルトランジ
スタはPMOSトランジスタ52に、第３のＰチャネルトラン
ジスタはPMOSトランジスタ41に、第１のＮチャネルトラ
ンジスタはNMOSトランジスタ32に、第２のＮチャネルト
ランジスタはNMOSトランジスタ51に、第３のＮチャネル
トランジスタはNMOSトランジスタ42に相当する。
路図を示す。ここで、第１の入力端子は入力端子33に、
第２の入力端子は共用入力端子53に、第３の入力端子は
入力端子43に、第１の出力端子は出力端子34に、第２の
出力端子は出力端子44に、第１のＰチャネルトランジス
タはPMOSトランジスタ31に、第２のＰチャネルトランジ
スタはPMOSトランジスタ52に、第３のＰチャネルトラン
ジスタはPMOSトランジスタ41に、第１のＮチャネルトラ
ンジスタはNMOSトランジスタ32に、第２のＮチャネルト
ランジスタはNMOSトランジスタ51に、第３のＮチャネル
トランジスタはNMOSトランジスタ42に相当する。
同図に示すように、電源電圧供給端VDDと接地端との
間には、PMOSトランジスタ31、NMOSトランジスタ32、及
びNMOSトランジスタ51をこの順序で直列接続した回路が
接続されており、さらに電源電圧供給端VDDと接地端と
の間には、PMOSトランジスタ52、PMOSトランジスタ41、
及びNMOSトランジスタ42をこの順序で直列接続した回路
が接続されている。
間には、PMOSトランジスタ31、NMOSトランジスタ32、及
びNMOSトランジスタ51をこの順序で直列接続した回路が
接続されており、さらに電源電圧供給端VDDと接地端と
の間には、PMOSトランジスタ52、PMOSトランジスタ41、
及びNMOSトランジスタ42をこの順序で直列接続した回路
が接続されている。
PMOSトランジスタ31及びNMOSトランジスタ32の接続点
はPMOSトランジスタ52及びPMOSトランジスタ41の接続点
に接続されている。
はPMOSトランジスタ52及びPMOSトランジスタ41の接続点
に接続されている。
NMOSトランジスタ32及びNMOSトランジスタ51の接続点
はPMOSトランジスタ41及びNMOSトランジスタ42の接続点
に接続されている。
はPMOSトランジスタ41及びNMOSトランジスタ42の接続点
に接続されている。
PMOSトランジスタ31、NMOSトランジスタ32、NMOSトラ
ンジスタ51及びPMOSトランジスタ52によってナンドゲー
ト回路30が構成されている。
ンジスタ51及びPMOSトランジスタ52によってナンドゲー
ト回路30が構成されている。
PMOSトランジスタ52、PMOSトランジスタ41、NMOSトラ
ンジスタ42、及びNMOSトランジスタ51によってノアゲー
ト回路40が構成されている。
ンジスタ42、及びNMOSトランジスタ51によってノアゲー
ト回路40が構成されている。
NMOSトランジスタ51及びPMOSトランジスタ52は、これ
らナンドゲート回路30及びノアゲート回路40に共通に用
いられている。
らナンドゲート回路30及びノアゲート回路40に共通に用
いられている。
ナンドゲート回路30は、入力端子として、PMOSトラン
ジスタ31及びNMOSトランジスタ32のゲート電極に接続さ
れた入力端子33と、共用のNMOSトランジスタ51及びPMOS
トランジスタ52のゲート電極に接続された共用入力端子
53とを備えている。このナンドゲート回路30の出力は、
PMOSトランジスタ31及びNMOSトランジスタ32の前述の接
続点に接続された出力端子34から得られる。
ジスタ31及びNMOSトランジスタ32のゲート電極に接続さ
れた入力端子33と、共用のNMOSトランジスタ51及びPMOS
トランジスタ52のゲート電極に接続された共用入力端子
53とを備えている。このナンドゲート回路30の出力は、
PMOSトランジスタ31及びNMOSトランジスタ32の前述の接
続点に接続された出力端子34から得られる。
ナンドゲート回路40は、入力端子として、PMOSトラン
ジスタ41及びNMOSトランジスタ42のゲート電極に接続さ
れた入力端子43と、前述の共用入力端子53とを備えてい
る。このノアゲート回路40の出力はNMOSトランジスタ32
及びNMOSトランジスタ51の前述の接続点に接続された出
力端子44から得られる。
ジスタ41及びNMOSトランジスタ42のゲート電極に接続さ
れた入力端子43と、前述の共用入力端子53とを備えてい
る。このノアゲート回路40の出力はNMOSトランジスタ32
及びNMOSトランジスタ51の前述の接続点に接続された出
力端子44から得られる。
上述したように本実施例では、NMOSトランジスタ51及
びPMOSトランジスタ52がナンドゲート回路30及びノアゲ
ート回路40に共通に用いられている。従ってその分トラ
ンジスタの数を減少させることができ、ひいては集積回
路チップ上での複合論理回路の占有面積を減少させるこ
とができる。
びPMOSトランジスタ52がナンドゲート回路30及びノアゲ
ート回路40に共通に用いられている。従ってその分トラ
ンジスタの数を減少させることができ、ひいては集積回
路チップ上での複合論理回路の占有面積を減少させるこ
とができる。
次に本実施例の動作を説明する。
まずナンドゲート回路30について説明する。
入力端子33及び43へ印加される信号は常に逆電位の関
係にないと動作しない。
係にないと動作しない。
入力端子33及び共用入力端子53へ正論理で“0"レベル
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ31及び共用のPMOSトランジスタ52が共にオン状態
となり、NMOSトランジスタ32及び共用のNMOSトランジス
タ51が共にオフ状態となる。その結果、出力端子34には
電源電圧VDDに近い電圧が現れ“1"レベルの論理信号が
出力されることとなる。
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ31及び共用のPMOSトランジスタ52が共にオン状態
となり、NMOSトランジスタ32及び共用のNMOSトランジス
タ51が共にオフ状態となる。その結果、出力端子34には
電源電圧VDDに近い電圧が現れ“1"レベルの論理信号が
出力されることとなる。
入力端子33へ“0"、共用入力端子53へ“1"論理レベル
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ31がオン状態となり、共用のPMOSトランジスタ52
がオフ状態となり、NMOSトランジスタ32がオフ状態とな
り、共用のNMOSトランジスタ51がオン状態となる。その
結果、出力端子34には電源電圧VDDに近い電圧が現れ
“1"レベルの論理信号が出力されることとなる。
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ31がオン状態となり、共用のPMOSトランジスタ52
がオフ状態となり、NMOSトランジスタ32がオフ状態とな
り、共用のNMOSトランジスタ51がオン状態となる。その
結果、出力端子34には電源電圧VDDに近い電圧が現れ
“1"レベルの論理信号が出力されることとなる。
入力端子33へ“1"、共用入力端子53へ“0"論理レベル
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ31がオフ状態となり、共用のPMOSトランジスタ52
がオン状態となり、NMOSトランジスタ32がオン状態とな
り、共用のNMOSトランジスタ51がオフ状態となる。その
結果、出力端子34には電源電圧VDDに近い電圧が現れ
“1"レベルの論理信号が出力されることとなる。
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ31がオフ状態となり、共用のPMOSトランジスタ52
がオン状態となり、NMOSトランジスタ32がオン状態とな
り、共用のNMOSトランジスタ51がオフ状態となる。その
結果、出力端子34には電源電圧VDDに近い電圧が現れ
“1"レベルの論理信号が出力されることとなる。
入力端子33へ“1"、共用入力端子53へ“1"論理レベル
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ31及び共用のPMOSトランジスタ52が共にオフ状態
となり、NMOSトランジスタ32及び共用のNMOSトランジス
タ51が共にオフ状態となる。その結果、出力端子34には
接地電圧に近い電圧が現れ“0"レベルの論理信号が出力
されることとなる。
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ31及び共用のPMOSトランジスタ52が共にオフ状態
となり、NMOSトランジスタ32及び共用のNMOSトランジス
タ51が共にオフ状態となる。その結果、出力端子34には
接地電圧に近い電圧が現れ“0"レベルの論理信号が出力
されることとなる。
次にノアゲート回路40について説明する。
入力端子43へ“0"、共用入力端子53へ“0"論理レベル
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ41及び共用のPMOSトランジスタ52が共にオン状態
となり、NMOSトランジスタ42及び共用のNMOSトランジス
タ51が共にオフ状態となる。その結果、出力端子44には
電源電圧VDDに近い電圧が現れ“1"レベルの論理信号が
出力されることとなる。
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ41及び共用のPMOSトランジスタ52が共にオン状態
となり、NMOSトランジスタ42及び共用のNMOSトランジス
タ51が共にオフ状態となる。その結果、出力端子44には
電源電圧VDDに近い電圧が現れ“1"レベルの論理信号が
出力されることとなる。
入力端子43へ“0"、共用入力端子53へ“1"論理レベル
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ41がオン状態となり、共用のPMOSトランジスタ52
がオフ状態となり、NMOSトランジスタ42がオフ状態とな
り、共用のNMOSトランジスタ51がオン状態となる。その
結果、出力端子44には接地電圧に近い電圧が現れ“0"レ
ベルの論理信号が出力されることとなる。
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ41がオン状態となり、共用のPMOSトランジスタ52
がオフ状態となり、NMOSトランジスタ42がオフ状態とな
り、共用のNMOSトランジスタ51がオン状態となる。その
結果、出力端子44には接地電圧に近い電圧が現れ“0"レ
ベルの論理信号が出力されることとなる。
入力端子43へ“1"、共用入力端子53へ“0"論理レベル
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ41がオフ状態となり、共用のPMOSトランジスタ52
がオン状態となり、NMOSトランジスタ42がオン状態とな
り、共用のNMOSトランジスタ51がオフ状態となる。その
結果、出力端子44には接地電圧に近い電圧が現れ“0"レ
ベルの論理信号が出力されることとなる。
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ41がオフ状態となり、共用のPMOSトランジスタ52
がオン状態となり、NMOSトランジスタ42がオン状態とな
り、共用のNMOSトランジスタ51がオフ状態となる。その
結果、出力端子44には接地電圧に近い電圧が現れ“0"レ
ベルの論理信号が出力されることとなる。
入力端子43へ“1"、共用入力端子53へ“1"論理レベル
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ41及び共用のPMOSトランジスタ52が共にオフ状態
となり、NMOSトランジスタ42及び共用のNMOSトランジス
タ51が共にオン状態となる。その結果、出力端子44には
接地電圧に近い電圧が現れ“0"レベルの論理信号が出力
されることとなる。
の論理信号が印加されたとする。この場合、PMOSトラン
ジスタ41及び共用のPMOSトランジスタ52が共にオフ状態
となり、NMOSトランジスタ42及び共用のNMOSトランジス
タ51が共にオン状態となる。その結果、出力端子44には
接地電圧に近い電圧が現れ“0"レベルの論理信号が出力
されることとなる。
本実施例の複合論理回路に用いられている共用のPMOS
トランジスタ52は、第２図に示した従来の複合論理回路
の回路図におけるPMOSトランジスタ11及び21を兼用す
る。共用のNMOSトランジスタ51は、同図に示したNMOSト
ランジスタ14及び24を兼用する。即ち、ナンドゲート回
路とノアゲート回路とを有する複合論理回路を構成する
のに従来は８つのトランジスタが必要であったが６つの
トランジスタでよいことになる。従って、集積回路チッ
プ上のトランジスタの占有面積を減少することができ
る。
トランジスタ52は、第２図に示した従来の複合論理回路
の回路図におけるPMOSトランジスタ11及び21を兼用す
る。共用のNMOSトランジスタ51は、同図に示したNMOSト
ランジスタ14及び24を兼用する。即ち、ナンドゲート回
路とノアゲート回路とを有する複合論理回路を構成する
のに従来は８つのトランジスタが必要であったが６つの
トランジスタでよいことになる。従って、集積回路チッ
プ上のトランジスタの占有面積を減少することができ
る。
［発明の効果］ 以上詳細に説明したように本発明によれば、ナンドゲ
ート回路とノアゲート回路とを備えた複合論理回路であ
って、該複合論理回路は、第１、第２及び第３の入力端
子と、第１及び第２の出力端子とを有し、ナンドゲート
回路は、第１及び第２のＰチャネルトランジスタと、第
１及び第２のＮチャネルトランジスタとからなり、第１
のＰチャネルトランジスタは、電源電圧供給端に接続さ
れた一つの端子と、第１の入力端子に接続されたゲート
と、第１の出力端子に接続された他の端子とを有し、第
１のＮチャネルトランジスタは、第１の出力端子に接続
された一つの端子と、第１の入力端子に接続されたゲー
トと、第２の出力端子に接続された他の端子とを有し、
第２のＮチャネルトランジスタは、第２の出力端子に接
続された一つの端子と、第２の入力端子に接続されたゲ
ートと、接地端に接続された他の端子とを有し、第２の
Ｐチャネルトランジスタは、電源電圧供給端に接続され
た一つの端子と、第２の入力端子に接続されたゲート
と、第１の出力端子に接続された他の端子とを有し、ノ
アゲート回路は、第２のＰチャネルトランジスタ及び第
３のＰチャネルトランジスタと、第２のＮチャネルトラ
ンジスタ及び第３のＮチャネルトランジスタとからな
り、第３のＰチャネルトランジスタは、第１の出力端子
に接続された一つの端子と、第３の入力端子に接続され
たゲートと、第２の出力端子に接続された他の端子とを
有し、第３のＮチャネルトランジスタは、第２の出力端
子に接続された一つの端子と、第３の入力端子に接続さ
れたゲートと、接地端に接続された他の端子とを有して
いるので集積回路チップの面積を減少することのできる
複合論理回路が実現できる。
ート回路とノアゲート回路とを備えた複合論理回路であ
って、該複合論理回路は、第１、第２及び第３の入力端
子と、第１及び第２の出力端子とを有し、ナンドゲート
回路は、第１及び第２のＰチャネルトランジスタと、第
１及び第２のＮチャネルトランジスタとからなり、第１
のＰチャネルトランジスタは、電源電圧供給端に接続さ
れた一つの端子と、第１の入力端子に接続されたゲート
と、第１の出力端子に接続された他の端子とを有し、第
１のＮチャネルトランジスタは、第１の出力端子に接続
された一つの端子と、第１の入力端子に接続されたゲー
トと、第２の出力端子に接続された他の端子とを有し、
第２のＮチャネルトランジスタは、第２の出力端子に接
続された一つの端子と、第２の入力端子に接続されたゲ
ートと、接地端に接続された他の端子とを有し、第２の
Ｐチャネルトランジスタは、電源電圧供給端に接続され
た一つの端子と、第２の入力端子に接続されたゲート
と、第１の出力端子に接続された他の端子とを有し、ノ
アゲート回路は、第２のＰチャネルトランジスタ及び第
３のＰチャネルトランジスタと、第２のＮチャネルトラ
ンジスタ及び第３のＮチャネルトランジスタとからな
り、第３のＰチャネルトランジスタは、第１の出力端子
に接続された一つの端子と、第３の入力端子に接続され
たゲートと、第２の出力端子に接続された他の端子とを
有し、第３のＮチャネルトランジスタは、第２の出力端
子に接続された一つの端子と、第３の入力端子に接続さ
れたゲートと、接地端に接続された他の端子とを有して
いるので集積回路チップの面積を減少することのできる
複合論理回路が実現できる。
第１図は本発明の一実施例としての複合論理回路の回路
図、第２図は従来のナンドゲート回路とノアゲート回路
とを有する複合論理回路の回路図である。 30……ナンドゲート回路、31、41、52……PMOSトランジ
スタ、32、42、51……NMOSトランジスタ、33、43、53…
…入力端子、34、44……出力端子、40……ノアゲート回
路。
図、第２図は従来のナンドゲート回路とノアゲート回路
とを有する複合論理回路の回路図である。 30……ナンドゲート回路、31、41、52……PMOSトランジ
スタ、32、42、51……NMOSトランジスタ、33、43、53…
…入力端子、34、44……出力端子、40……ノアゲート回
路。
Claims (1)
- 【請求項１】ナンドゲート回路とノアゲート回路とを備
えた複合論理回路であって、該複合論理回路は、第１、
第２及び第３の入力端子と、第１及び第２の出力端子と
を有し、 前記ナンドゲート回路は、第１及び第２のＰチャネルト
ランジスタと、第１及び第２のＮチャネルトランジスタ
とからなり、前記第１のＰチャネルトランジスタは、電
源電圧供給端に接続された一つの端子と、前記第１の入
力端子に接続されたゲートと、前記第１の出力端子に接
続された他の端子とを有し、前記第１のＮチャネルトラ
ンジスタは、前記第１の出力端子に接続された一つの端
子と、前記第１の入力端子に接続されたゲートと、前記
第２の出力端子に接続された他の端子とを有し、前記第
２のＮチャネルトランジスタは、前記第２の出力端子に
接続された一つの端子と、前記第２の入力端子に接続さ
れたゲートと、接地端に接続された他の端子とを有し、
前記第２のＰチャネルトランジスタは、前記電源電圧供
給端に接続された一つの端子と、前記第２の入力端子に
接続されたゲートと、前記第１の出力端子に接続された
他の端子とを有し、 前記ノアゲート回路は、前記第２のＰチャネルトランジ
スタ及び第３のＰチャネルトランジスタと、前記第２の
Ｎチャネルトランジスタ及び第３のＮチャネルトランジ
スタとからなり、前記第３のＰチャネルトランジスタ
は、前記第１の出力端子に接続された一つの端子と、前
記第３の入力端子に接続されたゲートと、前記第２の出
力端子に接続された他の端子とを有し、前記第３のＮチ
ャネルトランジスタは、前記第２の出力端子に接続され
た一つの端子と、前記第３の入力端子に接続されたゲー
トと、前記接地端に接続された他の端子とを有している
ことを特徴とする複合論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183521A JP2749185B2 (ja) | 1990-07-11 | 1990-07-11 | 複合論理回路 |
| US07/722,475 US5309043A (en) | 1990-07-11 | 1991-07-02 | Compound logic circuit having NAND and NOR gate outputs and two transistors connected within both gate circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183521A JP2749185B2 (ja) | 1990-07-11 | 1990-07-11 | 複合論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0470212A JPH0470212A (ja) | 1992-03-05 |
| JP2749185B2 true JP2749185B2 (ja) | 1998-05-13 |
Family
ID=16137305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2183521A Expired - Fee Related JP2749185B2 (ja) | 1990-07-11 | 1990-07-11 | 複合論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5309043A (ja) |
| JP (1) | JP2749185B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0713294A1 (en) * | 1994-11-18 | 1996-05-22 | STMicroelectronics S.r.l. | Decoder with reduced architecture |
| US5764085A (en) * | 1996-02-28 | 1998-06-09 | Hewlett-Packard Company | Method and apparatus for sharing a fet between a plurality of operationally exclusive logic gates |
| DE19743261C1 (de) * | 1997-09-30 | 1999-02-18 | Siemens Ag | Logikgatter |
| US6144228A (en) * | 1999-02-01 | 2000-11-07 | Compaq Computer Corporation | Generalized push-pull cascode logic technique |
| JP4551731B2 (ja) * | 2004-10-15 | 2010-09-29 | 株式会社東芝 | 半導体集積回路 |
| US8779799B2 (en) * | 2011-05-19 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3016466A (en) * | 1957-12-30 | 1962-01-09 | Richard K Richards | Logical circuit |
| US3248561A (en) * | 1962-04-20 | 1966-04-26 | Ibm | Logic circuit |
| US3772536A (en) * | 1967-09-20 | 1973-11-13 | Trw Inc | Digital cell for large scale integration |
| FR2100705B1 (ja) * | 1970-05-30 | 1973-06-08 | Tokyo Shibaura Electric Co | |
| US3691401A (en) * | 1971-03-10 | 1972-09-12 | Honeywell Inf Systems | Convertible nand/nor gate |
| US3980897A (en) * | 1974-07-08 | 1976-09-14 | Solid State Scientific, Inc. | Logic gating system and method |
| US4185209A (en) * | 1978-02-02 | 1980-01-22 | Rockwell International Corporation | CMOS boolean logic circuit |
| JPS5746536A (en) * | 1980-09-04 | 1982-03-17 | Matsushita Electric Ind Co Ltd | Gate circuit |
| JPS58101525A (ja) * | 1981-12-14 | 1983-06-16 | Fujitsu Ltd | 論理回路 |
| US4518875A (en) * | 1982-06-04 | 1985-05-21 | Aytac Haluk M | Three-level MOS logic circuit |
| JPS61247123A (ja) * | 1985-04-25 | 1986-11-04 | Nec Corp | ３値出力回路 |
-
1990
- 1990-07-11 JP JP2183521A patent/JP2749185B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-02 US US07/722,475 patent/US5309043A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5309043A (en) | 1994-05-03 |
| JPH0470212A (ja) | 1992-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0239059B1 (en) | Logical circuit | |
| JP2749185B2 (ja) | 複合論理回路 | |
| JPH0637624A (ja) | レベル変換回路 | |
| JP3120492B2 (ja) | 半導体集積回路 | |
| JPH0543212B2 (ja) | ||
| JPH022713A (ja) | 半導体集積回路 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JPS62195922A (ja) | 半導体集積回路装置 | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| JPS61214817A (ja) | Ｃｍｏｓ集積回路 | |
| JPS63302622A (ja) | インタフエ−ス回路 | |
| JP2734531B2 (ja) | 論理回路 | |
| JP2599396B2 (ja) | 排他的論理回路 | |
| JPS59200524A (ja) | Ｃｍｏｓマルチプレクサ | |
| JP2550942B2 (ja) | Ｃｍｏｓ型論理集積回路 | |
| JPH0353810B2 (ja) | ||
| JPH04213919A (ja) | 半導体集積回路 | |
| JPH08116252A (ja) | 排他的論理和回路および排他的論理和の否定回路 | |
| JPH0377537B2 (ja) | ||
| JPH05252021A (ja) | 半導体集積回路 | |
| JPH03222515A (ja) | ２相クロック発生回路 | |
| JPH05252011A (ja) | 出力バッファ回路 | |
| JPS61293016A (ja) | 遅延回路 | |
| JPH04361421A (ja) | ２相クロック発生回路 | |
| JPH0558289B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |