JPH08116252A - 排他的論理和回路および排他的論理和の否定回路 - Google Patents
排他的論理和回路および排他的論理和の否定回路Info
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- JPH08116252A JPH08116252A JP27838094A JP27838094A JPH08116252A JP H08116252 A JPH08116252 A JP H08116252A JP 27838094 A JP27838094 A JP 27838094A JP 27838094 A JP27838094 A JP 27838094A JP H08116252 A JPH08116252 A JP H08116252A
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Abstract
(57)【要約】
【目的】 より少ないトランジスタ数で排他的論理和回
路および排他的論理和の否定回路を構成できるようにす
ることを目的とする。 【構成】 第1の入力端子1、第2の入力端子2、出力
端子3、インバータ4、Nチャネル型MOSトランジス
タ5およびPチャネル型MOSトランジスタ6により論
理回路を構成するようにし、排他的論理和回路を構成す
る場合には、上記第1の入力端子1および出力端子3の
間に上記インバータ4およびNチャネル型MOSトラン
ジスタ5を接続するとともに、これらの直列接続回路と
並列に上記Pチャネル型MOSトランジスタ6を接続
し、かつ上記トランジスタ5および6のゲートと第2の
入力端子2を接続するようにし、また、排他的論理和の
否定回路を構成する場合には、上記Nチャネル型MOS
トランジスタ5とPチャネル型MOSトランジスタ6と
の接続位置を入れ換えるようにすることにより、4個の
トランジスタを用いるだけでこれらの論理回路を構成で
きるようにする。
路および排他的論理和の否定回路を構成できるようにす
ることを目的とする。 【構成】 第1の入力端子1、第2の入力端子2、出力
端子3、インバータ4、Nチャネル型MOSトランジス
タ5およびPチャネル型MOSトランジスタ6により論
理回路を構成するようにし、排他的論理和回路を構成す
る場合には、上記第1の入力端子1および出力端子3の
間に上記インバータ4およびNチャネル型MOSトラン
ジスタ5を接続するとともに、これらの直列接続回路と
並列に上記Pチャネル型MOSトランジスタ6を接続
し、かつ上記トランジスタ5および6のゲートと第2の
入力端子2を接続するようにし、また、排他的論理和の
否定回路を構成する場合には、上記Nチャネル型MOS
トランジスタ5とPチャネル型MOSトランジスタ6と
の接続位置を入れ換えるようにすることにより、4個の
トランジスタを用いるだけでこれらの論理回路を構成で
きるようにする。
Description
【0001】
【産業上の利用分野】本発明は排他的論理和回路および
排他的論理和の否定回路に関し、特に、半導体集積回路
に形成する論理回路に用いて好適なものである。
排他的論理和の否定回路に関し、特に、半導体集積回路
に形成する論理回路に用いて好適なものである。
【0002】
【従来の技術】図2(a)は、従来の排他的論理和回路
を示す回路図である。従来の排他的論理和回路は、2個
のインバータ21,22と、3個のNAND回路23,
24,25とから構成されている。
を示す回路図である。従来の排他的論理和回路は、2個
のインバータ21,22と、3個のNAND回路23,
24,25とから構成されている。
【0003】そして、第1の入力端子1は第1のインバ
ータ21の入力端に接続されているとともに、第2のN
AND回路24の入力端に接続されている。また、第1
のインバータ21の出力端は第1のNAND回路23の
入力端に接続されている。
ータ21の入力端に接続されているとともに、第2のN
AND回路24の入力端に接続されている。また、第1
のインバータ21の出力端は第1のNAND回路23の
入力端に接続されている。
【0004】一方、第2の入力端子2は、第2のインバ
ータ22の入力端と第1のNAND回路23の他方の入
力端に接続され、第2のインバータ22の出力端は第1
のNAND回路23の他方の入力端に接続されている。
第1のNAND回路23および第2のNAND回路24
の出力端は第3のNAND25に入力され、第3のNA
ND25の出力端は出力端子3に接続されている。
ータ22の入力端と第1のNAND回路23の他方の入
力端に接続され、第2のインバータ22の出力端は第1
のNAND回路23の他方の入力端に接続されている。
第1のNAND回路23および第2のNAND回路24
の出力端は第3のNAND25に入力され、第3のNA
ND25の出力端は出力端子3に接続されている。
【0005】また、図3の回路図に示すように、インバ
ータ21,22は、Pチャネル型MOSトランジスタ3
1およびNチャネル型MOSトランジスタ32をそれぞ
れ1個ずつ有し、入力端aは両トランジスタ31,32
のゲート電極に接続されている。
ータ21,22は、Pチャネル型MOSトランジスタ3
1およびNチャネル型MOSトランジスタ32をそれぞ
れ1個ずつ有し、入力端aは両トランジスタ31,32
のゲート電極に接続されている。
【0006】また、Pチャネル型MOSトランジスタ3
1のソース電極は電源(Vcc)に、Nチャネル型MO
Sトランジスタのソース32はGNDに、両トランジス
タのドレインは出力端bにそれぞれ接続されている。
1のソース電極は電源(Vcc)に、Nチャネル型MO
Sトランジスタのソース32はGNDに、両トランジス
タのドレインは出力端bにそれぞれ接続されている。
【0007】また、図4に示すように、NAND回路2
3,24,25は、Nチャネル型MOSトランジスタ2
個、およびPチャネル型MOSトランジスタ2個により
構成されている。そして、一方の入力端cはPチャネル
型MOSトランジスタ41とNチャネル型MOSトラン
ジスタ43のゲートにそれぞれ接続されている。
3,24,25は、Nチャネル型MOSトランジスタ2
個、およびPチャネル型MOSトランジスタ2個により
構成されている。そして、一方の入力端cはPチャネル
型MOSトランジスタ41とNチャネル型MOSトラン
ジスタ43のゲートにそれぞれ接続されている。
【0008】また、他方の入力端dはPチャネル型MO
Sトランジスタ42とNチャネル型MOSトランジスタ
44のゲートにそれぞれ接続されている。さらに、2つ
のPチャネル型MOSトランジスタ41、42のソース
電極は電源Vccに接続されるとともに、ドレイン電極
はNチャネル型MOSトランジスタ43のドレイン電極
および出力端eに接続されている。
Sトランジスタ42とNチャネル型MOSトランジスタ
44のゲートにそれぞれ接続されている。さらに、2つ
のPチャネル型MOSトランジスタ41、42のソース
電極は電源Vccに接続されるとともに、ドレイン電極
はNチャネル型MOSトランジスタ43のドレイン電極
および出力端eに接続されている。
【0009】一方、Nチャネル型MOSトランジスタ4
3のソース電極はNチャネル型MOSトランジスタ44
のドレイン電極に接続され、Nチャネル型MOSトラン
ジスタ44のソース電極はGNDに接続されている。
3のソース電極はNチャネル型MOSトランジスタ44
のドレイン電極に接続され、Nチャネル型MOSトラン
ジスタ44のソース電極はGNDに接続されている。
【0010】したがって、従来の技術で排他的論理和回
路を実現するためには、Nチャネル型MOSトランジス
タおよびPチャネル型MOSトランジスタ各8個、合計
16個のトランジスタが必要であった。
路を実現するためには、Nチャネル型MOSトランジス
タおよびPチャネル型MOSトランジスタ各8個、合計
16個のトランジスタが必要であった。
【0011】図2(b)は、従来の排他的論理和の否定
回路を示す回路図である。従来の回路は、排他的論理和
の否定回路はインバータ26、NAND回路27および
NOR回路29,30から構成されている。すなわち、
1個のインバータ、2個のNAND回路および1個のN
OR回路から構成されている。
回路を示す回路図である。従来の回路は、排他的論理和
の否定回路はインバータ26、NAND回路27および
NOR回路29,30から構成されている。すなわち、
1個のインバータ、2個のNAND回路および1個のN
OR回路から構成されている。
【0012】第1の入力端子1はNOR回路29の一方
の入力端と、NAND回路30の一方の入力端に接続さ
れている。また、NOR回路29の出力端はインバータ
26の入力端に接続され、インバータ26の出力端はN
AND回路27の入力端に接続されている。NAND回
路30の出力端はNAND回路27の他方の入力端に接
続されている。そして、NAND回路27の出力端は出
力端子に接続されている。
の入力端と、NAND回路30の一方の入力端に接続さ
れている。また、NOR回路29の出力端はインバータ
26の入力端に接続され、インバータ26の出力端はN
AND回路27の入力端に接続されている。NAND回
路30の出力端はNAND回路27の他方の入力端に接
続されている。そして、NAND回路27の出力端は出
力端子に接続されている。
【0013】図5に示すように、NOR回路はNチャネ
ル型MOSトランジスタおよびPチャネル型MOSトラ
ンジスタ各2個を有する。入力端fはPチャネル型MO
Sトランジスタ51とNチャネル型MOSトランジスタ
53のゲートに接続されている。また、入力端gはPチ
ャネル型MOSトランジスタ52とNチャネル型MOS
トランジスタ54のゲートに接続されている。
ル型MOSトランジスタおよびPチャネル型MOSトラ
ンジスタ各2個を有する。入力端fはPチャネル型MO
Sトランジスタ51とNチャネル型MOSトランジスタ
53のゲートに接続されている。また、入力端gはPチ
ャネル型MOSトランジスタ52とNチャネル型MOS
トランジスタ54のゲートに接続されている。
【0014】そして、Pチャネル型MOSトランジスタ
51のソース電極は電源Vccに接続され、ドレイン電
極はPチャネル型MOSトランジスタ52のソース電極
に接続されている。
51のソース電極は電源Vccに接続され、ドレイン電
極はPチャネル型MOSトランジスタ52のソース電極
に接続されている。
【0015】さらに、Pチャネル型MOSトランジスタ
52のドレイン電極は2つのNチャネル型MOSトラン
ジスタ53,54のドレイン電極および出力端子gに接
続されている。また、2つのNチャネル型MOSトラン
ジスタ53,54のソース電極はGNDに接続されてい
る。
52のドレイン電極は2つのNチャネル型MOSトラン
ジスタ53,54のドレイン電極および出力端子gに接
続されている。また、2つのNチャネル型MOSトラン
ジスタ53,54のソース電極はGNDに接続されてい
る。
【0016】また、上述したように、インバータはNチ
ャネル型MOSトランジスタおよびPチャネル型MOS
トランジスタを各1個ずつ用いて構成され、NAND回
路はNチャネル型MOSトランジスタおよびPチャネル
型MOSトランジスタを各2個ずつ用いて構成されてい
る。
ャネル型MOSトランジスタおよびPチャネル型MOS
トランジスタを各1個ずつ用いて構成され、NAND回
路はNチャネル型MOSトランジスタおよびPチャネル
型MOSトランジスタを各2個ずつ用いて構成されてい
る。
【0017】したがって、従来の技術で排他的論理和の
否定回路を実現するためには、Nチャネル型MOSトラ
ンジスタおよびPチャネル型MOSトランジスタを各7
個、合計14個のMOSトランジスタが必要であった。
否定回路を実現するためには、Nチャネル型MOSトラ
ンジスタおよびPチャネル型MOSトランジスタを各7
個、合計14個のMOSトランジスタが必要であった。
【0018】
【発明が解決しようとする課題】上述したように、従来
の技術を用いて排他的論理和回路を実現するためには、
Nチャネル型MOSトランジスタおよびPチャネル型M
OSトランジスタを各8個、合計16個のトランジスタ
が必要であり、排他的論理和の否定回路を実現するため
には、Nチャネル型MOSトランジスタおよびPチャネ
ル型MOSトランジスタを各7個、合計14個のトラン
ジスタが必要であった。
の技術を用いて排他的論理和回路を実現するためには、
Nチャネル型MOSトランジスタおよびPチャネル型M
OSトランジスタを各8個、合計16個のトランジスタ
が必要であり、排他的論理和の否定回路を実現するため
には、Nチャネル型MOSトランジスタおよびPチャネ
ル型MOSトランジスタを各7個、合計14個のトラン
ジスタが必要であった。
【0019】このように、多くのトランジスタを必要と
することは、集積回路のチップ面積の縮小と高速化およ
び低消費電力化を図る上で大きな障害となっている。本
発明は上述の問題点を解決するために、より少ないトラ
ンジスタ数の排他的論理和回路および排他的論理和の否
定回路を構成できるようにすることを目的とする。
することは、集積回路のチップ面積の縮小と高速化およ
び低消費電力化を図る上で大きな障害となっている。本
発明は上述の問題点を解決するために、より少ないトラ
ンジスタ数の排他的論理和回路および排他的論理和の否
定回路を構成できるようにすることを目的とする。
【0020】
【課題を解決するための手段】本発明の排他的論理和回
路においては、第1の入力端子に入力される第1の入力
信号および第2の入力端子に入力される第2の入力信号
の排他的論理和を出力するようにした論理回路におい
て、上記第1の入力信号の反転信号を生成するインバー
タと、上記インバータの出力を上記第2の入力信号に応
じて出力する第1のスイッチング手段と、上記第1の入
力信号を上記第2の入力信号の反転信号に応じて出力す
る第2のスイッチング手段と、上記第1のスイッチング
手段および第2のスイッチング手段の出力の論理和を出
力する出力端子とを設けている。
路においては、第1の入力端子に入力される第1の入力
信号および第2の入力端子に入力される第2の入力信号
の排他的論理和を出力するようにした論理回路におい
て、上記第1の入力信号の反転信号を生成するインバー
タと、上記インバータの出力を上記第2の入力信号に応
じて出力する第1のスイッチング手段と、上記第1の入
力信号を上記第2の入力信号の反転信号に応じて出力す
る第2のスイッチング手段と、上記第1のスイッチング
手段および第2のスイッチング手段の出力の論理和を出
力する出力端子とを設けている。
【0021】また、本発明の排他的論理和回路の他の特
徴とするところは、第1の入力端子に入力される第1の
入力信号および第2の入力端子に入力される第2の入力
信号の排他的論理和を出力するようにした論理回路にお
いて、上記第1の入力端子に接続されたインバータと、
上記第2の入力端子にゲートが接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記第
1の入力端子に接続され、他方の電極が出力端子に接続
されたPチャネル型MOSトランジスタと、上記第2の
入力端子にゲートが接続され、ソース電極またはドレイ
ン電極のうち、いずれか一方の電極が上記インバータの
出力端に接続されるとともに、他方の電極が上記出力端
子に接続されたNチャネル型MOSトランジスタとを設
けている。
徴とするところは、第1の入力端子に入力される第1の
入力信号および第2の入力端子に入力される第2の入力
信号の排他的論理和を出力するようにした論理回路にお
いて、上記第1の入力端子に接続されたインバータと、
上記第2の入力端子にゲートが接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記第
1の入力端子に接続され、他方の電極が出力端子に接続
されたPチャネル型MOSトランジスタと、上記第2の
入力端子にゲートが接続され、ソース電極またはドレイ
ン電極のうち、いずれか一方の電極が上記インバータの
出力端に接続されるとともに、他方の電極が上記出力端
子に接続されたNチャネル型MOSトランジスタとを設
けている。
【0022】また、本発明の排他的論理和の否定回路に
おいては、第1の入力端子に入力される第1の入力信号
および第2の入力端子に入力される第2の入力信号の排
他的論理和の否定信号を出力するようにした論理回路に
おいて、上記第1の入力信号の反転信号を生成するイン
バータと、上記インバータの出力を上記第1の入力信号
の反転信号に応じて出力する第1のスイッチング手段
と、上記第1の入力信号を上記第2の入力信号に応じて
出力する第2のスイッチング手段と、上記第1のスイッ
チング手段および第2のスイッチング手段の出力の論理
和を出力する出力端子とを設けている。
おいては、第1の入力端子に入力される第1の入力信号
および第2の入力端子に入力される第2の入力信号の排
他的論理和の否定信号を出力するようにした論理回路に
おいて、上記第1の入力信号の反転信号を生成するイン
バータと、上記インバータの出力を上記第1の入力信号
の反転信号に応じて出力する第1のスイッチング手段
と、上記第1の入力信号を上記第2の入力信号に応じて
出力する第2のスイッチング手段と、上記第1のスイッ
チング手段および第2のスイッチング手段の出力の論理
和を出力する出力端子とを設けている。
【0023】また、本発明の排他的論理和の否定回路の
他の特徴とするところは、第1の入力端子に入力される
第1の入力信号および第2の入力端子に入力される第2
の入力信号の排他的論理和を出力するようにした論理回
路において、上記第1の入力端子に接続されたインバー
タと、上記第2の入力端子にゲートが接続され、ソース
電極またはドレイン電極のうち、いずれか一方の電極が
上記第1の入力端子に接続され、他方の電極が出力端子
に接続されたNチャネル型MOSトランジスタと、上記
第2の入力端子にゲート電極が接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記イ
ンバータに接続され、他方の電極が出力端子に接続され
たPチャネル型MOSトランジスタとをとを備えてい
る。
他の特徴とするところは、第1の入力端子に入力される
第1の入力信号および第2の入力端子に入力される第2
の入力信号の排他的論理和を出力するようにした論理回
路において、上記第1の入力端子に接続されたインバー
タと、上記第2の入力端子にゲートが接続され、ソース
電極またはドレイン電極のうち、いずれか一方の電極が
上記第1の入力端子に接続され、他方の電極が出力端子
に接続されたNチャネル型MOSトランジスタと、上記
第2の入力端子にゲート電極が接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記イ
ンバータに接続され、他方の電極が出力端子に接続され
たPチャネル型MOSトランジスタとをとを備えてい
る。
【0024】
【作用】本発明においては、第1および第2のスイッチ
ング手段をP型、N型の異なるトランジスタで構成する
ことにより、排他的論理和回路と排他的論理和の否定回
路の両方を、ほぼ同一の回路構成で実現できる。また、
各回路も従来よりも少ないトランジスタ数で構成するこ
とが可能となるので、集積回路のチップ面積の縮小と高
速化および低消費電力化を図ることができる。
ング手段をP型、N型の異なるトランジスタで構成する
ことにより、排他的論理和回路と排他的論理和の否定回
路の両方を、ほぼ同一の回路構成で実現できる。また、
各回路も従来よりも少ないトランジスタ数で構成するこ
とが可能となるので、集積回路のチップ面積の縮小と高
速化および低消費電力化を図ることができる。
【0025】
【実施例】以下、本発明の排他的論理和回路および排他
的論理和の否定回路の実施例を各1つずつ、図に基いて
説明する。
的論理和の否定回路の実施例を各1つずつ、図に基いて
説明する。
【0026】図1(a)は、本実施例における排他的論
理和回路の構成を示す回路図である。この排他的論理和
回路は、第1の入力端子1、第2の入力端子2、出力端
子3、インバータ4、Nチャネル型MOSトランジスタ
5およびPチャネル型MOSトランジスタ6を有してい
る。
理和回路の構成を示す回路図である。この排他的論理和
回路は、第1の入力端子1、第2の入力端子2、出力端
子3、インバータ4、Nチャネル型MOSトランジスタ
5およびPチャネル型MOSトランジスタ6を有してい
る。
【0027】第1の入力端子1は、インバータ4の入力
端とPチャネル型MOSトランジスタ6のソース電極
(あるいはドレイン電極)に接続されている。また、イ
ンバータ4の出力端はNチャネル型MOSトランジスタ
5のソース電極(あるいはドレイン電極)に接続されて
いる。
端とPチャネル型MOSトランジスタ6のソース電極
(あるいはドレイン電極)に接続されている。また、イ
ンバータ4の出力端はNチャネル型MOSトランジスタ
5のソース電極(あるいはドレイン電極)に接続されて
いる。
【0028】一方、第2の入力端子2は、Nチャネル型
MOSトランジスタ5とPチャネル型MOSトランジス
タ6のゲートに接続されている。そして、Nチャネル型
MOSトランジスタ5とPチャネル型MOSトランジス
タ6のドレイン電極(あるいはソース電極)とが出力端
子3に接続されている。表1に、この排他的論理和回路
の各部の信号状態を示す。
MOSトランジスタ5とPチャネル型MOSトランジス
タ6のゲートに接続されている。そして、Nチャネル型
MOSトランジスタ5とPチャネル型MOSトランジス
タ6のドレイン電極(あるいはソース電極)とが出力端
子3に接続されている。表1に、この排他的論理和回路
の各部の信号状態を示す。
【0029】
【表1】
【0030】表1に示すように第1の入力端子1、第2
の入力端子2への入力信号に応じてNチャネル型MOS
トランジスタ5とPチャネル型MOSトランジスタ6の
ドレイン電極(あるいはソース電極)に出力が現れ、そ
れがワイヤードロジックによって論理和出力として出力
端子3に出力されている。
の入力端子2への入力信号に応じてNチャネル型MOS
トランジスタ5とPチャネル型MOSトランジスタ6の
ドレイン電極(あるいはソース電極)に出力が現れ、そ
れがワイヤードロジックによって論理和出力として出力
端子3に出力されている。
【0031】出力端子3には第1の入力端子1、第2の
入力端子2の排他的論理和出力が得られる。なお、従来
の技術の項で述べたように、インバータ4は図3に示す
ようなNチャネル型MOSトランジスタ、Pチャネル型
MOSトランジスタ各1個から構成されている。
入力端子2の排他的論理和出力が得られる。なお、従来
の技術の項で述べたように、インバータ4は図3に示す
ようなNチャネル型MOSトランジスタ、Pチャネル型
MOSトランジスタ各1個から構成されている。
【0032】したがって、本実施例の論理回路を用いた
場合、Nチャネル型MOSトランジスタ、Pチャネル型
MOSトランジスタを各2個、合計4個のトランジスタ
で排他的論理和回路を実現することが可能となり、排他
的論理和の否定回路を実現するために必要な面積、およ
びコストを大幅に減少させることができる。
場合、Nチャネル型MOSトランジスタ、Pチャネル型
MOSトランジスタを各2個、合計4個のトランジスタ
で排他的論理和回路を実現することが可能となり、排他
的論理和の否定回路を実現するために必要な面積、およ
びコストを大幅に減少させることができる。
【0033】図1(b)は、本発明における排他的論理
和の否定回路の実施例を示す回路図である。この排他的
論理和の否定回路は、上述した排他的論理回路と同様
に、第1の入力端子1、第2の入力端子2、出力端子
3、インバータ4、Nチャネル型MOSトランジスタ5
およびPチャネル型MOSトランジスタ6を有する。
和の否定回路の実施例を示す回路図である。この排他的
論理和の否定回路は、上述した排他的論理回路と同様
に、第1の入力端子1、第2の入力端子2、出力端子
3、インバータ4、Nチャネル型MOSトランジスタ5
およびPチャネル型MOSトランジスタ6を有する。
【0034】第1の入力端子1はインバータ4の入力端
とNチャネル型MOSトランジスタ5のソース電極(あ
るいはドレイン電極)に接続されている。また、インバ
ータ4の出力端はPチャネル型MOSトランジスタ6の
ソース電極(あるいはドレイン電極)に接続されてい
る。
とNチャネル型MOSトランジスタ5のソース電極(あ
るいはドレイン電極)に接続されている。また、インバ
ータ4の出力端はPチャネル型MOSトランジスタ6の
ソース電極(あるいはドレイン電極)に接続されてい
る。
【0035】一方、第2の入力端子2は、Nチャネル型
MOSトランジスタ5とPチャネル型MOSトランジス
タ6のゲートに接続されている。そして、Nチャネル型
MOSトランジスタ5とPチャネル型MOSトランジス
タ6のドレイン電極(あるいはソース電極)が出力端子
4に接続されている。表2に、この排他的論理和の否定
回路の各部の信号状態を示す。
MOSトランジスタ5とPチャネル型MOSトランジス
タ6のゲートに接続されている。そして、Nチャネル型
MOSトランジスタ5とPチャネル型MOSトランジス
タ6のドレイン電極(あるいはソース電極)が出力端子
4に接続されている。表2に、この排他的論理和の否定
回路の各部の信号状態を示す。
【0036】
【表2】
【0037】表2に示すように、第1の入力端子1、第
2の入力端子2への入力信号に応じてNチャネル型MO
Sトランジスタ5とPチャネル型MOSトランジスタ6
のドレイン電極(あるいはソース電極)に出力が現れ、
それがワイヤードロジックによって論理和出力として出
力端子3に出力されている。
2の入力端子2への入力信号に応じてNチャネル型MO
Sトランジスタ5とPチャネル型MOSトランジスタ6
のドレイン電極(あるいはソース電極)に出力が現れ、
それがワイヤードロジックによって論理和出力として出
力端子3に出力されている。
【0038】これにより、出力端子3には、第1の入力
端子1、第2の入力端子2の排他的論理和の否定出力が
得られる。上述したように、インバータ4はNチャネル
型MOSトランジスタ、Pチャネル型MOSトランジス
タ各1個から構成されている。
端子1、第2の入力端子2の排他的論理和の否定出力が
得られる。上述したように、インバータ4はNチャネル
型MOSトランジスタ、Pチャネル型MOSトランジス
タ各1個から構成されている。
【0039】したがって、本実施例の論理回路を用いた
場合、Nチャネル型MOSトランジスタ、Pチャネル型
MOSトランジスタ各2個、合計4個のトランジスタで
排他的論理和の否定回路を実現することが可能となり、
排他的論理和の否定回路を実現するために必要な面積お
よびコストを大幅に減少させることができる。
場合、Nチャネル型MOSトランジスタ、Pチャネル型
MOSトランジスタ各2個、合計4個のトランジスタで
排他的論理和の否定回路を実現することが可能となり、
排他的論理和の否定回路を実現するために必要な面積お
よびコストを大幅に減少させることができる。
【0040】なお、上記実施例においては、スイッチン
グ手段として、MOSトランジスタを用いた例を示した
が、上記スイッチング手段としてはMOSトランジスタ
の他に、例えば、バイポーラトランジスタのような他の
スイッチング素子を用いることができる。
グ手段として、MOSトランジスタを用いた例を示した
が、上記スイッチング手段としてはMOSトランジスタ
の他に、例えば、バイポーラトランジスタのような他の
スイッチング素子を用いることができる。
【0041】
【発明の効果】本発明は上述したように、請求項1およ
び請求項3に記載の発明によれば、Nチャネル型MOS
トランジスタとPチャネル型MOSトランジスタを各2
個、合計4個のトランジスタで排他的論理和回路を構成
することができる。これにより、従来より少ないトラン
ジスタ数で排他的論理和回路を構成することができるの
で、集積回路のチップ面積の縮小と動作速度の高速化、
および低消費電力化を図ることができる。
び請求項3に記載の発明によれば、Nチャネル型MOS
トランジスタとPチャネル型MOSトランジスタを各2
個、合計4個のトランジスタで排他的論理和回路を構成
することができる。これにより、従来より少ないトラン
ジスタ数で排他的論理和回路を構成することができるの
で、集積回路のチップ面積の縮小と動作速度の高速化、
および低消費電力化を図ることができる。
【0042】請求項2および請求項4に記載の発明によ
れば、Nチャネル型MOSトランジスタとPチャネル型
MOSトランジスタ各2個、合計4個のトランジスタで
排他的論理和回路の否定回路を構成することができる。
これにより、従来より少ないトランジスタ数で排他的論
理和回路の否定回路を構成できるので、集積回路のチッ
プ面積の縮小と動作速度の高速化および低消費電力化を
図ることができる。
れば、Nチャネル型MOSトランジスタとPチャネル型
MOSトランジスタ各2個、合計4個のトランジスタで
排他的論理和回路の否定回路を構成することができる。
これにより、従来より少ないトランジスタ数で排他的論
理和回路の否定回路を構成できるので、集積回路のチッ
プ面積の縮小と動作速度の高速化および低消費電力化を
図ることができる。
【図1】(a)は本発明における排他的論理和回路の構
成例を示す回路図、(b)は本発明における排他的論理
和の否定回路の構成例を示す回路図である。
成例を示す回路図、(b)は本発明における排他的論理
和の否定回路の構成例を示す回路図である。
【図2】(a)は従来の排他的論理和回路の構成を示す
回路図、(b)は従来の排他的論理和の否定回路の構成
を示す回路図である。
回路図、(b)は従来の排他的論理和の否定回路の構成
を示す回路図である。
【図3】インバータをトランジスタで構成した例を示す
回路図である。
回路図である。
【図4】NAND回路をトランジスタで構成した例を示
す回路図である。
す回路図である。
【図5】NOR回路をトランジスタで構成した例を示す
回路図である。
回路図である。
1 第1の入力端子 2 第2の入力端子 3 出力端子 4 インバータ 5 Nチャネル型MOSトランジスタ 6 Pチャネル型MOSトランジスタ a インバータの入力端 b インバータの出力端
Claims (4)
- 【請求項1】 第1の入力端子に入力される第1の入力
信号および第2の入力端子に入力される第2の入力信号
の排他的論理和を出力するようにした論理回路におい
て、 上記第1の入力信号の反転信号を生成するインバータ
と、 上記インバータの出力を上記第2の入力信号に応じて出
力する第1のスイッチング手段と、 上記第1の入力信号を上記第2の入力信号の反転信号に
応じて出力する第2のスイッチング手段と、 上記第1のスイッチング手段および第2のスイッチング
手段の出力の論理和を出力する出力端子とを備えたこと
を特徴とする排他的論理和回路。 - 【請求項2】 第1の入力端子に入力される第1の入力
信号および第2の入力端子に入力される第2の入力信号
の排他的論理和の否定信号を出力するようにした論理回
路において、 上記第1の入力信号の反転信号を生成するインバータ
と、 上記インバータの出力を上記第1の入力信号の反転信号
に応じて出力する第1のスイッチング手段と、 上記第1の入力信号を上記第2の入力信号に応じて出力
する第2のスイッチング手段と、 上記第1のスイッチング手段および第2のスイッチング
手段の出力の論理和を出力する出力端子とを備えたこと
を特徴とする排他的論理和の否定回路。 - 【請求項3】 第1の入力端子に入力される第1の入力
信号および第2の入力端子に入力される第2の入力信号
の排他的論理和を出力するようにした論理回路におい
て、 上記第1の入力端子に接続されたインバータと、 上記第2の入力端子にゲートが接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記第
1の入力端子に接続され、他方の電極が出力端子に接続
されたPチャネル型MOSトランジスタと、 上記第2の入力端子にゲートが接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記イ
ンバータの出力端に接続されるとともに、他方の電極が
上記出力端子に接続されたNチャネル型MOSトランジ
スタとを備えたことを特徴とする排他的論理和回路。 - 【請求項4】 第1の入力端子に入力される第1の入力
信号および第2の入力端子に入力される第2の入力信号
の排他的論理和を出力するようにした論理回路におい
て、 上記第1の入力端子に接続されたインバータと、 上記第2の入力端子にゲートが接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記第
1の入力端子に接続され、他方の電極が出力端子に接続
されたNチャネル型MOSトランジスタと、 上記第2の入力端子にゲート電極が接続され、ソース電
極またはドレイン電極のうち、いずれか一方の電極が上
記インバータに接続され、他方の電極が出力端子に接続
されたPチャネル型MOSトランジスタとを備えたこと
を特徴とする排他的論理和の否定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27838094A JPH08116252A (ja) | 1994-10-18 | 1994-10-18 | 排他的論理和回路および排他的論理和の否定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27838094A JPH08116252A (ja) | 1994-10-18 | 1994-10-18 | 排他的論理和回路および排他的論理和の否定回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08116252A true JPH08116252A (ja) | 1996-05-07 |
Family
ID=17596534
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27838094A Withdrawn JPH08116252A (ja) | 1994-10-18 | 1994-10-18 | 排他的論理和回路および排他的論理和の否定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08116252A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100313502B1 (ko) * | 1999-02-02 | 2001-11-07 | 김영환 | 배타적 논리합 회로 |
CN105207667A (zh) * | 2015-10-27 | 2015-12-30 | 无锡中感微电子股份有限公司 | 低成本与门电路 |
-
1994
- 1994-10-18 JP JP27838094A patent/JPH08116252A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100313502B1 (ko) * | 1999-02-02 | 2001-11-07 | 김영환 | 배타적 논리합 회로 |
CN105207667A (zh) * | 2015-10-27 | 2015-12-30 | 无锡中感微电子股份有限公司 | 低成本与门电路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |