JPH08116252A - 排他的論理和回路および排他的論理和の否定回路 - Google Patents
排他的論理和回路および排他的論理和の否定回路Info
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- JPH08116252A JPH08116252A JP27838094A JP27838094A JPH08116252A JP H08116252 A JPH08116252 A JP H08116252A JP 27838094 A JP27838094 A JP 27838094A JP 27838094 A JP27838094 A JP 27838094A JP H08116252 A JPH08116252 A JP H08116252A
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Abstract
(57)【要約】
【目的】 より少ないトランジスタ数で排他的論理和回
路および排他的論理和の否定回路を構成できるようにす
ることを目的とする。 【構成】 第１の入力端子１、第２の入力端子２、出力
端子３、インバータ４、Ｎチャネル型ＭＯＳトランジス
タ５およびＰチャネル型ＭＯＳトランジスタ６により論
理回路を構成するようにし、排他的論理和回路を構成す
る場合には、上記第１の入力端子１および出力端子３の
間に上記インバータ４およびＮチャネル型ＭＯＳトラン
ジスタ５を接続するとともに、これらの直列接続回路と
並列に上記Ｐチャネル型ＭＯＳトランジスタ６を接続
し、かつ上記トランジスタ５および６のゲートと第２の
入力端子２を接続するようにし、また、排他的論理和の
否定回路を構成する場合には、上記Ｎチャネル型ＭＯＳ
トランジスタ５とＰチャネル型ＭＯＳトランジスタ６と
の接続位置を入れ換えるようにすることにより、４個の
トランジスタを用いるだけでこれらの論理回路を構成で
きるようにする。
路および排他的論理和の否定回路を構成できるようにす
ることを目的とする。 【構成】 第１の入力端子１、第２の入力端子２、出力
端子３、インバータ４、Ｎチャネル型ＭＯＳトランジス
タ５およびＰチャネル型ＭＯＳトランジスタ６により論
理回路を構成するようにし、排他的論理和回路を構成す
る場合には、上記第１の入力端子１および出力端子３の
間に上記インバータ４およびＮチャネル型ＭＯＳトラン
ジスタ５を接続するとともに、これらの直列接続回路と
並列に上記Ｐチャネル型ＭＯＳトランジスタ６を接続
し、かつ上記トランジスタ５および６のゲートと第２の
入力端子２を接続するようにし、また、排他的論理和の
否定回路を構成する場合には、上記Ｎチャネル型ＭＯＳ
トランジスタ５とＰチャネル型ＭＯＳトランジスタ６と
の接続位置を入れ換えるようにすることにより、４個の
トランジスタを用いるだけでこれらの論理回路を構成で
きるようにする。
Description
【０００１】
【産業上の利用分野】本発明は排他的論理和回路および
排他的論理和の否定回路に関し、特に、半導体集積回路
に形成する論理回路に用いて好適なものである。
排他的論理和の否定回路に関し、特に、半導体集積回路
に形成する論理回路に用いて好適なものである。
【０００２】
【従来の技術】図２（ａ）は、従来の排他的論理和回路
を示す回路図である。従来の排他的論理和回路は、２個
のインバータ２１，２２と、３個のＮＡＮＤ回路２３，
２４，２５とから構成されている。
を示す回路図である。従来の排他的論理和回路は、２個
のインバータ２１，２２と、３個のＮＡＮＤ回路２３，
２４，２５とから構成されている。
【０００３】そして、第１の入力端子１は第１のインバ
ータ２１の入力端に接続されているとともに、第２のＮ
ＡＮＤ回路２４の入力端に接続されている。また、第１
のインバータ２１の出力端は第１のＮＡＮＤ回路２３の
入力端に接続されている。
ータ２１の入力端に接続されているとともに、第２のＮ
ＡＮＤ回路２４の入力端に接続されている。また、第１
のインバータ２１の出力端は第１のＮＡＮＤ回路２３の
入力端に接続されている。
【０００４】一方、第２の入力端子２は、第２のインバ
ータ２２の入力端と第１のＮＡＮＤ回路２３の他方の入
力端に接続され、第２のインバータ２２の出力端は第１
のＮＡＮＤ回路２３の他方の入力端に接続されている。
第１のＮＡＮＤ回路２３および第２のＮＡＮＤ回路２４
の出力端は第３のＮＡＮＤ２５に入力され、第３のＮＡ
ＮＤ２５の出力端は出力端子３に接続されている。
ータ２２の入力端と第１のＮＡＮＤ回路２３の他方の入
力端に接続され、第２のインバータ２２の出力端は第１
のＮＡＮＤ回路２３の他方の入力端に接続されている。
第１のＮＡＮＤ回路２３および第２のＮＡＮＤ回路２４
の出力端は第３のＮＡＮＤ２５に入力され、第３のＮＡ
ＮＤ２５の出力端は出力端子３に接続されている。
【０００５】また、図３の回路図に示すように、インバ
ータ２１，２２は、Ｐチャネル型ＭＯＳトランジスタ３
１およびＮチャネル型ＭＯＳトランジスタ３２をそれぞ
れ１個ずつ有し、入力端ａは両トランジスタ３１，３２
のゲート電極に接続されている。
ータ２１，２２は、Ｐチャネル型ＭＯＳトランジスタ３
１およびＮチャネル型ＭＯＳトランジスタ３２をそれぞ
れ１個ずつ有し、入力端ａは両トランジスタ３１，３２
のゲート電極に接続されている。
【０００６】また、Ｐチャネル型ＭＯＳトランジスタ３
１のソース電極は電源（Ｖｃｃ）に、Ｎチャネル型ＭＯ
Ｓトランジスタのソース３２はＧＮＤに、両トランジス
タのドレインは出力端ｂにそれぞれ接続されている。
１のソース電極は電源（Ｖｃｃ）に、Ｎチャネル型ＭＯ
Ｓトランジスタのソース３２はＧＮＤに、両トランジス
タのドレインは出力端ｂにそれぞれ接続されている。
【０００７】また、図４に示すように、ＮＡＮＤ回路２
３，２４，２５は、Ｎチャネル型ＭＯＳトランジスタ２
個、およびＰチャネル型ＭＯＳトランジスタ２個により
構成されている。そして、一方の入力端ｃはＰチャネル
型ＭＯＳトランジスタ４１とＮチャネル型ＭＯＳトラン
ジスタ４３のゲートにそれぞれ接続されている。
３，２４，２５は、Ｎチャネル型ＭＯＳトランジスタ２
個、およびＰチャネル型ＭＯＳトランジスタ２個により
構成されている。そして、一方の入力端ｃはＰチャネル
型ＭＯＳトランジスタ４１とＮチャネル型ＭＯＳトラン
ジスタ４３のゲートにそれぞれ接続されている。
【０００８】また、他方の入力端ｄはＰチャネル型ＭＯ
Ｓトランジスタ４２とＮチャネル型ＭＯＳトランジスタ
４４のゲートにそれぞれ接続されている。さらに、２つ
のＰチャネル型ＭＯＳトランジスタ４１、４２のソース
電極は電源Ｖｃｃに接続されるとともに、ドレイン電極
はＮチャネル型ＭＯＳトランジスタ４３のドレイン電極
および出力端ｅに接続されている。
Ｓトランジスタ４２とＮチャネル型ＭＯＳトランジスタ
４４のゲートにそれぞれ接続されている。さらに、２つ
のＰチャネル型ＭＯＳトランジスタ４１、４２のソース
電極は電源Ｖｃｃに接続されるとともに、ドレイン電極
はＮチャネル型ＭＯＳトランジスタ４３のドレイン電極
および出力端ｅに接続されている。
【０００９】一方、Ｎチャネル型ＭＯＳトランジスタ４
３のソース電極はＮチャネル型ＭＯＳトランジスタ４４
のドレイン電極に接続され、Ｎチャネル型ＭＯＳトラン
ジスタ４４のソース電極はＧＮＤに接続されている。
３のソース電極はＮチャネル型ＭＯＳトランジスタ４４
のドレイン電極に接続され、Ｎチャネル型ＭＯＳトラン
ジスタ４４のソース電極はＧＮＤに接続されている。
【００１０】したがって、従来の技術で排他的論理和回
路を実現するためには、Ｎチャネル型ＭＯＳトランジス
タおよびＰチャネル型ＭＯＳトランジスタ各８個、合計
１６個のトランジスタが必要であった。
路を実現するためには、Ｎチャネル型ＭＯＳトランジス
タおよびＰチャネル型ＭＯＳトランジスタ各８個、合計
１６個のトランジスタが必要であった。
【００１１】図２（ｂ）は、従来の排他的論理和の否定
回路を示す回路図である。従来の回路は、排他的論理和
の否定回路はインバータ２６、ＮＡＮＤ回路２７および
ＮＯＲ回路２９，３０から構成されている。すなわち、
１個のインバータ、２個のＮＡＮＤ回路および１個のＮ
ＯＲ回路から構成されている。
回路を示す回路図である。従来の回路は、排他的論理和
の否定回路はインバータ２６、ＮＡＮＤ回路２７および
ＮＯＲ回路２９，３０から構成されている。すなわち、
１個のインバータ、２個のＮＡＮＤ回路および１個のＮ
ＯＲ回路から構成されている。
【００１２】第１の入力端子１はＮＯＲ回路２９の一方
の入力端と、ＮＡＮＤ回路３０の一方の入力端に接続さ
れている。また、ＮＯＲ回路２９の出力端はインバータ
２６の入力端に接続され、インバータ２６の出力端はＮ
ＡＮＤ回路２７の入力端に接続されている。ＮＡＮＤ回
路３０の出力端はＮＡＮＤ回路２７の他方の入力端に接
続されている。そして、ＮＡＮＤ回路２７の出力端は出
力端子に接続されている。
の入力端と、ＮＡＮＤ回路３０の一方の入力端に接続さ
れている。また、ＮＯＲ回路２９の出力端はインバータ
２６の入力端に接続され、インバータ２６の出力端はＮ
ＡＮＤ回路２７の入力端に接続されている。ＮＡＮＤ回
路３０の出力端はＮＡＮＤ回路２７の他方の入力端に接
続されている。そして、ＮＡＮＤ回路２７の出力端は出
力端子に接続されている。
【００１３】図５に示すように、ＮＯＲ回路はＮチャネ
ル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトラ
ンジスタ各２個を有する。入力端ｆはＰチャネル型ＭＯ
Ｓトランジスタ５１とＮチャネル型ＭＯＳトランジスタ
５３のゲートに接続されている。また、入力端ｇはＰチ
ャネル型ＭＯＳトランジスタ５２とＮチャネル型ＭＯＳ
トランジスタ５４のゲートに接続されている。
ル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトラ
ンジスタ各２個を有する。入力端ｆはＰチャネル型ＭＯ
Ｓトランジスタ５１とＮチャネル型ＭＯＳトランジスタ
５３のゲートに接続されている。また、入力端ｇはＰチ
ャネル型ＭＯＳトランジスタ５２とＮチャネル型ＭＯＳ
トランジスタ５４のゲートに接続されている。
【００１４】そして、Ｐチャネル型ＭＯＳトランジスタ
５１のソース電極は電源Ｖｃｃに接続され、ドレイン電
極はＰチャネル型ＭＯＳトランジスタ５２のソース電極
に接続されている。
５１のソース電極は電源Ｖｃｃに接続され、ドレイン電
極はＰチャネル型ＭＯＳトランジスタ５２のソース電極
に接続されている。
【００１５】さらに、Ｐチャネル型ＭＯＳトランジスタ
５２のドレイン電極は２つのＮチャネル型ＭＯＳトラン
ジスタ５３，５４のドレイン電極および出力端子ｇに接
続されている。また、２つのＮチャネル型ＭＯＳトラン
ジスタ５３，５４のソース電極はＧＮＤに接続されてい
る。
５２のドレイン電極は２つのＮチャネル型ＭＯＳトラン
ジスタ５３，５４のドレイン電極および出力端子ｇに接
続されている。また、２つのＮチャネル型ＭＯＳトラン
ジスタ５３，５４のソース電極はＧＮＤに接続されてい
る。
【００１６】また、上述したように、インバータはＮチ
ャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳ
トランジスタを各１個ずつ用いて構成され、ＮＡＮＤ回
路はＮチャネル型ＭＯＳトランジスタおよびＰチャネル
型ＭＯＳトランジスタを各２個ずつ用いて構成されてい
る。
ャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳ
トランジスタを各１個ずつ用いて構成され、ＮＡＮＤ回
路はＮチャネル型ＭＯＳトランジスタおよびＰチャネル
型ＭＯＳトランジスタを各２個ずつ用いて構成されてい
る。
【００１７】したがって、従来の技術で排他的論理和の
否定回路を実現するためには、Ｎチャネル型ＭＯＳトラ
ンジスタおよびＰチャネル型ＭＯＳトランジスタを各７
個、合計１４個のＭＯＳトランジスタが必要であった。
否定回路を実現するためには、Ｎチャネル型ＭＯＳトラ
ンジスタおよびＰチャネル型ＭＯＳトランジスタを各７
個、合計１４個のＭＯＳトランジスタが必要であった。
【００１８】
【発明が解決しようとする課題】上述したように、従来
の技術を用いて排他的論理和回路を実現するためには、
Ｎチャネル型ＭＯＳトランジスタおよびＰチャネル型Ｍ
ＯＳトランジスタを各８個、合計１６個のトランジスタ
が必要であり、排他的論理和の否定回路を実現するため
には、Ｎチャネル型ＭＯＳトランジスタおよびＰチャネ
ル型ＭＯＳトランジスタを各７個、合計１４個のトラン
ジスタが必要であった。
の技術を用いて排他的論理和回路を実現するためには、
Ｎチャネル型ＭＯＳトランジスタおよびＰチャネル型Ｍ
ＯＳトランジスタを各８個、合計１６個のトランジスタ
が必要であり、排他的論理和の否定回路を実現するため
には、Ｎチャネル型ＭＯＳトランジスタおよびＰチャネ
ル型ＭＯＳトランジスタを各７個、合計１４個のトラン
ジスタが必要であった。
【００１９】このように、多くのトランジスタを必要と
することは、集積回路のチップ面積の縮小と高速化およ
び低消費電力化を図る上で大きな障害となっている。本
発明は上述の問題点を解決するために、より少ないトラ
ンジスタ数の排他的論理和回路および排他的論理和の否
定回路を構成できるようにすることを目的とする。
することは、集積回路のチップ面積の縮小と高速化およ
び低消費電力化を図る上で大きな障害となっている。本
発明は上述の問題点を解決するために、より少ないトラ
ンジスタ数の排他的論理和回路および排他的論理和の否
定回路を構成できるようにすることを目的とする。
【００２０】
【課題を解決するための手段】本発明の排他的論理和回
路においては、第１の入力端子に入力される第１の入力
信号および第２の入力端子に入力される第２の入力信号
の排他的論理和を出力するようにした論理回路におい
て、上記第１の入力信号の反転信号を生成するインバー
タと、上記インバータの出力を上記第２の入力信号に応
じて出力する第１のスイッチング手段と、上記第１の入
力信号を上記第２の入力信号の反転信号に応じて出力す
る第２のスイッチング手段と、上記第１のスイッチング
手段および第２のスイッチング手段の出力の論理和を出
力する出力端子とを設けている。
路においては、第１の入力端子に入力される第１の入力
信号および第２の入力端子に入力される第２の入力信号
の排他的論理和を出力するようにした論理回路におい
て、上記第１の入力信号の反転信号を生成するインバー
タと、上記インバータの出力を上記第２の入力信号に応
じて出力する第１のスイッチング手段と、上記第１の入
力信号を上記第２の入力信号の反転信号に応じて出力す
る第２のスイッチング手段と、上記第１のスイッチング
手段および第２のスイッチング手段の出力の論理和を出
力する出力端子とを設けている。
【００２１】また、本発明の排他的論理和回路の他の特
徴とするところは、第１の入力端子に入力される第１の
入力信号および第２の入力端子に入力される第２の入力
信号の排他的論理和を出力するようにした論理回路にお
いて、上記第１の入力端子に接続されたインバータと、
上記第２の入力端子にゲートが接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記第
１の入力端子に接続され、他方の電極が出力端子に接続
されたＰチャネル型ＭＯＳトランジスタと、上記第２の
入力端子にゲートが接続され、ソース電極またはドレイ
ン電極のうち、いずれか一方の電極が上記インバータの
出力端に接続されるとともに、他方の電極が上記出力端
子に接続されたＮチャネル型ＭＯＳトランジスタとを設
けている。
徴とするところは、第１の入力端子に入力される第１の
入力信号および第２の入力端子に入力される第２の入力
信号の排他的論理和を出力するようにした論理回路にお
いて、上記第１の入力端子に接続されたインバータと、
上記第２の入力端子にゲートが接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記第
１の入力端子に接続され、他方の電極が出力端子に接続
されたＰチャネル型ＭＯＳトランジスタと、上記第２の
入力端子にゲートが接続され、ソース電極またはドレイ
ン電極のうち、いずれか一方の電極が上記インバータの
出力端に接続されるとともに、他方の電極が上記出力端
子に接続されたＮチャネル型ＭＯＳトランジスタとを設
けている。
【００２２】また、本発明の排他的論理和の否定回路に
おいては、第１の入力端子に入力される第１の入力信号
および第２の入力端子に入力される第２の入力信号の排
他的論理和の否定信号を出力するようにした論理回路に
おいて、上記第１の入力信号の反転信号を生成するイン
バータと、上記インバータの出力を上記第１の入力信号
の反転信号に応じて出力する第１のスイッチング手段
と、上記第１の入力信号を上記第２の入力信号に応じて
出力する第２のスイッチング手段と、上記第１のスイッ
チング手段および第２のスイッチング手段の出力の論理
和を出力する出力端子とを設けている。
おいては、第１の入力端子に入力される第１の入力信号
および第２の入力端子に入力される第２の入力信号の排
他的論理和の否定信号を出力するようにした論理回路に
おいて、上記第１の入力信号の反転信号を生成するイン
バータと、上記インバータの出力を上記第１の入力信号
の反転信号に応じて出力する第１のスイッチング手段
と、上記第１の入力信号を上記第２の入力信号に応じて
出力する第２のスイッチング手段と、上記第１のスイッ
チング手段および第２のスイッチング手段の出力の論理
和を出力する出力端子とを設けている。
【００２３】また、本発明の排他的論理和の否定回路の
他の特徴とするところは、第１の入力端子に入力される
第１の入力信号および第２の入力端子に入力される第２
の入力信号の排他的論理和を出力するようにした論理回
路において、上記第１の入力端子に接続されたインバー
タと、上記第２の入力端子にゲートが接続され、ソース
電極またはドレイン電極のうち、いずれか一方の電極が
上記第１の入力端子に接続され、他方の電極が出力端子
に接続されたＮチャネル型ＭＯＳトランジスタと、上記
第２の入力端子にゲート電極が接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記イ
ンバータに接続され、他方の電極が出力端子に接続され
たＰチャネル型ＭＯＳトランジスタとをとを備えてい
る。
他の特徴とするところは、第１の入力端子に入力される
第１の入力信号および第２の入力端子に入力される第２
の入力信号の排他的論理和を出力するようにした論理回
路において、上記第１の入力端子に接続されたインバー
タと、上記第２の入力端子にゲートが接続され、ソース
電極またはドレイン電極のうち、いずれか一方の電極が
上記第１の入力端子に接続され、他方の電極が出力端子
に接続されたＮチャネル型ＭＯＳトランジスタと、上記
第２の入力端子にゲート電極が接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記イ
ンバータに接続され、他方の電極が出力端子に接続され
たＰチャネル型ＭＯＳトランジスタとをとを備えてい
る。
【００２４】
【作用】本発明においては、第１および第２のスイッチ
ング手段をＰ型、Ｎ型の異なるトランジスタで構成する
ことにより、排他的論理和回路と排他的論理和の否定回
路の両方を、ほぼ同一の回路構成で実現できる。また、
各回路も従来よりも少ないトランジスタ数で構成するこ
とが可能となるので、集積回路のチップ面積の縮小と高
速化および低消費電力化を図ることができる。
ング手段をＰ型、Ｎ型の異なるトランジスタで構成する
ことにより、排他的論理和回路と排他的論理和の否定回
路の両方を、ほぼ同一の回路構成で実現できる。また、
各回路も従来よりも少ないトランジスタ数で構成するこ
とが可能となるので、集積回路のチップ面積の縮小と高
速化および低消費電力化を図ることができる。
【００２５】
【実施例】以下、本発明の排他的論理和回路および排他
的論理和の否定回路の実施例を各１つずつ、図に基いて
説明する。
的論理和の否定回路の実施例を各１つずつ、図に基いて
説明する。
【００２６】図１（ａ）は、本実施例における排他的論
理和回路の構成を示す回路図である。この排他的論理和
回路は、第１の入力端子１、第２の入力端子２、出力端
子３、インバータ４、Ｎチャネル型ＭＯＳトランジスタ
５およびＰチャネル型ＭＯＳトランジスタ６を有してい
る。
理和回路の構成を示す回路図である。この排他的論理和
回路は、第１の入力端子１、第２の入力端子２、出力端
子３、インバータ４、Ｎチャネル型ＭＯＳトランジスタ
５およびＰチャネル型ＭＯＳトランジスタ６を有してい
る。
【００２７】第１の入力端子１は、インバータ４の入力
端とＰチャネル型ＭＯＳトランジスタ６のソース電極
（あるいはドレイン電極）に接続されている。また、イ
ンバータ４の出力端はＮチャネル型ＭＯＳトランジスタ
５のソース電極（あるいはドレイン電極）に接続されて
いる。
端とＰチャネル型ＭＯＳトランジスタ６のソース電極
（あるいはドレイン電極）に接続されている。また、イ
ンバータ４の出力端はＮチャネル型ＭＯＳトランジスタ
５のソース電極（あるいはドレイン電極）に接続されて
いる。
【００２８】一方、第２の入力端子２は、Ｎチャネル型
ＭＯＳトランジスタ５とＰチャネル型ＭＯＳトランジス
タ６のゲートに接続されている。そして、Ｎチャネル型
ＭＯＳトランジスタ５とＰチャネル型ＭＯＳトランジス
タ６のドレイン電極（あるいはソース電極）とが出力端
子３に接続されている。表１に、この排他的論理和回路
の各部の信号状態を示す。
ＭＯＳトランジスタ５とＰチャネル型ＭＯＳトランジス
タ６のゲートに接続されている。そして、Ｎチャネル型
ＭＯＳトランジスタ５とＰチャネル型ＭＯＳトランジス
タ６のドレイン電極（あるいはソース電極）とが出力端
子３に接続されている。表１に、この排他的論理和回路
の各部の信号状態を示す。
【００２９】
【表１】
【００３０】表１に示すように第１の入力端子１、第２
の入力端子２への入力信号に応じてＮチャネル型ＭＯＳ
トランジスタ５とＰチャネル型ＭＯＳトランジスタ６の
ドレイン電極（あるいはソース電極）に出力が現れ、そ
れがワイヤードロジックによって論理和出力として出力
端子３に出力されている。
の入力端子２への入力信号に応じてＮチャネル型ＭＯＳ
トランジスタ５とＰチャネル型ＭＯＳトランジスタ６の
ドレイン電極（あるいはソース電極）に出力が現れ、そ
れがワイヤードロジックによって論理和出力として出力
端子３に出力されている。
【００３１】出力端子３には第１の入力端子１、第２の
入力端子２の排他的論理和出力が得られる。なお、従来
の技術の項で述べたように、インバータ４は図３に示す
ようなＮチャネル型ＭＯＳトランジスタ、Ｐチャネル型
ＭＯＳトランジスタ各１個から構成されている。
入力端子２の排他的論理和出力が得られる。なお、従来
の技術の項で述べたように、インバータ４は図３に示す
ようなＮチャネル型ＭＯＳトランジスタ、Ｐチャネル型
ＭＯＳトランジスタ各１個から構成されている。
【００３２】したがって、本実施例の論理回路を用いた
場合、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型
ＭＯＳトランジスタを各２個、合計４個のトランジスタ
で排他的論理和回路を実現することが可能となり、排他
的論理和の否定回路を実現するために必要な面積、およ
びコストを大幅に減少させることができる。
場合、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型
ＭＯＳトランジスタを各２個、合計４個のトランジスタ
で排他的論理和回路を実現することが可能となり、排他
的論理和の否定回路を実現するために必要な面積、およ
びコストを大幅に減少させることができる。
【００３３】図１（ｂ）は、本発明における排他的論理
和の否定回路の実施例を示す回路図である。この排他的
論理和の否定回路は、上述した排他的論理回路と同様
に、第１の入力端子１、第２の入力端子２、出力端子
３、インバータ４、Ｎチャネル型ＭＯＳトランジスタ５
およびＰチャネル型ＭＯＳトランジスタ６を有する。
和の否定回路の実施例を示す回路図である。この排他的
論理和の否定回路は、上述した排他的論理回路と同様
に、第１の入力端子１、第２の入力端子２、出力端子
３、インバータ４、Ｎチャネル型ＭＯＳトランジスタ５
およびＰチャネル型ＭＯＳトランジスタ６を有する。
【００３４】第１の入力端子１はインバータ４の入力端
とＮチャネル型ＭＯＳトランジスタ５のソース電極（あ
るいはドレイン電極）に接続されている。また、インバ
ータ４の出力端はＰチャネル型ＭＯＳトランジスタ６の
ソース電極（あるいはドレイン電極）に接続されてい
る。
とＮチャネル型ＭＯＳトランジスタ５のソース電極（あ
るいはドレイン電極）に接続されている。また、インバ
ータ４の出力端はＰチャネル型ＭＯＳトランジスタ６の
ソース電極（あるいはドレイン電極）に接続されてい
る。
【００３５】一方、第２の入力端子２は、Ｎチャネル型
ＭＯＳトランジスタ５とＰチャネル型ＭＯＳトランジス
タ６のゲートに接続されている。そして、Ｎチャネル型
ＭＯＳトランジスタ５とＰチャネル型ＭＯＳトランジス
タ６のドレイン電極（あるいはソース電極）が出力端子
４に接続されている。表２に、この排他的論理和の否定
回路の各部の信号状態を示す。
ＭＯＳトランジスタ５とＰチャネル型ＭＯＳトランジス
タ６のゲートに接続されている。そして、Ｎチャネル型
ＭＯＳトランジスタ５とＰチャネル型ＭＯＳトランジス
タ６のドレイン電極（あるいはソース電極）が出力端子
４に接続されている。表２に、この排他的論理和の否定
回路の各部の信号状態を示す。
【００３６】
【表２】
【００３７】表２に示すように、第１の入力端子１、第
２の入力端子２への入力信号に応じてＮチャネル型ＭＯ
Ｓトランジスタ５とＰチャネル型ＭＯＳトランジスタ６
のドレイン電極（あるいはソース電極）に出力が現れ、
それがワイヤードロジックによって論理和出力として出
力端子３に出力されている。
２の入力端子２への入力信号に応じてＮチャネル型ＭＯ
Ｓトランジスタ５とＰチャネル型ＭＯＳトランジスタ６
のドレイン電極（あるいはソース電極）に出力が現れ、
それがワイヤードロジックによって論理和出力として出
力端子３に出力されている。
【００３８】これにより、出力端子３には、第１の入力
端子１、第２の入力端子２の排他的論理和の否定出力が
得られる。上述したように、インバータ４はＮチャネル
型ＭＯＳトランジスタ、Ｐチャネル型ＭＯＳトランジス
タ各１個から構成されている。
端子１、第２の入力端子２の排他的論理和の否定出力が
得られる。上述したように、インバータ４はＮチャネル
型ＭＯＳトランジスタ、Ｐチャネル型ＭＯＳトランジス
タ各１個から構成されている。
【００３９】したがって、本実施例の論理回路を用いた
場合、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型
ＭＯＳトランジスタ各２個、合計４個のトランジスタで
排他的論理和の否定回路を実現することが可能となり、
排他的論理和の否定回路を実現するために必要な面積お
よびコストを大幅に減少させることができる。
場合、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型
ＭＯＳトランジスタ各２個、合計４個のトランジスタで
排他的論理和の否定回路を実現することが可能となり、
排他的論理和の否定回路を実現するために必要な面積お
よびコストを大幅に減少させることができる。
【００４０】なお、上記実施例においては、スイッチン
グ手段として、ＭＯＳトランジスタを用いた例を示した
が、上記スイッチング手段としてはＭＯＳトランジスタ
の他に、例えば、バイポーラトランジスタのような他の
スイッチング素子を用いることができる。
グ手段として、ＭＯＳトランジスタを用いた例を示した
が、上記スイッチング手段としてはＭＯＳトランジスタ
の他に、例えば、バイポーラトランジスタのような他の
スイッチング素子を用いることができる。
【００４１】
【発明の効果】本発明は上述したように、請求項１およ
び請求項３に記載の発明によれば、Ｎチャネル型ＭＯＳ
トランジスタとＰチャネル型ＭＯＳトランジスタを各２
個、合計４個のトランジスタで排他的論理和回路を構成
することができる。これにより、従来より少ないトラン
ジスタ数で排他的論理和回路を構成することができるの
で、集積回路のチップ面積の縮小と動作速度の高速化、
および低消費電力化を図ることができる。
び請求項３に記載の発明によれば、Ｎチャネル型ＭＯＳ
トランジスタとＰチャネル型ＭＯＳトランジスタを各２
個、合計４個のトランジスタで排他的論理和回路を構成
することができる。これにより、従来より少ないトラン
ジスタ数で排他的論理和回路を構成することができるの
で、集積回路のチップ面積の縮小と動作速度の高速化、
および低消費電力化を図ることができる。
【００４２】請求項２および請求項４に記載の発明によ
れば、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型
ＭＯＳトランジスタ各２個、合計４個のトランジスタで
排他的論理和回路の否定回路を構成することができる。
これにより、従来より少ないトランジスタ数で排他的論
理和回路の否定回路を構成できるので、集積回路のチッ
プ面積の縮小と動作速度の高速化および低消費電力化を
図ることができる。
れば、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型
ＭＯＳトランジスタ各２個、合計４個のトランジスタで
排他的論理和回路の否定回路を構成することができる。
これにより、従来より少ないトランジスタ数で排他的論
理和回路の否定回路を構成できるので、集積回路のチッ
プ面積の縮小と動作速度の高速化および低消費電力化を
図ることができる。
【図１】（ａ）は本発明における排他的論理和回路の構
成例を示す回路図、（ｂ）は本発明における排他的論理
和の否定回路の構成例を示す回路図である。
成例を示す回路図、（ｂ）は本発明における排他的論理
和の否定回路の構成例を示す回路図である。
【図２】（ａ）は従来の排他的論理和回路の構成を示す
回路図、（ｂ）は従来の排他的論理和の否定回路の構成
を示す回路図である。
回路図、（ｂ）は従来の排他的論理和の否定回路の構成
を示す回路図である。
【図３】インバータをトランジスタで構成した例を示す
回路図である。
回路図である。
【図４】ＮＡＮＤ回路をトランジスタで構成した例を示
す回路図である。
す回路図である。
【図５】ＮＯＲ回路をトランジスタで構成した例を示す
回路図である。
回路図である。
１ 第１の入力端子 ２ 第２の入力端子 ３ 出力端子 ４ インバータ ５ Ｎチャネル型ＭＯＳトランジスタ ６ Ｐチャネル型ＭＯＳトランジスタ ａ インバータの入力端 ｂ インバータの出力端
Claims (4)
- 【請求項１】 第１の入力端子に入力される第１の入力
信号および第２の入力端子に入力される第２の入力信号
の排他的論理和を出力するようにした論理回路におい
て、 上記第１の入力信号の反転信号を生成するインバータ
と、 上記インバータの出力を上記第２の入力信号に応じて出
力する第１のスイッチング手段と、 上記第１の入力信号を上記第２の入力信号の反転信号に
応じて出力する第２のスイッチング手段と、 上記第１のスイッチング手段および第２のスイッチング
手段の出力の論理和を出力する出力端子とを備えたこと
を特徴とする排他的論理和回路。 - 【請求項２】 第１の入力端子に入力される第１の入力
信号および第２の入力端子に入力される第２の入力信号
の排他的論理和の否定信号を出力するようにした論理回
路において、 上記第１の入力信号の反転信号を生成するインバータ
と、 上記インバータの出力を上記第１の入力信号の反転信号
に応じて出力する第１のスイッチング手段と、 上記第１の入力信号を上記第２の入力信号に応じて出力
する第２のスイッチング手段と、 上記第１のスイッチング手段および第２のスイッチング
手段の出力の論理和を出力する出力端子とを備えたこと
を特徴とする排他的論理和の否定回路。 - 【請求項３】 第１の入力端子に入力される第１の入力
信号および第２の入力端子に入力される第２の入力信号
の排他的論理和を出力するようにした論理回路におい
て、 上記第１の入力端子に接続されたインバータと、 上記第２の入力端子にゲートが接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記第
１の入力端子に接続され、他方の電極が出力端子に接続
されたＰチャネル型ＭＯＳトランジスタと、 上記第２の入力端子にゲートが接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記イ
ンバータの出力端に接続されるとともに、他方の電極が
上記出力端子に接続されたＮチャネル型ＭＯＳトランジ
スタとを備えたことを特徴とする排他的論理和回路。 - 【請求項４】 第１の入力端子に入力される第１の入力
信号および第２の入力端子に入力される第２の入力信号
の排他的論理和を出力するようにした論理回路におい
て、 上記第１の入力端子に接続されたインバータと、 上記第２の入力端子にゲートが接続され、ソース電極ま
たはドレイン電極のうち、いずれか一方の電極が上記第
１の入力端子に接続され、他方の電極が出力端子に接続
されたＮチャネル型ＭＯＳトランジスタと、 上記第２の入力端子にゲート電極が接続され、ソース電
極またはドレイン電極のうち、いずれか一方の電極が上
記インバータに接続され、他方の電極が出力端子に接続
されたＰチャネル型ＭＯＳトランジスタとを備えたこと
を特徴とする排他的論理和の否定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27838094A JPH08116252A (ja) | 1994-10-18 | 1994-10-18 | 排他的論理和回路および排他的論理和の否定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27838094A JPH08116252A (ja) | 1994-10-18 | 1994-10-18 | 排他的論理和回路および排他的論理和の否定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08116252A true JPH08116252A (ja) | 1996-05-07 |
Family
ID=17596534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27838094A Withdrawn JPH08116252A (ja) | 1994-10-18 | 1994-10-18 | 排他的論理和回路および排他的論理和の否定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08116252A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313502B1 (ko) * | 1999-02-02 | 2001-11-07 | 김영환 | 배타적 논리합 회로 |
| CN105207667A (zh) * | 2015-10-27 | 2015-12-30 | 无锡中感微电子股份有限公司 | 低成本与门电路 |
-
1994
- 1994-10-18 JP JP27838094A patent/JPH08116252A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313502B1 (ko) * | 1999-02-02 | 2001-11-07 | 김영환 | 배타적 논리합 회로 |
| CN105207667A (zh) * | 2015-10-27 | 2015-12-30 | 无锡中感微电子股份有限公司 | 低成本与门电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |