JP2764988B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2764988B2 JP2764988B2 JP434789A JP434789A JP2764988B2 JP 2764988 B2 JP2764988 B2 JP 2764988B2 JP 434789 A JP434789 A JP 434789A JP 434789 A JP434789 A JP 434789A JP 2764988 B2 JP2764988 B2 JP 2764988B2
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- Japan
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- semiconductor chip
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に微細構造のバイポー
ラ型半導体装置に関するものである。
ラ型半導体装置に関するものである。
〔従来の技術〕 従来この種のバイポーラ型半導体装置は、プレーナ型
と称し、Ｐ型基板の上に形成したＮ型エピタキシャル層
表面の上方から不純物を選択的に導入してＰ型領域,N+
型領域を形成した構造を有している。
と称し、Ｐ型基板の上に形成したＮ型エピタキシャル層
表面の上方から不純物を選択的に導入してＰ型領域,N+
型領域を形成した構造を有している。
上述した従来の半導体装置は、プレーナ型（その変形
を含む）であるので、トランジスタの半導体チップ上の
面積占有率が高いこと及び能動領域の寸法もリソグラフ
ィー工程の目合せマージンを含む分だけ大きくなること
から微細化，高速化に障害がある。
を含む）であるので、トランジスタの半導体チップ上の
面積占有率が高いこと及び能動領域の寸法もリソグラフ
ィー工程の目合せマージンを含む分だけ大きくなること
から微細化，高速化に障害がある。
本発明の半導体装置は、Ｐ型半導体基板上にＮ型半導
体層を積層してなる半導体チップの絶縁物で充填された
溝及びＰ型埋込み層で絶縁分離されて区画された前記Ｎ
型半導体層に、前記溝の側面に接して設けられたＰ型ベ
ース層及び前記溝中の絶縁物内を通って半導体チップの
表面に達するベース引出領域と、前記Ｐ型ベース層に設
けられたＮ型エミッタ層及び前記溝中の絶縁物を通って
半導体チップの表面に達するエミッタ引出領域とを有す
るNPNトランジスタを含んでなるというものである。
体層を積層してなる半導体チップの絶縁物で充填された
溝及びＰ型埋込み層で絶縁分離されて区画された前記Ｎ
型半導体層に、前記溝の側面に接して設けられたＰ型ベ
ース層及び前記溝中の絶縁物内を通って半導体チップの
表面に達するベース引出領域と、前記Ｐ型ベース層に設
けられたＮ型エミッタ層及び前記溝中の絶縁物を通って
半導体チップの表面に達するエミッタ引出領域とを有す
るNPNトランジスタを含んでなるというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す半導体チップの断面
図である。
図である。
この実施例では、Ｐ型シリコン基板１上にＮ型エピタ
キシャル層３を積層してなる半導体チップの絶縁物（酸
化シリコン膜５、多結晶シリコン層６、酸化シリコン膜
14,16）で充填された溝及びＰ型埋込み層２で絶縁分離
されて区画されたＮ型エピタキシャル層３（素子形成領
域）に、前述の溝の側面に接して設けられたＰ型ベース
層９及び前述の溝中の絶縁物内を通って半導体チップの
表面に達するベース引出領域（Ｐ型多結晶シリコン層7,
15）と、Ｐ型ベース層９に設けられたN+型エミッタ層12
及び前述の溝中の絶縁物を通って半導体チップの表面に
達するエミッタ引出領域（Ｎ型多結晶シリコン層）とを
有するNPNトランジスタを含んでなるというものであ
る。
キシャル層３を積層してなる半導体チップの絶縁物（酸
化シリコン膜５、多結晶シリコン層６、酸化シリコン膜
14,16）で充填された溝及びＰ型埋込み層２で絶縁分離
されて区画されたＮ型エピタキシャル層３（素子形成領
域）に、前述の溝の側面に接して設けられたＰ型ベース
層９及び前述の溝中の絶縁物内を通って半導体チップの
表面に達するベース引出領域（Ｐ型多結晶シリコン層7,
15）と、Ｐ型ベース層９に設けられたN+型エミッタ層12
及び前述の溝中の絶縁物を通って半導体チップの表面に
達するエミッタ引出領域（Ｎ型多結晶シリコン層）とを
有するNPNトランジスタを含んでなるというものであ
る。
次に、この実施例の製造方法について説明する。
第２図（ａ）〜（ｃ）はこの実施例の製造方法を説明
するための工程順に配置した半導体チップの断面図であ
る。
するための工程順に配置した半導体チップの断面図であ
る。
まず、第２図（ａ）に示すように、1014〜1016ヶ/cm3
の不純物濃度のＰ型シリコン基板１に、表面濃度1016〜
1018ヶ/cm3の不純物を有するＰ型埋込層２を設け、厚さ
0.8μｍ〜７μｍ、不純物濃度1015〜1017ヶ/cm3のＮ型
エピタキシャル層３を成長させる。その後、Ｐ型埋込層
２に接するまで0.7μｍ〜6.5μｍの深さの溝４を形成
し、その表面を酸化して厚さ0.2μｍ〜0.5μｍの酸化シ
リコン膜５を形成する。次に、第２図（ｂ）に示すよう
に、溝をノンドープの多結晶シリコン層６（シリカフィ
ルムでもよい）で充填した後に、前述の溝部を0.5μｍ
〜５μｍの深さで再度開孔する。このとき、素子形成領
域のＮ型エピタキシャル層３にも溝（11のところ）を掘
る。その開孔部にＰ型多結晶シリコン層７を埋め込み、
熱処理を行いＰ型ベース層９を形成すると同時にＰ型多
結晶シリコン層７を0.3μｍ〜２μｍの深さまで酸化す
る。次に、こうしてできた酸化シリコン層８を厚さ0.1
μｍ〜0.5μｍ残し再々度溝を開孔する。この溝部にＮ
型多結晶シリコン層10,11を埋め込み、熱処理を行いN+
型エミッタ層12を形成する。
の不純物濃度のＰ型シリコン基板１に、表面濃度1016〜
1018ヶ/cm3の不純物を有するＰ型埋込層２を設け、厚さ
0.8μｍ〜７μｍ、不純物濃度1015〜1017ヶ/cm3のＮ型
エピタキシャル層３を成長させる。その後、Ｐ型埋込層
２に接するまで0.7μｍ〜6.5μｍの深さの溝４を形成
し、その表面を酸化して厚さ0.2μｍ〜0.5μｍの酸化シ
リコン膜５を形成する。次に、第２図（ｂ）に示すよう
に、溝をノンドープの多結晶シリコン層６（シリカフィ
ルムでもよい）で充填した後に、前述の溝部を0.5μｍ
〜５μｍの深さで再度開孔する。このとき、素子形成領
域のＮ型エピタキシャル層３にも溝（11のところ）を掘
る。その開孔部にＰ型多結晶シリコン層７を埋め込み、
熱処理を行いＰ型ベース層９を形成すると同時にＰ型多
結晶シリコン層７を0.3μｍ〜２μｍの深さまで酸化す
る。次に、こうしてできた酸化シリコン層８を厚さ0.1
μｍ〜0.5μｍ残し再々度溝を開孔する。この溝部にＮ
型多結晶シリコン層10,11を埋め込み、熱処理を行いN+
型エミッタ層12を形成する。
このN+型エミッタ層12を形成する時、同時にＮ型多結
晶シリコン層11からの拡散によりN+型コレクタコンタク
ト領域が形成される。
晶シリコン層11からの拡散によりN+型コレクタコンタク
ト領域が形成される。
その後、第２図（ｃ）に示すように、溝部にベース引
出領域を設けるべくＮ型多結晶シリコン層10及び酸化シ
リコン層８を貫通する開孔を設け、側面に酸化シリコン
層14をつけ、Ｐ型多結晶シリコン層15を埋込む。
出領域を設けるべくＮ型多結晶シリコン層10及び酸化シ
リコン層８を貫通する開孔を設け、側面に酸化シリコン
層14をつけ、Ｐ型多結晶シリコン層15を埋込む。
その後、第１図に示すように、Ｐ型多結晶シリコン層
15の中央部に、ノンドープの多結晶シリコン層６に達す
る幅0.5μｍ〜１μｍの溝を設ける。次にその溝を埋め
るために熱的に酸化し、酸化シリコン層16を形成する。
15の中央部に、ノンドープの多結晶シリコン層６に達す
る幅0.5μｍ〜１μｍの溝を設ける。次にその溝を埋め
るために熱的に酸化し、酸化シリコン層16を形成する。
最後に、必要なコンタクト孔を設け、エミッタ電極E,
ベース電極B,コレクタ電極Ｃを設ける。
ベース電極B,コレクタ電極Ｃを設ける。
この実施例を、従来例のアイソプレーナ型トランジス
タと比較すると、コレクタ電流10mAのトランジスタの場
合、面積占有率は約1/2ですむことが判明した。
タと比較すると、コレクタ電流10mAのトランジスタの場
合、面積占有率は約1/2ですむことが判明した。
エミッタ層，ベース層の深さ方向の寸法はエッチング
の深さで定まり、エミッタ層とベース層の目合せ工程を
有していないので、寸法精度がプレーナ型より改善され
る。
の深さで定まり、エミッタ層とベース層の目合せ工程を
有していないので、寸法精度がプレーナ型より改善され
る。
以上説明したように、本発明は絶縁分離用の溝の側面
に接してエミッタ層及びベース層を設けることにより、
面積占有率が小さく高精度のNPNトランジスタを実現で
きるので、大出力トランジスタの超微細化及び高速化が
達成できる効果がある。
に接してエミッタ層及びベース層を設けることにより、
面積占有率が小さく高精度のNPNトランジスタを実現で
きるので、大出力トランジスタの超微細化及び高速化が
達成できる効果がある。
第１図は本発明の一実施例示す半導体チップの断面図、
第２図（ａ）〜（ｃ）は本発明の実施例の製造方法を説
明するための工程順に配置した半導体チップの断面図で
ある。 １……Ｐ型シリコン基板、２……Ｐ型埋込み層、３……
Ｎ型エピタキシャル層、４……溝、５……酸化シリコン
膜、５……多結晶シリコン層、７……Ｐ型多結晶シリコ
ン層、８……酸化シリコン層、９……Ｐ型ベース層、1
0,11……Ｎ型多結晶シリコン層、12……N+型エミッタ
層、13……N+型コレクタコンタクト領域、14……酸化シ
リコン層、15……Ｐ型多結晶シリコン層、16……酸化シ
リコン層。
第２図（ａ）〜（ｃ）は本発明の実施例の製造方法を説
明するための工程順に配置した半導体チップの断面図で
ある。 １……Ｐ型シリコン基板、２……Ｐ型埋込み層、３……
Ｎ型エピタキシャル層、４……溝、５……酸化シリコン
膜、５……多結晶シリコン層、７……Ｐ型多結晶シリコ
ン層、８……酸化シリコン層、９……Ｐ型ベース層、1
0,11……Ｎ型多結晶シリコン層、12……N+型エミッタ
層、13……N+型コレクタコンタクト領域、14……酸化シ
リコン層、15……Ｐ型多結晶シリコン層、16……酸化シ
リコン層。
Claims (1)
- 【請求項１】Ｐ型半導体基板上にＮ型半導体層を積層し
てなる半導体チップの絶縁物で充填された溝及びＰ型埋
込み層で絶縁分離されて区画された前記Ｎ型半導体層
に、前記溝の側面に接して設けられたＰ型ベース層及び
前記溝中の絶縁物内を通って半導体チップの表面に達す
るベース引出領域と、前記Ｐ型ベース層に設けられたＮ
型エミッタ層及び前記溝中の絶縁物を通って半導体チッ
プの表面に達するエミッタ引出領域とを有するNPNトラ
ンジスタを含んでなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP434789A JP2764988B2 (ja) | 1989-01-10 | 1989-01-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP434789A JP2764988B2 (ja) | 1989-01-10 | 1989-01-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02184037A JPH02184037A (ja) | 1990-07-18 |
| JP2764988B2 true JP2764988B2 (ja) | 1998-06-11 |
Family
ID=11581893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP434789A Expired - Lifetime JP2764988B2 (ja) | 1989-01-10 | 1989-01-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2764988B2 (ja) |
-
1989
- 1989-01-10 JP JP434789A patent/JP2764988B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02184037A (ja) | 1990-07-18 |
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