JPH05335329A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05335329A JPH05335329A JP16392292A JP16392292A JPH05335329A JP H05335329 A JPH05335329 A JP H05335329A JP 16392292 A JP16392292 A JP 16392292A JP 16392292 A JP16392292 A JP 16392292A JP H05335329 A JPH05335329 A JP H05335329A
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Abstract
(57)【要約】
【目的】 ＳＯＩ基板上に高性能なバイポーラトランジ
スタを形成する。 【構成】 ＳＯＩ基板の表面Ｓｉ層３に、下部の酸化膜
層２にまで達するトレンチ溝９を設け、このトレンチ溝
９の側壁にエミッタ領域４を、これを覆うようにベース
領域５を形成するようにした。 【効果】 ベース巾が均一で、かつエミッタ・ベース間
の不必要な接合容量の増加を抑えたバイポーラトランジ
スタが得られる。
スタを形成する。 【構成】 ＳＯＩ基板の表面Ｓｉ層３に、下部の酸化膜
層２にまで達するトレンチ溝９を設け、このトレンチ溝
９の側壁にエミッタ領域４を、これを覆うようにベース
領域５を形成するようにした。 【効果】 ベース巾が均一で、かつエミッタ・ベース間
の不必要な接合容量の増加を抑えたバイポーラトランジ
スタが得られる。
Description
【０００１】
【産業上の利用分野】この発明は、ＳＯＩ（Silicon on
Insulator) 構造におけるバイポーラＴｒ構造の半導体
装置及びその製造方法に関するものである。
Insulator) 構造におけるバイポーラＴｒ構造の半導体
装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、ＳＯＩ構造でＭＯＳ型トランジス
タを用いた半導体装置の開発が盛んである。ＳＯＩ構造
を用いた場合には、３次元素子化による集積度の向上、
および高機能化チップの作製が可能となる。また個々の
ＭＯＳトランジスタにおいてもこれを動作させるために
は、基板を空乏化させてこの動作を行わせるため、ショ
ートチャネル効果を抑制できるなどのメリットが確認さ
れている。しかしながら、ここでより一層の高速性やよ
り一層の高駆動能力を求めた場合、ＭＯＳ型トランジス
タでは限界があり、バイポーラ型トランジスタを構成す
ることが必要と考えられる。
タを用いた半導体装置の開発が盛んである。ＳＯＩ構造
を用いた場合には、３次元素子化による集積度の向上、
および高機能化チップの作製が可能となる。また個々の
ＭＯＳトランジスタにおいてもこれを動作させるために
は、基板を空乏化させてこの動作を行わせるため、ショ
ートチャネル効果を抑制できるなどのメリットが確認さ
れている。しかしながら、ここでより一層の高速性やよ
り一層の高駆動能力を求めた場合、ＭＯＳ型トランジス
タでは限界があり、バイポーラ型トランジスタを構成す
ることが必要と考えられる。
【０００３】一般にバルクＳｉを用いた半導体装置で
は、バイポーラトランジスタは縦型構造のものが利用さ
れている（図４(b) 参照）。これはこのバイポーラトラ
ンジスタではベース巾ＷB を制御性よく薄く形成するこ
とが可能であり、またエミッタ（Ｅ）２２・ベース
（Ｂ）２１間の接合面積を、ほぼ能動領域の大きさにと
どめることができるため、高速性や高ｈFE（電流増幅
率）などの高性能化が可能である。
は、バイポーラトランジスタは縦型構造のものが利用さ
れている（図４(b) 参照）。これはこのバイポーラトラ
ンジスタではベース巾ＷB を制御性よく薄く形成するこ
とが可能であり、またエミッタ（Ｅ）２２・ベース
（Ｂ）２１間の接合面積を、ほぼ能動領域の大きさにと
どめることができるため、高速性や高ｈFE（電流増幅
率）などの高性能化が可能である。
【０００４】これに対し、横型のものでは、図４(a) に
示したように、たとえベース巾ＷBを制御性よく形成す
ることができたとしても、実効的な能動領域（図４(a)
で実線矢印→にて電流パスを記す）に対し、エミッタ
（Ｅ）１９・ベース（Ｂ）１７間での動作に寄与しない
余分な接合面積が、縦型構造のものに比べて増大し、こ
のため、接合容量Ｃjnが大きくなり、これは高速駆動に
対し大いに不利となった。さらに、図４(a) において点
線矢印で示すような、斜め分布の電流成分も、その動作
に大きく関与することとなり、縦型のものに比べてその
性能がかなり低下することとなる。
示したように、たとえベース巾ＷBを制御性よく形成す
ることができたとしても、実効的な能動領域（図４(a)
で実線矢印→にて電流パスを記す）に対し、エミッタ
（Ｅ）１９・ベース（Ｂ）１７間での動作に寄与しない
余分な接合面積が、縦型構造のものに比べて増大し、こ
のため、接合容量Ｃjnが大きくなり、これは高速駆動に
対し大いに不利となった。さらに、図４(a) において点
線矢印で示すような、斜め分布の電流成分も、その動作
に大きく関与することとなり、縦型のものに比べてその
性能がかなり低下することとなる。
【０００５】なお、この図４(a) において、１８は横型
バイポーラトランジスタのコレクタ（Ｃ）領域、図４
(b) において、２０はｎ型のバルクシリコン基板、２３
は縦型バイポーラトランジスタのコレクタ（Ｃ）領域で
ある。
バイポーラトランジスタのコレクタ（Ｃ）領域、図４
(b) において、２０はｎ型のバルクシリコン基板、２３
は縦型バイポーラトランジスタのコレクタ（Ｃ）領域で
ある。
【０００６】
【発明が解決しようとする課題】ここで、上述のように
ＳＯＩ基板にバイポーラトランジスタを構成することを
考えると、ＳＯＩ構造では、酸化膜上のＳｉ層が０．１
μｍ〜０．５μｍと一般に薄いため、バルクＳｉを用い
た場合のように、縦型のバイポーラトランジスタを作成
することは困難である。
ＳＯＩ基板にバイポーラトランジスタを構成することを
考えると、ＳＯＩ構造では、酸化膜上のＳｉ層が０．１
μｍ〜０．５μｍと一般に薄いため、バルクＳｉを用い
た場合のように、縦型のバイポーラトランジスタを作成
することは困難である。
【０００７】また、横型構造を採用した場合、図５(a),
(b) に示すように、たとえ基板深部での接合容量Ｃjnの
増加がＳｉ層をすべて接合化することによって抑えられ
たとしても、接合周辺での容量Ｃjnp の増加や、周辺部
での斜め電流成分（破線矢印にて記す）の発生といっ
た、バルクＳｉと同様の欠点が存在し、高性能なバイポ
ーラトランジスタを得ることは困難であった。
(b) に示すように、たとえ基板深部での接合容量Ｃjnの
増加がＳｉ層をすべて接合化することによって抑えられ
たとしても、接合周辺での容量Ｃjnp の増加や、周辺部
での斜め電流成分（破線矢印にて記す）の発生といっ
た、バルクＳｉと同様の欠点が存在し、高性能なバイポ
ーラトランジスタを得ることは困難であった。
【０００８】なお、この図５(a),(b) において、１はＳ
ＯＩ基板を構成する絶縁物の基板、２は基板１上に形成
された酸化膜、４，５，６は酸化膜２上のＳｉ層に形成
された横型バイポーラトランジスタのエミッタ領域，ベ
ース領域，コレクタ領域である。
ＯＩ基板を構成する絶縁物の基板、２は基板１上に形成
された酸化膜、４，５，６は酸化膜２上のＳｉ層に形成
された横型バイポーラトランジスタのエミッタ領域，ベ
ース領域，コレクタ領域である。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、ＳＯＩ構造において、高性能な
バイポーラトランジスタ構造よりなる半導体装置を提供
し、さらにこの構造の実現に適した半導体装置の製造方
法を提供することを目的とする。
ためになされたもので、ＳＯＩ構造において、高性能な
バイポーラトランジスタ構造よりなる半導体装置を提供
し、さらにこの構造の実現に適した半導体装置の製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置は、ＳＯＩ構造において、表面のＳｉ層にその下層の
酸化膜層にまで達するトレンチ溝を形成し、かつこのト
レンチ溝の側壁にエミッタ領域を、これを側面から囲む
ようにベース領域を設けたものである。
置は、ＳＯＩ構造において、表面のＳｉ層にその下層の
酸化膜層にまで達するトレンチ溝を形成し、かつこのト
レンチ溝の側壁にエミッタ領域を、これを側面から囲む
ようにベース領域を設けたものである。
【００１１】また、この発明にかかる半導体装置の製造
方法は、ＳＯＩ構造において、Ｓｉ層にその下層の酸化
膜層にまで達するトレンチ溝を設ける工程と、上記トレ
ンチ溝の側壁にこれに密着するポリシリコン膜を堆積す
る工程と、このポリシリコン層よりＳｉ層に不純物イオ
ンを拡散させてエミッタ及びベース領域を形成する工程
とを含むものである。
方法は、ＳＯＩ構造において、Ｓｉ層にその下層の酸化
膜層にまで達するトレンチ溝を設ける工程と、上記トレ
ンチ溝の側壁にこれに密着するポリシリコン膜を堆積す
る工程と、このポリシリコン層よりＳｉ層に不純物イオ
ンを拡散させてエミッタ及びベース領域を形成する工程
とを含むものである。
【００１２】さらに、この発明にかかる半導体装置の製
造方法は、上記製造方法において、Ｓｉ層のトレンチ溝
側壁に密着したポリシリコン膜より、まずベース領域を
形成する導電型の不純物イオンをＳｉ層に拡散させ、次
に上記ポリシリコン膜を複数領域に分割し、次にエミッ
タとなるべき領域に接するポリシリコン膜にエミッタを
形成する導電型の不純物イオンを注入し、次に再度ポリ
シリコン膜より上記Ｓｉ層に不純物イオンを拡散させて
エミッタ領域を形成するようにしたものである。
造方法は、上記製造方法において、Ｓｉ層のトレンチ溝
側壁に密着したポリシリコン膜より、まずベース領域を
形成する導電型の不純物イオンをＳｉ層に拡散させ、次
に上記ポリシリコン膜を複数領域に分割し、次にエミッ
タとなるべき領域に接するポリシリコン膜にエミッタを
形成する導電型の不純物イオンを注入し、次に再度ポリ
シリコン膜より上記Ｓｉ層に不純物イオンを拡散させて
エミッタ領域を形成するようにしたものである。
【００１３】
【作用】この発明における半導体装置は、ＳＯＩ構造に
おいて、表面のＳｉ層にその下部の酸化膜層にまで達す
るトレンチ溝が形成され、かつこのトレンチ溝の側壁に
エミッタ領域を、これを側面から囲むようにベース領域
を設けた構造としたので、エミッタ・ベース間の不必要
な接合容量の増加を抑えることができ、さらに実効的能
動領域以外での電流成分の発生を抑えることができる。
おいて、表面のＳｉ層にその下部の酸化膜層にまで達す
るトレンチ溝が形成され、かつこのトレンチ溝の側壁に
エミッタ領域を、これを側面から囲むようにベース領域
を設けた構造としたので、エミッタ・ベース間の不必要
な接合容量の増加を抑えることができ、さらに実効的能
動領域以外での電流成分の発生を抑えることができる。
【００１４】また、この発明の製造方法では、ＳＯＩ構
造において、Ｓｉ層にその下層の酸化膜層にまで達する
トレンチ溝を設ける工程と、上記トレンチ溝の側壁に密
着するポリシリコン膜を堆積する工程と、このポリシリ
コン層よりＳｉ層に不純物イオンを拡散させてエミッタ
及びベース領域を形成させる工程とを備えたので、ベー
ス巾の一様な接合を得ることができる。
造において、Ｓｉ層にその下層の酸化膜層にまで達する
トレンチ溝を設ける工程と、上記トレンチ溝の側壁に密
着するポリシリコン膜を堆積する工程と、このポリシリ
コン層よりＳｉ層に不純物イオンを拡散させてエミッタ
及びベース領域を形成させる工程とを備えたので、ベー
ス巾の一様な接合を得ることができる。
【００１５】さらに、この発明の他の製造方法では、Ｓ
ｉ層のトレンチ溝側壁に密着したポリシリコン膜より、
まずベース領域を形成する導電型の不純物イオンをＳｉ
層に拡散させてベース領域を形成し、次に上記ポリシリ
コン膜を複数領域に分割し、エミッタとなるべき領域に
接するポリシリコン膜にエミッタを形成する導電型の不
純物イオンを注入し、再度該ポリシリコン膜よりＳｉ層
に不純物イオンを拡散させてエミッタ領域を形成するよ
うにしたので、ベース領域近傍でトレンチ溝に沿ってベ
ース電極を設けてベース電位を固定することが可能とな
り、より安定した動作を保障することができる。
ｉ層のトレンチ溝側壁に密着したポリシリコン膜より、
まずベース領域を形成する導電型の不純物イオンをＳｉ
層に拡散させてベース領域を形成し、次に上記ポリシリ
コン膜を複数領域に分割し、エミッタとなるべき領域に
接するポリシリコン膜にエミッタを形成する導電型の不
純物イオンを注入し、再度該ポリシリコン膜よりＳｉ層
に不純物イオンを拡散させてエミッタ領域を形成するよ
うにしたので、ベース領域近傍でトレンチ溝に沿ってベ
ース電極を設けてベース電位を固定することが可能とな
り、より安定した動作を保障することができる。
【００１６】
【実施例】実施例１．図１は本発明の一実施例による半
導体装置を示したものである。図１(a) は本実施例の平
面図、図１(b) は図１(a) の実線Ｉ−Ｉ′部での断面図
である。これらの図において、１はＳＯＩ基板を構成す
る絶縁物の基板、２は該基板１上に形成された酸化膜、
３は該酸化膜２上のシリコン層、４はシリコン層３に形
成されたトレンチ溝の内側に設けられたエミッタ領域、
５はその外側に形成されたベース領域、６はシリコン層
３に形成されたトレンチ溝内に設けられたコレクタ領
域、７はシリコン層３，エミッタ領域４，ベース領域５
およびコレクタ領域６上に形成された酸化膜、８，８’
はポリシリコン膜であり、ポリシリコン膜８は酸化膜２
上，エミッタ領域４の側壁，酸化膜７の側壁および酸化
膜７上の一部を覆うように形成され、ポリシリコン膜
８’は酸化膜２上，コレクタ領域６の側壁，酸化膜７の
側壁および酸化膜７上の一部を覆うように形成され、か
つこのポリシリコン膜８，８’は酸化膜７上で相互に接
触しないように形成されている。
導体装置を示したものである。図１(a) は本実施例の平
面図、図１(b) は図１(a) の実線Ｉ−Ｉ′部での断面図
である。これらの図において、１はＳＯＩ基板を構成す
る絶縁物の基板、２は該基板１上に形成された酸化膜、
３は該酸化膜２上のシリコン層、４はシリコン層３に形
成されたトレンチ溝の内側に設けられたエミッタ領域、
５はその外側に形成されたベース領域、６はシリコン層
３に形成されたトレンチ溝内に設けられたコレクタ領
域、７はシリコン層３，エミッタ領域４，ベース領域５
およびコレクタ領域６上に形成された酸化膜、８，８’
はポリシリコン膜であり、ポリシリコン膜８は酸化膜２
上，エミッタ領域４の側壁，酸化膜７の側壁および酸化
膜７上の一部を覆うように形成され、ポリシリコン膜
８’は酸化膜２上，コレクタ領域６の側壁，酸化膜７の
側壁および酸化膜７上の一部を覆うように形成され、か
つこのポリシリコン膜８，８’は酸化膜７上で相互に接
触しないように形成されている。
【００１７】次に、図１(a),(b) を用いて本発明の請求
項１の発明について説明する。本発明の請求項１の発明
では、ＳＯＩ構造においてシリコン層３に下部酸化膜２
にまで達するトレンチ溝９が設けられ、そのトレンチ溝
９側壁にエミッタ領域４が設けられている。このように
すると、エミッタ領域４をベース領域５で完全に囲むこ
とができ、実効的なバイポーラ動作領域以外の接合面積
を大幅に減らすことができる。即ち、このような構造の
場合、横型バイポーラトランジスタでありながら、トレ
ンチ側壁に対して縦型バイポーラトランジスタを形成し
ているのと等価になり、実効的なバイポーラ動作領域以
外の接合面積はほとんどないこととなる。
項１の発明について説明する。本発明の請求項１の発明
では、ＳＯＩ構造においてシリコン層３に下部酸化膜２
にまで達するトレンチ溝９が設けられ、そのトレンチ溝
９側壁にエミッタ領域４が設けられている。このように
すると、エミッタ領域４をベース領域５で完全に囲むこ
とができ、実効的なバイポーラ動作領域以外の接合面積
を大幅に減らすことができる。即ち、このような構造の
場合、横型バイポーラトランジスタでありながら、トレ
ンチ側壁に対して縦型バイポーラトランジスタを形成し
ているのと等価になり、実効的なバイポーラ動作領域以
外の接合面積はほとんどないこととなる。
【００１８】ところで、図１(b) の断面図に示されるよ
うに、Ｓｉ層３の上部には酸化膜７を比較的厚い膜厚で
形成している。これはエミッタ電極となっているポリシ
リコン８が、Ｓｉ層３上部表面でエミッタ・ベース領域
４，５とオーバーラップしている部分でこのＳｉ層，酸
化膜，ポリシリコンの３者によりＭＯＳ動作が起こるこ
とがないようにするためである。
うに、Ｓｉ層３の上部には酸化膜７を比較的厚い膜厚で
形成している。これはエミッタ電極となっているポリシ
リコン８が、Ｓｉ層３上部表面でエミッタ・ベース領域
４，５とオーバーラップしている部分でこのＳｉ層，酸
化膜，ポリシリコンの３者によりＭＯＳ動作が起こるこ
とがないようにするためである。
【００１９】また、上記図１(a),図１(b) から明らかな
ように、本発明の請求項１の発明の構造において高性能
なものを得るためには、エミッタ領域の接合をほぼ均一
な巾とした状態で均一な幅のベース領域を形成する必要
がある。
ように、本発明の請求項１の発明の構造において高性能
なものを得るためには、エミッタ領域の接合をほぼ均一
な巾とした状態で均一な幅のベース領域を形成する必要
がある。
【００２０】実施例２．本発明の請求項２の発明はこの
要求を満たすようにするためのものであり、図２(a) 〜
(f) を用いてこの請求項２の発明について説明する。ま
ず、基板１，酸化膜２，Ｓｉ層３からなるＳＯＩ基板を
用意し（図２(a))、そのＳｉ層３表面に酸化膜７を設
け、レジスト２４をマスクとして用いてトレンチ溝９を
掘る（図２(b))。ここで、酸化膜７はＳｉ層３を熱酸化
して形成した熱酸化膜でもよいし、またこれはデポジシ
ョンにより形成してもよい。ただし、この酸化膜７は、
上述のように、ベース領域５でのＭＯＳ動作を妨げる程
度の厚さのものを用意しておくべきである。
要求を満たすようにするためのものであり、図２(a) 〜
(f) を用いてこの請求項２の発明について説明する。ま
ず、基板１，酸化膜２，Ｓｉ層３からなるＳＯＩ基板を
用意し（図２(a))、そのＳｉ層３表面に酸化膜７を設
け、レジスト２４をマスクとして用いてトレンチ溝９を
掘る（図２(b))。ここで、酸化膜７はＳｉ層３を熱酸化
して形成した熱酸化膜でもよいし、またこれはデポジシ
ョンにより形成してもよい。ただし、この酸化膜７は、
上述のように、ベース領域５でのＭＯＳ動作を妨げる程
度の厚さのものを用意しておくべきである。
【００２１】次に、トレンチ溝９の側壁（７と３からな
る）に密着してポリシリコン膜８（８′）をパターニン
グする（図２(c))。
る）に密着してポリシリコン膜８（８′）をパターニン
グする（図２(c))。
【００２２】次にこのポリシリコン膜８（８’）に、エ
ミッタ（コレクタ）を形成する導電型の不純物イオンＡ
ｓ+ を注入する（図２(d))。
ミッタ（コレクタ）を形成する導電型の不純物イオンＡ
ｓ+ を注入する（図２(d))。
【００２３】続いて、レジスト２４をマスクとしてエミ
ッタ電極となるポリシリコン膜８にのみ、ベース領域を
形成する導電型の不純物イオン，この場合Ｂ+ を注入す
る（図２(e))。
ッタ電極となるポリシリコン膜８にのみ、ベース領域を
形成する導電型の不純物イオン，この場合Ｂ+ を注入す
る（図２(e))。
【００２４】この後に、ランプアニールを行うことなど
により、ポリシリコン膜８からトレンチ側壁（７，３）
に不純物イオンＡｓ+ およびＢ+ を拡散させるととも
に、これを活性化させてベース領域５およびエミッタ領
域４を形成する。
により、ポリシリコン膜８からトレンチ側壁（７，３）
に不純物イオンＡｓ+ およびＢ+ を拡散させるととも
に、これを活性化させてベース領域５およびエミッタ領
域４を形成する。
【００２５】またこのランプアニールを行うことなどに
より、ポリシリコン膜８’からトレンチ側壁（７，３）
に不純物イオンＡｓ+ を拡散させるとともに、これを活
性化させてコレクタ領域６を形成する。
より、ポリシリコン膜８’からトレンチ側壁（７，３）
に不純物イオンＡｓ+ を拡散させるとともに、これを活
性化させてコレクタ領域６を形成する。
【００２６】図２に示す上記実施例では、ｎｐｎ型トラ
ンジスタの例を示しているので、ｎ型領域（エミッタ，
コレクタ）にはヒ素，ｐ型領域（ベース）にはボロンを
注入している。このように、不純物イオンを選べば、Ｓ
ｉでの拡散係数はボロンの方がヒ素に比べて大きいた
め、エミッタ領域のｎ層４は、図２(f) に示すように、
完全にベースのｐ層５で覆うことができる。また、これ
らの不純物は側壁から一様に拡散されるため、ベース巾
ＷB は均一となる。この均一性を良くする目的に鑑み、
トレンチ溝９側壁はできるだけ下部酸化膜層２に対し垂
直に形成することが望ましい。
ンジスタの例を示しているので、ｎ型領域（エミッタ，
コレクタ）にはヒ素，ｐ型領域（ベース）にはボロンを
注入している。このように、不純物イオンを選べば、Ｓ
ｉでの拡散係数はボロンの方がヒ素に比べて大きいた
め、エミッタ領域のｎ層４は、図２(f) に示すように、
完全にベースのｐ層５で覆うことができる。また、これ
らの不純物は側壁から一様に拡散されるため、ベース巾
ＷB は均一となる。この均一性を良くする目的に鑑み、
トレンチ溝９側壁はできるだけ下部酸化膜層２に対し垂
直に形成することが望ましい。
【００２７】この後にポリシリコン膜８，エミッタ領域
４上を覆う領域を酸化膜で枠付けし、ベース領域５上の
部分からコンタクトを開口してベース領域５と接触する
ベース電極を設けるようにすれば、横型バイポーラトラ
ンジスタが得られる。しかしこのベース電極を設ける場
合に若干注意を要する。以下、この点につき、図１の実
線IIで囲まれた領域を示す図３(a),(b) を用いて説明す
る。
４上を覆う領域を酸化膜で枠付けし、ベース領域５上の
部分からコンタクトを開口してベース領域５と接触する
ベース電極を設けるようにすれば、横型バイポーラトラ
ンジスタが得られる。しかしこのベース電極を設ける場
合に若干注意を要する。以下、この点につき、図１の実
線IIで囲まれた領域を示す図３(a),(b) を用いて説明す
る。
【００２８】本発明の請求項２の発明によると、ポリシ
リコン膜８から拡散したボロンとヒ素の接合の拡がり
は、Ｓｉへの拡散係数の差のみにより形成される。従っ
て、このベース接合の部分（図３(a) のベース領域５の
トレンチ側壁と接する部分の巾）にベース電極を設ける
ことはサイズ的に困難であろうと考えられ、図３(a) に
示すようにＳｉ層３のトレンチ側壁に前記ポリシリコン
膜８をマスクとして用いてｐ型イオンを注入し、これを
拡散させることによってベースのｐ+ 領域を拡げる
（５’）必要があると考えられる（図３(a) において、
５はポリシリコン膜８からの拡散によるベース領域、
５′はＳｉ層３の側壁にｐ型イオンのイオン注入を行
い、ベース接合を拡げたものを示す）。
リコン膜８から拡散したボロンとヒ素の接合の拡がり
は、Ｓｉへの拡散係数の差のみにより形成される。従っ
て、このベース接合の部分（図３(a) のベース領域５の
トレンチ側壁と接する部分の巾）にベース電極を設ける
ことはサイズ的に困難であろうと考えられ、図３(a) に
示すようにＳｉ層３のトレンチ側壁に前記ポリシリコン
膜８をマスクとして用いてｐ型イオンを注入し、これを
拡散させることによってベースのｐ+ 領域を拡げる
（５’）必要があると考えられる（図３(a) において、
５はポリシリコン膜８からの拡散によるベース領域、
５′はＳｉ層３の側壁にｐ型イオンのイオン注入を行
い、ベース接合を拡げたものを示す）。
【００２９】但し、ここでこのｐ+ 注入によりエミッタ
のｎ+ 領域４が補償（ｎ型イオンがｐ型イオンにより減
少）され、エミッタ電極となるポリシリコン膜８のエッ
ジ近傍ではｎ型領域４が一部ｐ反転する。ここで、もし
図３(b) に示すように、ｎ+領域４がエミッタ電極８が
トレンチ側壁に接している領域にまで後退した場合、エ
ミッタ電極８がベース領域５とショートしてしまうこと
となる。
のｎ+ 領域４が補償（ｎ型イオンがｐ型イオンにより減
少）され、エミッタ電極となるポリシリコン膜８のエッ
ジ近傍ではｎ型領域４が一部ｐ反転する。ここで、もし
図３(b) に示すように、ｎ+領域４がエミッタ電極８が
トレンチ側壁に接している領域にまで後退した場合、エ
ミッタ電極８がベース領域５とショートしてしまうこと
となる。
【００３０】本発明の請求項３の発明はこのような不具
合を解消するためになされたものであり、トレンチ側壁
に沿ってベース領域近傍でベース電極を設け、ベース電
位を低抵抗にて安定してとれるようにしたものである。
合を解消するためになされたものであり、トレンチ側壁
に沿ってベース領域近傍でベース電極を設け、ベース電
位を低抵抗にて安定してとれるようにしたものである。
【００３１】実施例３．以下、図６(a) 〜(g) を用い
て、この発明の請求項３の発明である製造方法について
説明する。
て、この発明の請求項３の発明である製造方法について
説明する。
【００３２】まず、本発明の請求項２の発明にて説明し
たのと同様に、シリコン層３と酸化膜７の側壁にトレン
チ溝を形成する（図６(a) の断面図、図６(b) の平面
図）。
たのと同様に、シリコン層３と酸化膜７の側壁にトレン
チ溝を形成する（図６(a) の断面図、図６(b) の平面
図）。
【００３３】次にエミッタ，コレクタとなる領域にトレ
ンチ側壁に密着してポリシリコン電極３０，３０′を形
成する（図６(c))。
ンチ側壁に密着してポリシリコン電極３０，３０′を形
成する（図６(c))。
【００３４】次にこれらポリシリコン電極３０にｐ型イ
オンであるボロン、ポリシリコン電極３０′にｎ型イオ
ンであるヒ素を注入し、ランプアニールなどにより、こ
れらポリシリコン電極３０，３０′から不純物イオンＢ
+ ，Ａｓ+ をシリコン層３に拡散させ、かつ活性化さ
せ、ベース部５，コレクタ部６を作成する（図６(d))。
オンであるボロン、ポリシリコン電極３０′にｎ型イオ
ンであるヒ素を注入し、ランプアニールなどにより、こ
れらポリシリコン電極３０，３０′から不純物イオンＢ
+ ，Ａｓ+ をシリコン層３に拡散させ、かつ活性化さ
せ、ベース部５，コレクタ部６を作成する（図６(d))。
【００３５】次に、エミッタ側のポリシリコン電極を、
ベース電極３０とエミッタ電極３０”とにパターニング
する（図６(e))。
ベース電極３０とエミッタ電極３０”とにパターニング
する（図６(e))。
【００３６】次にこの分割したポリシリコン電極群のう
ち、エミッタ電極３０”となる領域にのみエミッタとな
るヒ素、及びベース幅を確保するために必要であればベ
ースとなるボロンを注入する。図６(f) の領域３１はこ
の注入の際のレジスト開口部を示している。
ち、エミッタ電極３０”となる領域にのみエミッタとな
るヒ素、及びベース幅を確保するために必要であればベ
ースとなるボロンを注入する。図６(f) の領域３１はこ
の注入の際のレジスト開口部を示している。
【００３７】この後に、再度ランプアニールを行うこと
により、エミッタ電極３０”よりｎ型のヒ素，ｐ型のボ
ロンを拡散させ、活性化させてエミッタ領域４，ベース
領域５を形成することにより、バイポーラトランジスタ
を得ることができる（図６(g))。
により、エミッタ電極３０”よりｎ型のヒ素，ｐ型のボ
ロンを拡散させ、活性化させてエミッタ領域４，ベース
領域５を形成することにより、バイポーラトランジスタ
を得ることができる（図６(g))。
【００３８】このような、本実施例の方法によれば、後
工程でイオン注入を行うことなく、ベース電極３０の形
成が可能であり、エミッタ３０”電極のベースとのショ
ートを抑えることができる。また、ベース電極３０はト
レンチ側壁に沿ってエミッタ接合４，ベース接合５近傍
で設けることが可能なため、ベース電位を低抵抗にて安
定してとることが可能である。
工程でイオン注入を行うことなく、ベース電極３０の形
成が可能であり、エミッタ３０”電極のベースとのショ
ートを抑えることができる。また、ベース電極３０はト
レンチ側壁に沿ってエミッタ接合４，ベース接合５近傍
で設けることが可能なため、ベース電位を低抵抗にて安
定してとることが可能である。
【００３９】
【発明の効果】以上のように、この発明にかかる半導体
装置によれば、ＳＯＩ構造において、表面のＳｉ層に下
部の酸化膜層にまで達するトレンチ溝を形成し、かつこ
のトレンチ溝の側壁にエミッタ領域を設けた構造とした
ので、エミッタ・ベース間の不必要な接合容量の増加を
抑えることができ、さらに実効的能動領域以外での電流
成分の発生を抑えることのできる横型バイポーラトラン
ジスタが得られる。
装置によれば、ＳＯＩ構造において、表面のＳｉ層に下
部の酸化膜層にまで達するトレンチ溝を形成し、かつこ
のトレンチ溝の側壁にエミッタ領域を設けた構造とした
ので、エミッタ・ベース間の不必要な接合容量の増加を
抑えることができ、さらに実効的能動領域以外での電流
成分の発生を抑えることのできる横型バイポーラトラン
ジスタが得られる。
【００４０】また、この発明にかかる製造方法によれ
ば、ＳＯＩ構造において、Ｓｉ基板に下層の酸化膜層に
まで達するトレンチ溝を設ける工程と、上記トレンチ溝
の側壁に密着するポリシリコン膜を堆積する工程と、こ
のポリシリコン層よりＳｉ層に不純物イオンを拡散させ
てエミッタ及びベース領域を形成させる工程とを備え、
トレンチ溝側壁に密着したポリシリコン膜よりエミッタ
・ベースを形成する不純物イオンをＳｉ層に拡散させる
ようにしたため、均一なベース巾の横型バイポーラトラ
ンジスタを得ることができる。
ば、ＳＯＩ構造において、Ｓｉ基板に下層の酸化膜層に
まで達するトレンチ溝を設ける工程と、上記トレンチ溝
の側壁に密着するポリシリコン膜を堆積する工程と、こ
のポリシリコン層よりＳｉ層に不純物イオンを拡散させ
てエミッタ及びベース領域を形成させる工程とを備え、
トレンチ溝側壁に密着したポリシリコン膜よりエミッタ
・ベースを形成する不純物イオンをＳｉ層に拡散させる
ようにしたため、均一なベース巾の横型バイポーラトラ
ンジスタを得ることができる。
【００４１】さらに、この発明の製造方法によれば、エ
ミッタ・ベースとなるべき領域にポリシリコン膜を形成
し、これよりベースと同じ導電型の不純物イオンを拡散
させ、さらにこのポリシリコン膜をエミッタ・ベース電
極にそれぞれ分割したのち、エミッタ電極にエミッタ形
成に必要な不純物イオンを注入し、再度シリコン層にこ
の不純物イオンを拡散させるようにしたので、エミッタ
電極のベースとのショートを防ぎ、低抵抗にベース電極
を設けることができる。
ミッタ・ベースとなるべき領域にポリシリコン膜を形成
し、これよりベースと同じ導電型の不純物イオンを拡散
させ、さらにこのポリシリコン膜をエミッタ・ベース電
極にそれぞれ分割したのち、エミッタ電極にエミッタ形
成に必要な不純物イオンを注入し、再度シリコン層にこ
の不純物イオンを拡散させるようにしたので、エミッタ
電極のベースとのショートを防ぎ、低抵抗にベース電極
を設けることができる。
【図面の簡単な説明】
【図１】請求項１の発明の一実施例による半導体装置を
示す図。
示す図。
【図２】請求項２の発明の一実施例による半導体装置の
製造方法を示す図。
製造方法を示す図。
【図３】請求項１の発明の一実施例による半導体装置に
おいて、ベース電極を形成する際の不具合を示す図。
おいて、ベース電極を形成する際の不具合を示す図。
【図４】従来のバイポーラトランジスタの簡単な構造
図。
図。
【図５】ＳＯＩ構造の横型バイポーラトランジスタの構
造図。
造図。
【図６】請求項３の発明の一実施例による半導体装置の
製造方法を示す図。
製造方法を示す図。
１ 基板 ２ 酸化膜 ３ Ｓｉ層 ４ エミッタ領域 ５ ベース領域 ６ コレクタ領域 ７ 酸化膜 ８ エミッタ電極 １７ ベース領域 １８ コレクタ領域 １９ エミッタ領域 ２１ ベース領域 ２２ エミッタ領域 ２３ コレクタ領域
Claims (3)
- 【請求項１】 ＳＯＩ（Silicon on Insulator) 基板上
に形成されるバイポーラトランジスタ半導体装置におい
て、 表面のＳｉ層に下部の酸化膜層にまで達するトレンチ溝
が形成され、 このトレンチ溝の側壁にエミッタ領域が、これを側面か
ら囲むように領域が設けられていることを特徴とする半
導体装置。 - 【請求項２】 請求項１記載のバイポーラトランジスタ
を製造する方法において、 表面のＳｉ層に下部の酸化膜層にまで達するトレンチ溝
を設ける工程と、 上記Ｓｉ層のトレンチ溝の側壁に、これに密着する導電
膜層を形成する工程と、 上記導電膜層より上記Ｓｉ層のトレンチ側壁に不純物イ
オンを拡散させてベース領域及びエミッタ領域を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項１記載のバイポーラトランジスタ
を製造する方法において、 表面のＳｉ層に下部の酸化膜層にまで達するトレンチ溝
を設ける工程と、 上記Ｓｉ層のトレンチ溝の側壁に、これに密着する導電
膜層を形成する工程と、 上記導電膜層よりベース領域を形成する第１導電型の不
純物イオンを、上記Ｓｉ層のトレンチ側壁に拡散させる
工程と、 上記導電膜層を複数の領域に分割する工程と、 該分割した導電膜層のうち、エミッタ電極となる導電膜
層より上記Ｓｉ層のトレンチ溝の側壁にエミッタ領域を
形成する第２導電型の不純物イオンを拡散させる工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16392292A JPH05335329A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16392292A JPH05335329A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335329A true JPH05335329A (ja) | 1993-12-17 |
Family
ID=15783375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16392292A Pending JPH05335329A (ja) | 1992-05-29 | 1992-05-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335329A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853048B1 (en) * | 2000-08-11 | 2005-02-08 | Agere Systems Inc. | Bipolar transistor having an isolation structure located under the base, emitter and collector and a method of manufacture thereof |
| US6958518B2 (en) | 2001-06-15 | 2005-10-25 | Agere Systems Inc. | Semiconductor device having at least one source/drain region formed on an isolation region and a method of manufacture therefor |
-
1992
- 1992-05-29 JP JP16392292A patent/JPH05335329A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853048B1 (en) * | 2000-08-11 | 2005-02-08 | Agere Systems Inc. | Bipolar transistor having an isolation structure located under the base, emitter and collector and a method of manufacture thereof |
| US6958518B2 (en) | 2001-06-15 | 2005-10-25 | Agere Systems Inc. | Semiconductor device having at least one source/drain region formed on an isolation region and a method of manufacture therefor |
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