JP3247106B2 - 集積回路の製法と集積回路構造 - Google Patents
集積回路の製法と集積回路構造Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】 産業上の利用分野 この発明は集積回路の分野、特に同じ集積回路内にバ
イポーラ及びCMOSトランジスタを製造する方法に関す
る。
イポーラ及びCMOSトランジスタを製造する方法に関す
る。
従来の技術及び課題 周知の様に、デジタル及びリニア機能は、バイポーラ
又は金属−酸化物−半導体（MOS）の技術の何れかを用
いた集積回路によって行なわれる場合が多い。勿論、バ
イポーラ集積回路は、特に相補形MOS（CMOS）回路と比
べた時、消費電力が一層大きいと云う犠牲は払うが、MO
S回路よりも一層高速で動作し、駆動電流が一層大き
い。製造技術の最近の利点により、同じ集積回路内にバ
イポーラ及びCMOSトランジスタの両方を使うことができ
るようになった（普通BiCMOS装置と呼ぶ）。BiCMOS構造
の例並びにその製法が、1987年１月30日に出願された係
属中の米国特許出願通し番号第008,910号、1987年12月
７日に出願された同第129,261号、並びに1987年12月７
日に出願された同第129,271号（現在放棄してある）の
継続である1989年６月12日に出願された同第366,224号
に述べられており、これらの出願は何れも出願人に譲渡
されている。
又は金属−酸化物−半導体（MOS）の技術の何れかを用
いた集積回路によって行なわれる場合が多い。勿論、バ
イポーラ集積回路は、特に相補形MOS（CMOS）回路と比
べた時、消費電力が一層大きいと云う犠牲は払うが、MO
S回路よりも一層高速で動作し、駆動電流が一層大き
い。製造技術の最近の利点により、同じ集積回路内にバ
イポーラ及びCMOSトランジスタの両方を使うことができ
るようになった（普通BiCMOS装置と呼ぶ）。BiCMOS構造
の例並びにその製法が、1987年１月30日に出願された係
属中の米国特許出願通し番号第008,910号、1987年12月
７日に出願された同第129,261号、並びに1987年12月７
日に出願された同第129,271号（現在放棄してある）の
継続である1989年６月12日に出願された同第366,224号
に述べられており、これらの出願は何れも出願人に譲渡
されている。
BiCMOS装置を形成することは、装置の選ばれた区域に
既知の技術に従ってバイポーラ・トランジスタを形成
し、装置の選ばれた区域に既知の技術に従ってMOSトラ
ンジスタを形成し、両方のトランジスタを相互接続する
ことによって行なうことができる。然し、何れの種類の
トランジスタの或る特徴も、プロセスの観点から見る
と、別の種類と両立性を持たない傾向があり、夫々を形
成するのにプロセスの多数の工程を必要とする。従っ
て、この様なBiCMOS回路を製造する場合、プロセスの複
雑さを少なくすると共に、コストを引下げる為に、両方
の種類のトランジスタに役立つ構造を利用することが好
ましい。然し、この様に構造部品及びプロセスの工程を
二重に利用すると、一般的にその結果の方法は、バイポ
ーラ又はMOSトランジスタの何れか又は両方にとって最
適ではないものになる。
既知の技術に従ってバイポーラ・トランジスタを形成
し、装置の選ばれた区域に既知の技術に従ってMOSトラ
ンジスタを形成し、両方のトランジスタを相互接続する
ことによって行なうことができる。然し、何れの種類の
トランジスタの或る特徴も、プロセスの観点から見る
と、別の種類と両立性を持たない傾向があり、夫々を形
成するのにプロセスの多数の工程を必要とする。従っ
て、この様なBiCMOS回路を製造する場合、プロセスの複
雑さを少なくすると共に、コストを引下げる為に、両方
の種類のトランジスタに役立つ構造を利用することが好
ましい。然し、この様に構造部品及びプロセスの工程を
二重に利用すると、一般的にその結果の方法は、バイポ
ーラ又はMOSトランジスタの何れか又は両方にとって最
適ではないものになる。
前に引用した係属中の米国特許出願通し番号第008,91
0号に記載されている様なこう云う構造で、バイポーラ
・トランジスタを形成する従来の方法は、拡散によるベ
ース領域とそれに重なるエミッタ電極（一般的にポリシ
リコンで形成される）の間に薄い酸化物層を用いてい
る。ベースの上の薄い酸化物は、一般的にMOSトランジ
スタに対するゲート酸化物と同じ工程で形成され、従っ
て一般的にその厚さは20nm程度である。
0号に記載されている様なこう云う構造で、バイポーラ
・トランジスタを形成する従来の方法は、拡散によるベ
ース領域とそれに重なるエミッタ電極（一般的にポリシ
リコンで形成される）の間に薄い酸化物層を用いてい
る。ベースの上の薄い酸化物は、一般的にMOSトランジ
スタに対するゲート酸化物と同じ工程で形成され、従っ
て一般的にその厚さは20nm程度である。
然し、ベース領域をエミッタ電極から隔てるこの様な
薄い酸化物は、或る問題を招く。第１に、エミッタ・ベ
ース間の静電容量が増加するにつれて、バイポーラ・ト
ランジスタの性能が劣化する。勿論、その間にある誘電
体の厚さが薄くなるにつれて、静電容量が増加し、その
為、エミッタ及びベース領域の間に一層厚手の誘電体を
設けるのが好ましい。更に、エミッタ電極とベース電極
の間の薄い誘電体は、本質的に接点エッチ、シリサイド
化、金属のデポジッション及び焼結の様なこの後の処理
工程による応力に一層弱い。更に、薄い誘電体は、その
上に重なるメタライズ層をエミッタ電極に接続する為に
酸化物の上に形成される接点バイアがベース領域に漏れ
る惧れを大きくする。これは、接点バイアがエミッタ電
極の中で過剰エッチされた場合に起こり得ることであ
り、この場合、エミッタ電極の下にある誘電体が更に薄
くなり、その為にエミッタ・ベース間静電容量を更に増
加する。極端な場合、誘電体が完全に通抜ける様にエッ
チされ、重なる金属とエミッタ電極とをベース領域に短
絡することがある。
薄い酸化物は、或る問題を招く。第１に、エミッタ・ベ
ース間の静電容量が増加するにつれて、バイポーラ・ト
ランジスタの性能が劣化する。勿論、その間にある誘電
体の厚さが薄くなるにつれて、静電容量が増加し、その
為、エミッタ及びベース領域の間に一層厚手の誘電体を
設けるのが好ましい。更に、エミッタ電極とベース電極
の間の薄い誘電体は、本質的に接点エッチ、シリサイド
化、金属のデポジッション及び焼結の様なこの後の処理
工程による応力に一層弱い。更に、薄い誘電体は、その
上に重なるメタライズ層をエミッタ電極に接続する為に
酸化物の上に形成される接点バイアがベース領域に漏れ
る惧れを大きくする。これは、接点バイアがエミッタ電
極の中で過剰エッチされた場合に起こり得ることであ
り、この場合、エミッタ電極の下にある誘電体が更に薄
くなり、その為にエミッタ・ベース間静電容量を更に増
加する。極端な場合、誘電体が完全に通抜ける様にエッ
チされ、重なる金属とエミッタ電極とをベース領域に短
絡することがある。
ベース領域の上に薄いMOSゲート酸化物と薄い誘電体
を使う前に引用した米国特許出願通し番号第008,910号
に記載される方法は、ベース領域に対する接点から離れ
た場所で、ポリシリコンのエミッタ電極に接触すること
により、応力及び過剰エッチの問題を避けている。この
形式は、エミッタ・ベース間静電容量の問題を解決する
ものではなく、エミッタ抵抗を増加すると云う欠点が強
くなる。
を使う前に引用した米国特許出願通し番号第008,910号
に記載される方法は、ベース領域に対する接点から離れ
た場所で、ポリシリコンのエミッタ電極に接触すること
により、応力及び過剰エッチの問題を避けている。この
形式は、エミッタ・ベース間静電容量の問題を解決する
ものではなく、エミッタ抵抗を増加すると云う欠点が強
くなる。
前に引用した係属中の米国特許出願通し番号第366,22
4号に記載される方法は、BiCMOS方法でバイポーラ・ト
ランジスタを形成するものであり、エミッタ及びゲート
電極を形成するのに同じポリシリコン層を使うが、エミ
ッタ電極の下では、ゲート電極の下よりも一層厚手のベ
ース酸化物が用いられる。これは、ベース領域の上には
ないが、MOSトランジスタを形成しようとする領域の上
には、窒化シリコンの様な酸化を抑制する材料を配置す
ることによって達成される。その後、ベース領域の上に
熱酸化物を所望の厚さになるまで形成し、ベース領域で
ない部分の上の窒化物が打込みのマスクとして働くこと
により、真性ベース領域の打込みを実施する。MOS領域
から窒化物の酸化マスクを除去し、エミッタ接点の為
に、ベース酸化物の中に接点をエッチする。ポリシリコ
ンをデポジットし、その後普通のソース／ドレイン及び
外因性ベースの打込み及び拡散工程により、構造が完成
する。
4号に記載される方法は、BiCMOS方法でバイポーラ・ト
ランジスタを形成するものであり、エミッタ及びゲート
電極を形成するのに同じポリシリコン層を使うが、エミ
ッタ電極の下では、ゲート電極の下よりも一層厚手のベ
ース酸化物が用いられる。これは、ベース領域の上には
ないが、MOSトランジスタを形成しようとする領域の上
には、窒化シリコンの様な酸化を抑制する材料を配置す
ることによって達成される。その後、ベース領域の上に
熱酸化物を所望の厚さになるまで形成し、ベース領域で
ない部分の上の窒化物が打込みのマスクとして働くこと
により、真性ベース領域の打込みを実施する。MOS領域
から窒化物の酸化マスクを除去し、エミッタ接点の為
に、ベース酸化物の中に接点をエッチする。ポリシリコ
ンをデポジットし、その後普通のソース／ドレイン及び
外因性ベースの打込み及び拡散工程により、構造が完成
する。
米国特許出願通し番号第366,224号に記載されたこの
方法は、エミッタ電極の下に、MOSトランジスタのゲー
ト酸化物より厚手の酸化物層を形成し、従って、それが
エミッタ・ベース間静電容量を減少すると共に、ベース
領域の中にエミッタ接点を巣籠りにすることができる様
にするのに有効である。然し、この方法の多数の面を改
善することが望ましい。第一に、構造の寸法を一層小さ
い形状に倍率を変える時、拡散領域の深さを小さく保つ
為に、ベース領域を形成する為にドーパントが打込まれ
た後の高温処理を少なくすることが望ましい。第二に、
拡散領域の様なウェーハの表面にある他の構造とは独立
に、ベース領域の上の酸化物の厚さを制御することが望
ましい。第三に、BiCMOSの構造のバイポーラ・トランジ
スタを形成する方法を簡単にすることが好ましい。第四
に、接点の開口を写真製版で限定することに頼らない形
で、ベース酸化物の中のエミッタ接点の倍率を決めるこ
とができる様にすることが望ましい。
方法は、エミッタ電極の下に、MOSトランジスタのゲー
ト酸化物より厚手の酸化物層を形成し、従って、それが
エミッタ・ベース間静電容量を減少すると共に、ベース
領域の中にエミッタ接点を巣籠りにすることができる様
にするのに有効である。然し、この方法の多数の面を改
善することが望ましい。第一に、構造の寸法を一層小さ
い形状に倍率を変える時、拡散領域の深さを小さく保つ
為に、ベース領域を形成する為にドーパントが打込まれ
た後の高温処理を少なくすることが望ましい。第二に、
拡散領域の様なウェーハの表面にある他の構造とは独立
に、ベース領域の上の酸化物の厚さを制御することが望
ましい。第三に、BiCMOSの構造のバイポーラ・トランジ
スタを形成する方法を簡単にすることが好ましい。第四
に、接点の開口を写真製版で限定することに頼らない形
で、ベース酸化物の中のエミッタ接点の倍率を決めるこ
とができる様にすることが望ましい。
従って、この発明の目的は、BiCMOS構造を形成する方
法として、MOS装置のゲートの下にある熱酸化物と共
に、バイポーラ・トランジスタのベース及びエミッタの
間にデポジットされた誘電体層を用いる方法を提供する
ことである。
法として、MOS装置のゲートの下にある熱酸化物と共
に、バイポーラ・トランジスタのベース及びエミッタの
間にデポジットされた誘電体層を用いる方法を提供する
ことである。
この発明の別の目的は、上に述べた様な方法として、
真性ベース領域を形成した後の熱処理を少なくして、こ
の様な一層厚手の誘電体を設ける方法を提供することで
ある。
真性ベース領域を形成した後の熱処理を少なくして、こ
の様な一層厚手の誘電体を設ける方法を提供することで
ある。
この発明の別の目的は、この様な方法として、ベース
酸化物を拡散の深さの様な他の構造に対して独立に制御
する方法を提供することである。
酸化物を拡散の深さの様な他の構造に対して独立に制御
する方法を提供することである。
この発明の別の目的は、この様な方法として、処理工
程の数が比較的単純な方法を提供することである。
程の数が比較的単純な方法を提供することである。
この発明の別の目的は、この様な方法として、構造を
物理的に一層小さい寸法に倍率を変えることができる様
に、エミッタ接点を写真製版によらずに限定することが
できる様にする方法を提供することである。
物理的に一層小さい寸法に倍率を変えることができる様
に、エミッタ接点を写真製版によらずに限定することが
できる様にする方法を提供することである。
この発明のその他の目的並びに利点は、以下図面につ
いて述べる所から、当業者に明らかになろう。
いて述べる所から、当業者に明らかになろう。
課題を解決する為の手段及び作用 この発明は、同じ表面にあるMOS装置のゲート電極を
形成する為に使われるポリシリコン層を表面から除去す
ることにより、バイポーラ・トランジスタのベース領域
を限定することにより、半導体装置を製造する方法に実
施することができる。ポリシリコンを除去する前又は後
に、ベース領域を所望の不純物濃度まで打込むことがで
きる。TEOSの分解によって形成される二酸化シリコンの
様なデポジットされた誘電体が、この後ベース領域の上
に所望の厚さになるまで形成される。次に、真性ベース
領域以外の場所から、デポジットされた誘電体を除去
し、エミッタ接点を形成する。その上に第２のポリシリ
コン層を形成してエミッタ電極を形成すると共に、MOS
の場所で第１の層と合体させる。次に、MOSトランジス
タのゲート及びエミッタ電極を写真製版によって限定し
てエッチし、その後、普通の方法で、ソース／ドレイン
領域、コレクタ接点及び外因性ベース領域を形成する。
形成する為に使われるポリシリコン層を表面から除去す
ることにより、バイポーラ・トランジスタのベース領域
を限定することにより、半導体装置を製造する方法に実
施することができる。ポリシリコンを除去する前又は後
に、ベース領域を所望の不純物濃度まで打込むことがで
きる。TEOSの分解によって形成される二酸化シリコンの
様なデポジットされた誘電体が、この後ベース領域の上
に所望の厚さになるまで形成される。次に、真性ベース
領域以外の場所から、デポジットされた誘電体を除去
し、エミッタ接点を形成する。その上に第２のポリシリ
コン層を形成してエミッタ電極を形成すると共に、MOS
の場所で第１の層と合体させる。次に、MOSトランジス
タのゲート及びエミッタ電極を写真製版によって限定し
てエッチし、その後、普通の方法で、ソース／ドレイン
領域、コレクタ接点及び外因性ベース領域を形成する。
実 施 例 第１図について、この発明の好ましい実施例に従った
BiCMOS半導体構造を説明する。この構造はバイポーラ及
びMOSの両方のトランジスタを含み、以下の説明はバイ
ポーラ及びMOSの両方のトランジスタを形成する場合に
ついて述べるが、この発明のバイポーラ・トランジスタ
だけを持つ様な集積回路の製造にも、その利点が得られ
ることを承知されたい。
BiCMOS半導体構造を説明する。この構造はバイポーラ及
びMOSの両方のトランジスタを含み、以下の説明はバイ
ポーラ及びMOSの両方のトランジスタを形成する場合に
ついて述べるが、この発明のバイポーラ・トランジスタ
だけを持つ様な集積回路の製造にも、その利点が得られ
ることを承知されたい。
第１図はバイポーラ・トランジスタ３、ｐチャンネル
形MOSトランジスタ５及びｎチャンネルMOSトランジスタ
７の断面図である。第３図は第１図のトランジスタ3,5,
7の平面図である。この構造が基板２の中に形成され
る。この実施例では、基板はｐ形シリコンである。バイ
ポーラ・トランジスタ３の埋込みｎ＋形領域８が普通の
様にサブコレクタとして作用し、ｎ＋形領域52がそれに
対する表面接点になる。バイポーラ・トランジスタ３に
あるｎ形領域20がそのコレクタ領域であり、埋込みｎ＋
形領域８の上に配置される。後で説明するが、ｎ形領域
20は、埋込みｎ＋形領域８を形成する為のドーパントの
打込みの後、基板２の上に成長させたエピタキシャル層
内に形成される。真性ベース69はバイポーラ・トランジ
スタ３内のｎ形領域20の中に配置されたｐ形領域であ
り、エミッタ領域80は真性ベース領域69内に配置された
ｎ形領域である。真性ベース領域69は拡散コレクタ接点
52からフィールド酸化物32によって隔離されている。こ
の実施例では、エミッタ領域80は、普通の様に、ポリシ
リコンのエミッタ電極72eからｎ形ドーパントを拡散す
ることによって形成される。外因性ベース領域82はｐ形
領域であり、真性ベース領域69よりも更に強くドープさ
れている。周知の様に、外因性ベース領域82は、構造の
表面から真性ベース領域69までの直列抵抗が比較的小さ
い接点となる。
形MOSトランジスタ５及びｎチャンネルMOSトランジスタ
７の断面図である。第３図は第１図のトランジスタ3,5,
7の平面図である。この構造が基板２の中に形成され
る。この実施例では、基板はｐ形シリコンである。バイ
ポーラ・トランジスタ３の埋込みｎ＋形領域８が普通の
様にサブコレクタとして作用し、ｎ＋形領域52がそれに
対する表面接点になる。バイポーラ・トランジスタ３に
あるｎ形領域20がそのコレクタ領域であり、埋込みｎ＋
形領域８の上に配置される。後で説明するが、ｎ形領域
20は、埋込みｎ＋形領域８を形成する為のドーパントの
打込みの後、基板２の上に成長させたエピタキシャル層
内に形成される。真性ベース69はバイポーラ・トランジ
スタ３内のｎ形領域20の中に配置されたｐ形領域であ
り、エミッタ領域80は真性ベース領域69内に配置された
ｎ形領域である。真性ベース領域69は拡散コレクタ接点
52からフィールド酸化物32によって隔離されている。こ
の実施例では、エミッタ領域80は、普通の様に、ポリシ
リコンのエミッタ電極72eからｎ形ドーパントを拡散す
ることによって形成される。外因性ベース領域82はｐ形
領域であり、真性ベース領域69よりも更に強くドープさ
れている。周知の様に、外因性ベース領域82は、構造の
表面から真性ベース領域69までの直列抵抗が比較的小さ
い接点となる。
ｐチャンネル形MOSトランジスタ５がｎ形領域20の中
に形成される。この領域は、バイポーラ・トランジスタ
３の場合と同じ様に、埋込みｎ＋形領域８の上に配置さ
れている。同様なｎ形領域20をバイポーラ・トランジス
タ３のコレクタ領域として、並びにｐチャンネル形MOS
トランジスタ５のｎ形井戸として使うことにより、構造
を製造する時の効率がよくなる。MOSトランジスタ５の
ｎ形井戸20の下にｎ＋形領域８を設けることは、ｎ形井
戸20全体に亘って一定のバイアスをかけるのに役立ち、
こうして構造にラッチアップ状態が起こる傾向を抑え
る。第３図について説明すると、ｎ形井戸20内にｎ＋形
拡散領域85を設けて、前に引用した係属中の米国特許出
願通し番号第366,224号に記載されているコレクタ接点5
2と同様に、表面から埋込みｎ＋形領域８へ接触するこ
とができる。この接触は、ｎ形井戸20をトランジスタの
ソースと同じ電位にバイアスするのに役立つ。
に形成される。この領域は、バイポーラ・トランジスタ
３の場合と同じ様に、埋込みｎ＋形領域８の上に配置さ
れている。同様なｎ形領域20をバイポーラ・トランジス
タ３のコレクタ領域として、並びにｐチャンネル形MOS
トランジスタ５のｎ形井戸として使うことにより、構造
を製造する時の効率がよくなる。MOSトランジスタ５の
ｎ形井戸20の下にｎ＋形領域８を設けることは、ｎ形井
戸20全体に亘って一定のバイアスをかけるのに役立ち、
こうして構造にラッチアップ状態が起こる傾向を抑え
る。第３図について説明すると、ｎ形井戸20内にｎ＋形
拡散領域85を設けて、前に引用した係属中の米国特許出
願通し番号第366,224号に記載されているコレクタ接点5
2と同様に、表面から埋込みｎ＋形領域８へ接触するこ
とができる。この接触は、ｎ形井戸20をトランジスタの
ソースと同じ電位にバイアスするのに役立つ。
ゲート電極72pがｎ形井戸20の上に配置され、それか
らはゲート酸化物62によって絶縁されている。ｐ形ソー
ス／ドレイン領域84がゲート電極72pに対してセルフア
ラインに配置されるのは普通の通りである（その側面に
沿って側壁酸化物フィラメント78が配置される）。構造
を製造する時の効率の為、ｐ形ソース／ドレイン領域84
は、バイポーラ・トランジスタ３の外因性ベース領域82
を形成するのに使われるのと同じイオン打込み（並びに
その後の拡散）によって形成することができる。
らはゲート酸化物62によって絶縁されている。ｐ形ソー
ス／ドレイン領域84がゲート電極72pに対してセルフア
ラインに配置されるのは普通の通りである（その側面に
沿って側壁酸化物フィラメント78が配置される）。構造
を製造する時の効率の為、ｐ形ソース／ドレイン領域84
は、バイポーラ・トランジスタ３の外因性ベース領域82
を形成するのに使われるのと同じイオン打込み（並びに
その後の拡散）によって形成することができる。
ｎチャンネル形MOSトランジスタ７はｐチャンネルMOS
トランジスタ５と同様に構成されるが、勿論反対導電型
にドープされた領域を用いる。バイポーラ・トランジス
タ３及びｐチャンネル形MOSトランジスタ５に対する埋
込みｎ＋形領域８の形成と同様に、埋込みｐ形領域12が
基板２に形成される。埋込みｐ形領域12は作用し得る回
路を形成する点では随意選択であるが、前に引用した係
属中の米国特許出願通し番号第366,224号に記載されて
いる様に、埋込みｐ形領域12を設けると、構造のラッチ
アップの起こり易さが低下する。ｎ形領域20と同様に、
基板２の上のエピタキシャル層内にｐ形井戸24を形成
し、埋込みｐ形領域12に比べて軽くドープする。第３図
について説明すると、希望によっては、ｐ形井戸接点領
域87を設けて、ｐ形井戸24の電位をｎチャンネル形MOS
トランジスタ７のソースの電位に設定することができ
る。
トランジスタ５と同様に構成されるが、勿論反対導電型
にドープされた領域を用いる。バイポーラ・トランジス
タ３及びｐチャンネル形MOSトランジスタ５に対する埋
込みｎ＋形領域８の形成と同様に、埋込みｐ形領域12が
基板２に形成される。埋込みｐ形領域12は作用し得る回
路を形成する点では随意選択であるが、前に引用した係
属中の米国特許出願通し番号第366,224号に記載されて
いる様に、埋込みｐ形領域12を設けると、構造のラッチ
アップの起こり易さが低下する。ｎ形領域20と同様に、
基板２の上のエピタキシャル層内にｐ形井戸24を形成
し、埋込みｐ形領域12に比べて軽くドープする。第３図
について説明すると、希望によっては、ｐ形井戸接点領
域87を設けて、ｐ形井戸24の電位をｎチャンネル形MOS
トランジスタ７のソースの電位に設定することができ
る。
ポリシリコンのゲート電極72nがｐ形井戸24の上に配
置され、それからはゲート誘電体62によって絶縁され
る。ｎ形ソース／ドレイン領域86が、ゲート電極72nに
対してセルフアラインに形成され、その上に側壁酸化物
フィラメント78が形成される。この実施例では、ｎチャ
ンネル形MOSトランジスタ７は、例えば何れも出願人に
譲渡された1982年11月２日に付与された米国特許第4,35
6,623号及び1986年１月28日に付与された同第4,566,175
号に記載されている様な、階段形接合を形成する為の軽
くドープしたドレイン延長部を持っている。この代り
に、希望によっては、ｎチャンネル形MOSトランジスタ
７に急峻接合を形成してもよいことは云うまでもない。
更に、ドーパントをそこから拡散させるもとになるこの
他の材料をエミッタ電極72e及びゲート電極72n,72pとし
て使うこともでき、その例としては、非晶質シリコン、
並びにモリブデン、タングステン又はチタン・シリサイ
ドの様なデポジットされた耐高温金属シリサイドが含ま
れる。
置され、それからはゲート誘電体62によって絶縁され
る。ｎ形ソース／ドレイン領域86が、ゲート電極72nに
対してセルフアラインに形成され、その上に側壁酸化物
フィラメント78が形成される。この実施例では、ｎチャ
ンネル形MOSトランジスタ７は、例えば何れも出願人に
譲渡された1982年11月２日に付与された米国特許第4,35
6,623号及び1986年１月28日に付与された同第4,566,175
号に記載されている様な、階段形接合を形成する為の軽
くドープしたドレイン延長部を持っている。この代り
に、希望によっては、ｎチャンネル形MOSトランジスタ
７に急峻接合を形成してもよいことは云うまでもない。
更に、ドーパントをそこから拡散させるもとになるこの
他の材料をエミッタ電極72e及びゲート電極72n,72pとし
て使うこともでき、その例としては、非晶質シリコン、
並びにモリブデン、タングステン又はチタン・シリサイ
ドの様なデポジットされた耐高温金属シリサイドが含ま
れる。
トランジスタ3,5,7はフィールド酸化物構造32によっ
て互いに隔離されている。バイポーラ・トランジスタ３
及びｐチャンネル形MOSトランジスタ５のｎ形領域20
（及び埋込みｎ＋領域８）は、ｐ形領域24′の下にある
埋込みｐ形領域12′によって互いに隔離されており、そ
の両方がフィールド酸化物構造32の下に配置されてい
る。こうして２つのトランジスタのｎ形領域20は異なる
電位を持つことができる。導電型の異なるMOSトランジ
スタ5,7の間の隔離について云うと、埋込みｎ＋形領域
８及び埋込みｐ形領域12の間、並びにｎ形井戸20及びｐ
形井戸24の間の逆バイアスされたpn接合（この接合はフ
ィールド酸化物32の下にある）によって構成される接合
隔離は、井戸に相対的に適正なバイアスが設定されてい
れば、十分である。この他の隔離方法、例えば1986年12
月30日に付与された米国特許第4,631,803号及び1989年
５月30日に付与された同第4,835,115号（何れも出願人
に譲渡されている）に記載されているトレンチ隔離方式
も、この発明のこの実施例に同等に用いることができ
る。
て互いに隔離されている。バイポーラ・トランジスタ３
及びｐチャンネル形MOSトランジスタ５のｎ形領域20
（及び埋込みｎ＋領域８）は、ｐ形領域24′の下にある
埋込みｐ形領域12′によって互いに隔離されており、そ
の両方がフィールド酸化物構造32の下に配置されてい
る。こうして２つのトランジスタのｎ形領域20は異なる
電位を持つことができる。導電型の異なるMOSトランジ
スタ5,7の間の隔離について云うと、埋込みｎ＋形領域
８及び埋込みｐ形領域12の間、並びにｎ形井戸20及びｐ
形井戸24の間の逆バイアスされたpn接合（この接合はフ
ィールド酸化物32の下にある）によって構成される接合
隔離は、井戸に相対的に適正なバイアスが設定されてい
れば、十分である。この他の隔離方法、例えば1986年12
月30日に付与された米国特許第4,631,803号及び1989年
５月30日に付与された同第4,835,115号（何れも出願人
に譲渡されている）に記載されているトレンチ隔離方式
も、この発明のこの実施例に同等に用いることができ
る。
この発明の構造は、エミッタ電極72eの下にある誘電
体層70を含む。誘電体層70は、MOSトランジスタ5,7のゲ
ート72p,72nの下にあるゲート誘電体62により実質的に
厚手である。例えば、ゲート誘電体62では10乃至30nm程
度の厚さを持つ熱二酸化シリコンで構成することができ
るが、誘電体層70の厚さは75乃至150nm程度であってよ
い。誘電体層70は、LPCVDによってデポジットされた二
酸化シリコンの様なデポジットによる誘電体であること
が好ましい。
体層70を含む。誘電体層70は、MOSトランジスタ5,7のゲ
ート72p,72nの下にあるゲート誘電体62により実質的に
厚手である。例えば、ゲート誘電体62では10乃至30nm程
度の厚さを持つ熱二酸化シリコンで構成することができ
るが、誘電体層70の厚さは75乃至150nm程度であってよ
い。誘電体層70は、LPCVDによってデポジットされた二
酸化シリコンの様なデポジットによる誘電体であること
が好ましい。
ゲート誘電体62もバイポーラ・トランジスタで真性ベ
ース領域69の上で、誘電体層70の下にあることが好まし
い。この場所にゲート誘電体62があると、真性ベース領
域69のシリコン表面が、デポジッションの間並びにその
後の両方の時、デポジットされた誘電体層70に存在する
かも知れない汚染から保護される。勿論、追加の酸化物
除去工程を必要としない様に、ゲート誘電体62をこの場
所に残すことが好ましい。
ース領域69の上で、誘電体層70の下にあることが好まし
い。この場所にゲート誘電体62があると、真性ベース領
域69のシリコン表面が、デポジッションの間並びにその
後の両方の時、デポジットされた誘電体層70に存在する
かも知れない汚染から保護される。勿論、追加の酸化物
除去工程を必要としない様に、ゲート誘電体62をこの場
所に残すことが好ましい。
前に述べた様に、MOSトランジスタのゲート電極72p,7
2nの側面、並びにバイポーラ・トランジスタ３のエミッ
タ電極72e及び誘電体層70からなる積重ねの側面に、側
壁酸化物フィラメント78が設けられる。後で詳しく説明
するが、第１図の構造を形成する好ましい実施例の方法
により、誘電体層70の側面に沿ってフィールド酸化物32
に重なるポリシリコン・フィラメント72fが得られる。
側壁酸化物フィラメント78がこのフィラメント72fを不
活性化し、それが存在しても、第１図の構造の機能及び
信頼性に害とならない様にする。勿論、側壁フィラメン
ト78として、二酸化シリコン以外の材料を使うことがで
きる。こう云う材料としては、窒化シリコン及びドープ
されていない多結晶シリコンがある。然し、特に例えば
1983年５月17日に付与され、出願人に譲渡された米国特
許第4,384,301号に記載されている様に、（コレクタ接
点52、外因性ベース82及びソース／ドレイン領域84,86
の様な）表面領域とポリシリコン構造72e,72p,72nのセ
ルフアライン形のシリサイド化を行なう場合、側壁フィ
ラメントがシリコン以外の材料であることが好ましいこ
とに注意されたい。
2nの側面、並びにバイポーラ・トランジスタ３のエミッ
タ電極72e及び誘電体層70からなる積重ねの側面に、側
壁酸化物フィラメント78が設けられる。後で詳しく説明
するが、第１図の構造を形成する好ましい実施例の方法
により、誘電体層70の側面に沿ってフィールド酸化物32
に重なるポリシリコン・フィラメント72fが得られる。
側壁酸化物フィラメント78がこのフィラメント72fを不
活性化し、それが存在しても、第１図の構造の機能及び
信頼性に害とならない様にする。勿論、側壁フィラメン
ト78として、二酸化シリコン以外の材料を使うことがで
きる。こう云う材料としては、窒化シリコン及びドープ
されていない多結晶シリコンがある。然し、特に例えば
1983年５月17日に付与され、出願人に譲渡された米国特
許第4,384,301号に記載されている様に、（コレクタ接
点52、外因性ベース82及びソース／ドレイン領域84,86
の様な）表面領域とポリシリコン構造72e,72p,72nのセ
ルフアライン形のシリサイド化を行なう場合、側壁フィ
ラメントがシリコン以外の材料であることが好ましいこ
とに注意されたい。
エミッタ電極72の下に厚手の誘電体層70を設けると、
その結果得られる構造に利点が得られる。第一に、誘電
体層70の厚さが、ゲート誘電体62程度の様な一層薄手の
誘電体がエミッタ電極72eの下に使われた場合の寄生静
電容量に比べて、エミッタ・ベース間静電容量を減少す
る。勿論、これは静電容量が誘電体の厚さに反比例する
為であり、この静電容量を減少する為には、エミッタ電
極とベース領域の間に一層厚手の誘電体を設けるのが好
ましいことになる。
その結果得られる構造に利点が得られる。第一に、誘電
体層70の厚さが、ゲート誘電体62程度の様な一層薄手の
誘電体がエミッタ電極72eの下に使われた場合の寄生静
電容量に比べて、エミッタ・ベース間静電容量を減少す
る。勿論、これは静電容量が誘電体の厚さに反比例する
為であり、この静電容量を減少する為には、エミッタ電
極とベース領域の間に一層厚手の誘電体を設けるのが好
ましいことになる。
第二に、厚手の誘電体層70はエミッタ電極72eに対す
る接点を、例えば第３図に示す位置90の様に、エミッタ
領域の上に直接にある金属又はその他の材料で作ること
ができるようにする。薄手の誘電体であると、こう云う
接点が一般的にはできない。それは、薄手の誘電体の様
なエミッタの上に直接的にある接点のエッチングは、接
点エッチ、金属のデポジット及び焼結の様なこの後の処
理工程による応力に本質的に一層弱いからである。この
様な応力がエミッタとベースの間の誘電体を劣化させる
影響として、その間の電気的な漏れが起こる。この漏れ
は、エミッタ電極の中の接点バイアを過剰エッチした場
合、特に問題になる。その場合、エミッタ電極の下にあ
る誘電体が更に薄くなり、その為にエミッタ・ベース間
静電容量が更に増加するからである。極端な場合、誘電
体を完全に通抜ける様にエッチされ、それに重なる金属
及びエミッタ電極ベース領域に短絡することがある。ゲ
ート誘電体62程度の薄手の誘電体がエミッタ電極72eの
下に配置された場合、エミッタ電極72eに対する金属接
点は、この様な問題を避ける為に、エミッタ電極80から
離れた場所、例えばフィールド酸化物32の上の場所にす
る必要がある。その為、エミッタ電極72eに接点をつけ
る為に、トランジスタ３の寸法を大きくすることが要求
され、集積回路の密度が制限される。エミッタ電極72e
の下に比較的厚手の誘電体層70を設けると、今述べた問
題を招かずに、エミッタ電極80のすぐ上に接点を配置す
ることができる。
る接点を、例えば第３図に示す位置90の様に、エミッタ
領域の上に直接にある金属又はその他の材料で作ること
ができるようにする。薄手の誘電体であると、こう云う
接点が一般的にはできない。それは、薄手の誘電体の様
なエミッタの上に直接的にある接点のエッチングは、接
点エッチ、金属のデポジット及び焼結の様なこの後の処
理工程による応力に本質的に一層弱いからである。この
様な応力がエミッタとベースの間の誘電体を劣化させる
影響として、その間の電気的な漏れが起こる。この漏れ
は、エミッタ電極の中の接点バイアを過剰エッチした場
合、特に問題になる。その場合、エミッタ電極の下にあ
る誘電体が更に薄くなり、その為にエミッタ・ベース間
静電容量が更に増加するからである。極端な場合、誘電
体を完全に通抜ける様にエッチされ、それに重なる金属
及びエミッタ電極ベース領域に短絡することがある。ゲ
ート誘電体62程度の薄手の誘電体がエミッタ電極72eの
下に配置された場合、エミッタ電極72eに対する金属接
点は、この様な問題を避ける為に、エミッタ電極80から
離れた場所、例えばフィールド酸化物32の上の場所にす
る必要がある。その為、エミッタ電極72eに接点をつけ
る為に、トランジスタ３の寸法を大きくすることが要求
され、集積回路の密度が制限される。エミッタ電極72e
の下に比較的厚手の誘電体層70を設けると、今述べた問
題を招かずに、エミッタ電極80のすぐ上に接点を配置す
ることができる。
前に引用した係属中の米国特許出願通し番号第366,22
4号には、MOSゲート誘電体よりも厚手の熱成長による酸
化物が、ベース領域の上に形成される方法が記載されて
おり、これは上に述べた問題の解決を計るものである。
この発明のデポジットされた誘電体層70は、ベースの熱
酸化物に比べて更に利点を持つことが分かった。例え
ば、所定の形成速度で、二酸化シリコンは、熱成長によ
る時よりも一層低い温度でデポジットするとができる。
この様に温度が低くなることにより、デポジッションの
時に、構造内でのドーパントの拡散（深さ及び横方向の
両方）を減少することができる。現在の傾向は拡散の深
さを浅くすることに向かっており、横方向の間隔が１ミ
クロン未満であるから、ドーパントの拡散の制御を厳密
にすることは、非常に望ましいことである。更に、低温
処理の為、誘電体層70の厚さは、ドーパントの拡散の様
な他の変数とは無関係に最適にすることができる。更
に、普通の局部酸化（LOCOS）処理から、熱成長による
酸化物は、周知の鳥の嘴及び鳥の頭部を酸化物と（窒化
シリコンの様な）酸化マスクとの間の界面に形成するこ
とがあることがよく知られている。熱成長による酸化物
の厚さを薄くすることにより、酸化によるこの様な人為
効果を減少することができる。然し、デポジットされた
誘電体層70は、デポジッションの間、シリコンが消費さ
れることがなく、その為マスク層の隅に応力がかかるこ
とがないから、この様な人為効果の心配なしに、所望の
厚さにデポジットすることができる。
4号には、MOSゲート誘電体よりも厚手の熱成長による酸
化物が、ベース領域の上に形成される方法が記載されて
おり、これは上に述べた問題の解決を計るものである。
この発明のデポジットされた誘電体層70は、ベースの熱
酸化物に比べて更に利点を持つことが分かった。例え
ば、所定の形成速度で、二酸化シリコンは、熱成長によ
る時よりも一層低い温度でデポジットするとができる。
この様に温度が低くなることにより、デポジッションの
時に、構造内でのドーパントの拡散（深さ及び横方向の
両方）を減少することができる。現在の傾向は拡散の深
さを浅くすることに向かっており、横方向の間隔が１ミ
クロン未満であるから、ドーパントの拡散の制御を厳密
にすることは、非常に望ましいことである。更に、低温
処理の為、誘電体層70の厚さは、ドーパントの拡散の様
な他の変数とは無関係に最適にすることができる。更
に、普通の局部酸化（LOCOS）処理から、熱成長による
酸化物は、周知の鳥の嘴及び鳥の頭部を酸化物と（窒化
シリコンの様な）酸化マスクとの間の界面に形成するこ
とがあることがよく知られている。熱成長による酸化物
の厚さを薄くすることにより、酸化によるこの様な人為
効果を減少することができる。然し、デポジットされた
誘電体層70は、デポジッションの間、シリコンが消費さ
れることがなく、その為マスク層の隅に応力がかかるこ
とがないから、この様な人為効果の心配なしに、所望の
厚さにデポジットすることができる。
次に第2a図乃至第2j図について、この発明の構造を製
造する方法を詳しく説明する。第2a図の構造を形成する
例が、1987年12月７日に出願された係属中の米国特許出
願通し番号第366,224号、及び1988年10月31日に出願さ
れた係属中の米国特許出願同第265,074号（共に出願人
に譲渡されている）に記載されている。要約すると、埋
込みｎ＋形領域８及び埋込みｐ形領域12（及び12′）
が、基板２に対するマスク式イオン打込みによって形成
され、その後、その上にエピタキシャル層を形成する。
エピタキシャル層が、係属中の米国特許出願通し番号第
366,224号に記載されている様に、比較的軽くドープさ
れていて、ｎチャンネル形MOSトランジスタ５をその中
に形成するｐ形井戸24がｎ形材料の実質的な反対ドープ
をしなくてもよい様にすることが好ましい。この様な反
対ドープは、トランジスタのチャンネルに於ける担体移
動度に悪影響があることが分かった。然し、１回の井戸
の打込みを希望する場合、その上に一層強くドープされ
たエピタキシャル層を形成することができる（エピタキ
シャル層が反対導電型のMOSトランジスタの井戸として
も作用する）。その後、マスク式打込みを実施し、それ
に続いてアニーリングを行なって、ｎ形領域20及びｐ形
領域24（及び24′）を形成する。希望によっては、米国
特許出願通し番号第366,224号に記載されている様に、
深いｎ＋形コレクタ接点領域52を形成する為に、イオン
打込み及びアニーリングを実施することができる。
造する方法を詳しく説明する。第2a図の構造を形成する
例が、1987年12月７日に出願された係属中の米国特許出
願通し番号第366,224号、及び1988年10月31日に出願さ
れた係属中の米国特許出願同第265,074号（共に出願人
に譲渡されている）に記載されている。要約すると、埋
込みｎ＋形領域８及び埋込みｐ形領域12（及び12′）
が、基板２に対するマスク式イオン打込みによって形成
され、その後、その上にエピタキシャル層を形成する。
エピタキシャル層が、係属中の米国特許出願通し番号第
366,224号に記載されている様に、比較的軽くドープさ
れていて、ｎチャンネル形MOSトランジスタ５をその中
に形成するｐ形井戸24がｎ形材料の実質的な反対ドープ
をしなくてもよい様にすることが好ましい。この様な反
対ドープは、トランジスタのチャンネルに於ける担体移
動度に悪影響があることが分かった。然し、１回の井戸
の打込みを希望する場合、その上に一層強くドープされ
たエピタキシャル層を形成することができる（エピタキ
シャル層が反対導電型のMOSトランジスタの井戸として
も作用する）。その後、マスク式打込みを実施し、それ
に続いてアニーリングを行なって、ｎ形領域20及びｐ形
領域24（及び24′）を形成する。希望によっては、米国
特許出願通し番号第366,224号に記載されている様に、
深いｎ＋形コレクタ接点領域52を形成する為に、イオン
打込み及びアニーリングを実施することができる。
その後、LOCOSの様な普通のフィールド酸化物形成方
法により、フィールド酸化物領域32を形成する。1985年
９月17日に付与され、出願人に譲渡された米国特許第4,
541,167号には、酸化マスク内にポリシリコンのバッフ
ァ層を用いて、LOCOS構造を形成する特に有利な方法が
記載されている。前に述べたトレンチ隔離構造又は1986
年４月８日に付与されて、出願人に譲渡された米国特許
第4,580,330号に記載されている様な引込み隔離酸化物
方法の様なこの他の隔離方式をこの代わりに用いて、こ
の隔離構造を形成することができる。説明の便宜上、こ
の発明のこの実施例では、普通のフィールド酸化物構造
32を使う。
法により、フィールド酸化物領域32を形成する。1985年
９月17日に付与され、出願人に譲渡された米国特許第4,
541,167号には、酸化マスク内にポリシリコンのバッフ
ァ層を用いて、LOCOS構造を形成する特に有利な方法が
記載されている。前に述べたトレンチ隔離構造又は1986
年４月８日に付与されて、出願人に譲渡された米国特許
第4,580,330号に記載されている様な引込み隔離酸化物
方法の様なこの他の隔離方式をこの代わりに用いて、こ
の隔離構造を形成することができる。説明の便宜上、こ
の発明のこの実施例では、普通のフィールド酸化物構造
32を使う。
第2a図の構造の表面のモート領域の上に（モート領域
は、表面の内、フィールド酸化物32が存在しない部分と
定義する。こう云う領域は能動装置を形成する場所であ
る）ダミー・ゲート酸化物34が配置される。普通の様
に、ダミー・ゲート酸化物34は、MOSトランジスタの閾
値電圧を調節する為に希望する様なイオンの打込みが、
モート領域の中に、望ましくない、制御できない深さま
で「チャンネル」状態にならない様にする為に設けられ
ている。ダミー・ゲート酸化物34を「ダミー」と呼ぶの
は、Vt調節打込みの後、それが釉薬除去によって除去さ
れ、第2b図に示す様に、ゲート誘電体62に置換えられる
からである。ゲート誘電体62はMOSトランジスタにとっ
て普通の厚さを持つ普通の材料で形成される。例えば、
この実施例では、ゲート誘電体は、10nm乃至30nmの範囲
内の厚さを持つ熱二酸化シリコンで形成することができ
る。デポジットされた窒化シリコンの様なこの他の普通
の誘電体材料をゲート誘電体62として使ってもよいし、
或いは更にその代わりに、酸化物／窒化物／酸化物の積
重ね層の様な誘電体材料の積重ねで形成してもよい。
は、表面の内、フィールド酸化物32が存在しない部分と
定義する。こう云う領域は能動装置を形成する場所であ
る）ダミー・ゲート酸化物34が配置される。普通の様
に、ダミー・ゲート酸化物34は、MOSトランジスタの閾
値電圧を調節する為に希望する様なイオンの打込みが、
モート領域の中に、望ましくない、制御できない深さま
で「チャンネル」状態にならない様にする為に設けられ
ている。ダミー・ゲート酸化物34を「ダミー」と呼ぶの
は、Vt調節打込みの後、それが釉薬除去によって除去さ
れ、第2b図に示す様に、ゲート誘電体62に置換えられる
からである。ゲート誘電体62はMOSトランジスタにとっ
て普通の厚さを持つ普通の材料で形成される。例えば、
この実施例では、ゲート誘電体は、10nm乃至30nmの範囲
内の厚さを持つ熱二酸化シリコンで形成することができ
る。デポジットされた窒化シリコンの様なこの他の普通
の誘電体材料をゲート誘電体62として使ってもよいし、
或いは更にその代わりに、酸化物／窒化物／酸化物の積
重ね層の様な誘電体材料の積重ねで形成してもよい。
ゲート誘電体62を形成した後、多結晶シリコン層68が
構造の表面の上にCVDによってデポジットされる。この
層はデポジッションの間、その場所でドープしてもよい
し、或いは後で説明するが、一面又はマスク式イオン打
込みによってドープしてもよい。この実施例のポリシリ
コン層68の厚さは100乃至200nm程度であり、この結果第
2c図の構造が得られる。
構造の表面の上にCVDによってデポジットされる。この
層はデポジッションの間、その場所でドープしてもよい
し、或いは後で説明するが、一面又はマスク式イオン打
込みによってドープしてもよい。この実施例のポリシリ
コン層68の厚さは100乃至200nm程度であり、この結果第
2c図の構造が得られる。
マスク層66は、例えばフォトレジスト層であって、こ
の構造の上に配置され、写真製版によってパターンぎめ
して現像して、構造の内、バイポーラ・トランジスタ３
のベースを形成する部分（即ち、第１図の真性ベース69
及び外因性ベース82の両方を含む部分）を露出する。両
方の種類のMOSトランジスタ5,7を形成しようとするモー
ト領域は、第2d図に示す様に、マスク層66によって保護
され、コレクタ接点領域52も同様である。マスク層66が
所定位置にある時、真性ベース69及び外因性ベース82が
ある場所から、ポリシリコン層68をエッチする。普通の
湿式又は乾式ポリシリコン・エッチを使うことができ
る。乾式ポリシリコン・エッチの好ましい例が、1985年
３月５日に付与され、出願人に譲渡された米国特許第4,
502,915号に記載されている。
の構造の上に配置され、写真製版によってパターンぎめ
して現像して、構造の内、バイポーラ・トランジスタ３
のベースを形成する部分（即ち、第１図の真性ベース69
及び外因性ベース82の両方を含む部分）を露出する。両
方の種類のMOSトランジスタ5,7を形成しようとするモー
ト領域は、第2d図に示す様に、マスク層66によって保護
され、コレクタ接点領域52も同様である。マスク層66が
所定位置にある時、真性ベース69及び外因性ベース82が
ある場所から、ポリシリコン層68をエッチする。普通の
湿式又は乾式ポリシリコン・エッチを使うことができ
る。乾式ポリシリコン・エッチの好ましい例が、1985年
３月５日に付与され、出願人に譲渡された米国特許第4,
502,915号に記載されている。
その後、第2d図に示す様に、ｎ形領域20の内、真性ベ
ースの打込みを持つ部分をドープする為に、硼素のイオ
ン打込みを実施する。この実施例では、ポリシリコン層
68がバイポーラ・トランジスタ３にあるモート領域から
エッチされた後に、ゲート誘電体62のみを介して真性ベ
ースの打込みが実施されることに注意されたい。この代
わりに、真性ベースの打込みは、バイポーラ領域にある
ポリシリコン層68のエッチの前に、ゲート誘電体62及び
ポリシリコン層68の両方を介して実施してもよい。打込
みの量及びエネルギーは、所望のバイポーラ・トランジ
スタ３のベースが所望の不純物濃度に達する様に、当業
者によって決定することができる。好ましい実施例で
は、その上にあるポリシリコン層68のエッチの後、ゲー
ト誘電体62のみを介して真性ベースの打込みが実施され
るが、10keVのエネルギーで7.0E13cm2の量の硼素のベー
ス打込みを実施する。この場合ｎ形井戸の不純物濃度は
表面で4E16cm-3程度である。この代わりに、ベースの打
込みを行なう時に、バイポーラ・モート領域の上に約12
5nmのポリシリコン層68が残る場合、真性ベースの打込
みは、一例として、40keVのエネルギーで5.8E13の量の
硼素の打込みを行なうことである。
ースの打込みを持つ部分をドープする為に、硼素のイオ
ン打込みを実施する。この実施例では、ポリシリコン層
68がバイポーラ・トランジスタ３にあるモート領域から
エッチされた後に、ゲート誘電体62のみを介して真性ベ
ースの打込みが実施されることに注意されたい。この代
わりに、真性ベースの打込みは、バイポーラ領域にある
ポリシリコン層68のエッチの前に、ゲート誘電体62及び
ポリシリコン層68の両方を介して実施してもよい。打込
みの量及びエネルギーは、所望のバイポーラ・トランジ
スタ３のベースが所望の不純物濃度に達する様に、当業
者によって決定することができる。好ましい実施例で
は、その上にあるポリシリコン層68のエッチの後、ゲー
ト誘電体62のみを介して真性ベースの打込みが実施され
るが、10keVのエネルギーで7.0E13cm2の量の硼素のベー
ス打込みを実施する。この場合ｎ形井戸の不純物濃度は
表面で4E16cm-3程度である。この代わりに、ベースの打
込みを行なう時に、バイポーラ・モート領域の上に約12
5nmのポリシリコン層68が残る場合、真性ベースの打込
みは、一例として、40keVのエネルギーで5.8E13の量の
硼素の打込みを行なうことである。
ポリシリコン層68のエッチの後、マスク層66を構造か
ら除去する。その結果が第2e図に示されており、打込ま
れた硼素69が最終的にバイポーラ・トランジスタ３の真
性ベース領域を形成する。その後、第2f図に示す様に、
誘電体層70を全体的にデポジットする。誘電体層70は任
意の普通の誘電体材料であってよいが、普通の方法でテ
トラエチル・オルトシリケート（TEOS）の分解により、
好ましくはLPCVD条件のもとでデポジットされた二酸化
シリコンであることが好ましい。前に述べた様に、ゲー
ト誘電体62がバイポーラ領域の上に残っていて、その上
に誘電体層70をデポジットすることが、追加の酸化物除
去工程を実施しなくてもよい様にするだけでなく、バイ
ポーラ領域のシリコン表面が、誘電体層70内に存在する
か、或いはそのデポジッションの間に存在するかも知れ
ない汚染物から保護される様にする為に好ましい。誘電
体層70（及びその下にあるゲート誘電体62）が、第１図
に示す様に、エミッタ電極72eと真性ベース領域69の間
の誘電体として作用する。従って、この様な構造では、
エミッタ・ベース間寄生静電容量を最小限に抑えると共
に、希望によって、そのすぐ上にエミッタ電極72eに対
する金属接点を配置する為の所要の被膜の完全さを持た
せる為に、誘電体層70を希望する厚さにデポジットすべ
きである。この実施例では、誘電体層70の厚さは50乃至
150nm程度である。
ら除去する。その結果が第2e図に示されており、打込ま
れた硼素69が最終的にバイポーラ・トランジスタ３の真
性ベース領域を形成する。その後、第2f図に示す様に、
誘電体層70を全体的にデポジットする。誘電体層70は任
意の普通の誘電体材料であってよいが、普通の方法でテ
トラエチル・オルトシリケート（TEOS）の分解により、
好ましくはLPCVD条件のもとでデポジットされた二酸化
シリコンであることが好ましい。前に述べた様に、ゲー
ト誘電体62がバイポーラ領域の上に残っていて、その上
に誘電体層70をデポジットすることが、追加の酸化物除
去工程を実施しなくてもよい様にするだけでなく、バイ
ポーラ領域のシリコン表面が、誘電体層70内に存在する
か、或いはそのデポジッションの間に存在するかも知れ
ない汚染物から保護される様にする為に好ましい。誘電
体層70（及びその下にあるゲート誘電体62）が、第１図
に示す様に、エミッタ電極72eと真性ベース領域69の間
の誘電体として作用する。従って、この様な構造では、
エミッタ・ベース間寄生静電容量を最小限に抑えると共
に、希望によって、そのすぐ上にエミッタ電極72eに対
する金属接点を配置する為の所要の被膜の完全さを持た
せる為に、誘電体層70を希望する厚さにデポジットすべ
きである。この実施例では、誘電体層70の厚さは50乃至
150nm程度である。
前に述べた様に、この発明の１つの利点は、誘電体層
70の厚さを、真性ベース69の深さの様な他のプロセス変
数とは独立に制御することができることである。周知の
様に、バイポーラ・トランジスタの性能の重要なパラメ
ータがベースの幅である。第１図に示す様な縦形バイポ
ーラ・トランジスタ３では、ベースの幅は真性ベースの
深さによって決定される。従って、第2f図の打込みドー
パント69の拡散（その結果真性ベース領域69ができる）
が、トランジスタ３のベース幅及びその性能を最適にす
る為に、十分制御されることが重要である。上に述べた
様に、デポジットされた誘電体層70は、熱酸化の場合に
比べて、比較的低い温度で使うことができる。例えば、
TEOSの分解による二酸化シリコンのLPCVDは、650乃至75
0℃の範囲内の温度で行なうことができる。この様な低
い温度は、この方法の後の１回のアニール工程で、打込
まれた硼素69を僅かしか拡散させず、真性ベース領域の
深さを制御することができる。誘電体層70のLPCVDの間
の打込まれたベース・ドーパントの拡散が僅かであるか
ら、温度の考慮の為に被膜の厚さを制限せずに、被膜の
強度並びに寄生静電容量を減少する目的にとって誘電体
層70の厚さを最適にすることができる。
70の厚さを、真性ベース69の深さの様な他のプロセス変
数とは独立に制御することができることである。周知の
様に、バイポーラ・トランジスタの性能の重要なパラメ
ータがベースの幅である。第１図に示す様な縦形バイポ
ーラ・トランジスタ３では、ベースの幅は真性ベースの
深さによって決定される。従って、第2f図の打込みドー
パント69の拡散（その結果真性ベース領域69ができる）
が、トランジスタ３のベース幅及びその性能を最適にす
る為に、十分制御されることが重要である。上に述べた
様に、デポジットされた誘電体層70は、熱酸化の場合に
比べて、比較的低い温度で使うことができる。例えば、
TEOSの分解による二酸化シリコンのLPCVDは、650乃至75
0℃の範囲内の温度で行なうことができる。この様な低
い温度は、この方法の後の１回のアニール工程で、打込
まれた硼素69を僅かしか拡散させず、真性ベース領域の
深さを制御することができる。誘電体層70のLPCVDの間
の打込まれたベース・ドーパントの拡散が僅かであるか
ら、温度の考慮の為に被膜の厚さを制限せずに、被膜の
強度並びに寄生静電容量を減少する目的にとって誘電体
層70の厚さを最適にすることができる。
ポリシリコン層68のエッチの前でも後でも、ゲート誘
電体62を形成した後に、真性ベースの打込みが実施され
ることを考えると、この発明ではベース幅の別の制御が
できる。この為、ゲート誘電体62を形成する為に普通使
われる熱酸化方法の間にはそのドーパントが存在しない
から、打込まれたベース・ドーパントの制御されない拡
散が更に少なくなる。更に、上に述べた何れの代案で
も、真性ベースの打込みは比較的薄いゲート誘電体62を
介して行なわれる。これは一般的に熱成長酸化物である
から、一般的に制御がよい。従って、この発明の方法
は、140nm程度の一層厚手の酸化物を介して真性ベース
に打込みをする従来の方法に比べて、この様な圧手の酸
化物層に於ける変動は、それを介して打込まれるドーパ
ントの輪郭に一層著しい影響を持つから、ベース幅の制
御が更によいことになる。
電体62を形成した後に、真性ベースの打込みが実施され
ることを考えると、この発明ではベース幅の別の制御が
できる。この為、ゲート誘電体62を形成する為に普通使
われる熱酸化方法の間にはそのドーパントが存在しない
から、打込まれたベース・ドーパントの制御されない拡
散が更に少なくなる。更に、上に述べた何れの代案で
も、真性ベースの打込みは比較的薄いゲート誘電体62を
介して行なわれる。これは一般的に熱成長酸化物である
から、一般的に制御がよい。従って、この発明の方法
は、140nm程度の一層厚手の酸化物を介して真性ベース
に打込みをする従来の方法に比べて、この様な圧手の酸
化物層に於ける変動は、それを介して打込まれるドーパ
ントの輪郭に一層著しい影響を持つから、ベース幅の制
御が更によいことになる。
次に第2g図について説明すると、誘電体層70の上に別
のフォトレジスト・マスク層73が存在することが示され
ている。マスク層73は写真製版によって露出し、その後
現像して、最終的なエミッタ電極72eが真性ベース領域6
9と重なるべき場所で、それが誘電体層70を保護する様
にする。開口71が限定され、ここにエミッタ領域が形成
されることに注意されたい。外因性ベース領域82が最終
的に形成される、真性ベース領域69上の場所74でも、誘
電体層70の一部分が保護され、この為、ゲート及びエミ
ッタ電極72を形成するのに使われるポリシリコン・エッ
チが、そこにある単結晶シリコンをエッチしない。
のフォトレジスト・マスク層73が存在することが示され
ている。マスク層73は写真製版によって露出し、その後
現像して、最終的なエミッタ電極72eが真性ベース領域6
9と重なるべき場所で、それが誘電体層70を保護する様
にする。開口71が限定され、ここにエミッタ領域が形成
されることに注意されたい。外因性ベース領域82が最終
的に形成される、真性ベース領域69上の場所74でも、誘
電体層70の一部分が保護され、この為、ゲート及びエミ
ッタ電極72を形成するのに使われるポリシリコン・エッ
チが、そこにある単結晶シリコンをエッチしない。
第2h図は、酸化物エッチを実施して、マスク層72によ
って保護されていない場所から誘電体層70を除去した
後、そしてマスク層72を除去した後の構造を示す。シリ
コンに比べて二酸化シリコンを選択的にエッチするエッ
チを使って、ポリシリコン層68及びｎ形領域20の残る部
分が、誘電体層70の除去によって実質的にエッチされな
い様にすることが好ましい。この様なエッチの普通の例
はプラズマ・エッチであり、CHF3,C2F6及びHeを動作種
目とする。第2h図に示す様に、エミッタ領域を形成する
場所71では、誘電体層70及びゲート誘電体62の両方が除
去されている。
って保護されていない場所から誘電体層70を除去した
後、そしてマスク層72を除去した後の構造を示す。シリ
コンに比べて二酸化シリコンを選択的にエッチするエッ
チを使って、ポリシリコン層68及びｎ形領域20の残る部
分が、誘電体層70の除去によって実質的にエッチされな
い様にすることが好ましい。この様なエッチの普通の例
はプラズマ・エッチであり、CHF3,C2F6及びHeを動作種
目とする。第2h図に示す様に、エミッタ領域を形成する
場所71では、誘電体層70及びゲート誘電体62の両方が除
去されている。
その後、好ましくはLPCVDにより、ポリシリコン層72
を全体的に100乃至300nm程度の厚さに形成し、第2i図に
示す構造にする。MOSトランジスタ5,7が形成されるモー
トの場所の上の様に、ポリシリコン層68がまだ残ってい
る場所では、２つのポリシリコン層68,72が実効的に一
層に合体する（以下層72と呼ぶ）。エミッタ接点の場所
71では、ポリシリコン層72がｎ形領域20と接触する。ポ
リシリコン層72のデポジッションの後、一面のｎ形打込
みを実施して、その中にドーパントを入れる。このドー
パントが拡散してバイポーラ・トランジスタ３にエミッ
タ領域80を形成すると共に、MOSトランジスタ5,7のゲー
ト電極72の導電度を高める。導電度の高いポリシリコン
・エミッタ電極を作りながら、浅いエミッタ接合を設け
る様な、ポリシリコン層72を打込む好ましい方法の一例
が、1989年２月３日の出願され、出願人に譲渡された係
属中の米国特許出願通し番号第306,439号に記載されて
いる。
を全体的に100乃至300nm程度の厚さに形成し、第2i図に
示す構造にする。MOSトランジスタ5,7が形成されるモー
トの場所の上の様に、ポリシリコン層68がまだ残ってい
る場所では、２つのポリシリコン層68,72が実効的に一
層に合体する（以下層72と呼ぶ）。エミッタ接点の場所
71では、ポリシリコン層72がｎ形領域20と接触する。ポ
リシリコン層72のデポジッションの後、一面のｎ形打込
みを実施して、その中にドーパントを入れる。このドー
パントが拡散してバイポーラ・トランジスタ３にエミッ
タ領域80を形成すると共に、MOSトランジスタ5,7のゲー
ト電極72の導電度を高める。導電度の高いポリシリコン
・エミッタ電極を作りながら、浅いエミッタ接合を設け
る様な、ポリシリコン層72を打込む好ましい方法の一例
が、1989年２月３日の出願され、出願人に譲渡された係
属中の米国特許出願通し番号第306,439号に記載されて
いる。
上に述べた一面のｎ形打込み方法により、全てのポリ
シリコン構造72が強くｎ形にドープされる。ポリシリコ
ン層72の或る部分をｎ形にドープしないことを希望する
場合、例えば、ｐチャンネル形MOSトランジスタ５のゲ
ート電極72pをｐ形にドープしたい場合、マスク層を設
け、層72の一部分をマスクして第2i図の打込みを行なう
ことがきることに注意されたい。
シリコン構造72が強くｎ形にドープされる。ポリシリコ
ン層72の或る部分をｎ形にドープしないことを希望する
場合、例えば、ｐチャンネル形MOSトランジスタ５のゲ
ート電極72pをｐ形にドープしたい場合、マスク層を設
け、層72の一部分をマスクして第2i図の打込みを行なう
ことがきることに注意されたい。
その後、この構造の上にマスク層（図面に示してな
い）を形成して、MOSトランジスタ5,7のゲート電極、並
びにバイポーラ・トランジスタ３のエミッタ電極の形状
を限定する。その後、ポリシリコン層68のエッチングに
ついて上に述べたのと同様に、ポリシリコン・エッチを
実施する。その結果得られる構造が第2j図に示されてお
り、エミッタ電極72e及びゲート電極72p,72nが所望の場
所に形成されている。ポリシリコン層68のフィラメント
が、第2j図ではフィラメント72fとして示されている
が、これがポリシリコン・エッチの後に残ることがあ
る。使うエッチが実質的に異方性である場合、特にそう
である。後で説明するが、フィラメント72fは電気的に
無害になる様に不活性化することができることに注意さ
れたい。この代わりに、希望によっては、フィラメント
72fを除去する為に、短かい等方性ポリシリコン・エッ
チ、例えば普通の湿式ポリシリコン・エッチを行なうこ
とができる。
い）を形成して、MOSトランジスタ5,7のゲート電極、並
びにバイポーラ・トランジスタ３のエミッタ電極の形状
を限定する。その後、ポリシリコン層68のエッチングに
ついて上に述べたのと同様に、ポリシリコン・エッチを
実施する。その結果得られる構造が第2j図に示されてお
り、エミッタ電極72e及びゲート電極72p,72nが所望の場
所に形成されている。ポリシリコン層68のフィラメント
が、第2j図ではフィラメント72fとして示されている
が、これがポリシリコン・エッチの後に残ることがあ
る。使うエッチが実質的に異方性である場合、特にそう
である。後で説明するが、フィラメント72fは電気的に
無害になる様に不活性化することができることに注意さ
れたい。この代わりに、希望によっては、フィラメント
72fを除去する為に、短かい等方性ポリシリコン・エッ
チ、例えば普通の湿式ポリシリコン・エッチを行なうこ
とができる。
前に説明して述べた様に、側壁フィラメント68は、二
酸化シリコンであることが好ましいが、二酸化シリコン
のデポジッションの後、異方性酸化物エッチによって形
成することが好ましい。この実施例では、側壁フィラメ
ント78を形成するのに使われる異方性酸化物エッチが、
バイポーラ・モート領域にある場所74から、誘電体層70
及びゲート誘電体62をも除去する。この為、このエッチ
の後、場所74にある真性ベース領域69の表面が露出し、
この為、イオン打込み及び拡散により、そこに外因性ベ
ース領域82を形成することができる。ｎ形ソース／ドレ
イン領域86を形成する為、並びにｐ形ソース／ドレイン
領域84と外因性ベース領域82を形成する為のイオン打込
みは、普通の様に行なうことができ、その後高温アニー
ルを行なって、単結晶シリコンに打込まれたドーパント
及びエミッタ電極72eに打込まれたドーパントを所望の
深さまで拡散させる。この結果得られたトランジスタが
第１図及び第３図に示されており、その構造は前にこれ
らの図面について説明した。
酸化シリコンであることが好ましいが、二酸化シリコン
のデポジッションの後、異方性酸化物エッチによって形
成することが好ましい。この実施例では、側壁フィラメ
ント78を形成するのに使われる異方性酸化物エッチが、
バイポーラ・モート領域にある場所74から、誘電体層70
及びゲート誘電体62をも除去する。この為、このエッチ
の後、場所74にある真性ベース領域69の表面が露出し、
この為、イオン打込み及び拡散により、そこに外因性ベ
ース領域82を形成することができる。ｎ形ソース／ドレ
イン領域86を形成する為、並びにｐ形ソース／ドレイン
領域84と外因性ベース領域82を形成する為のイオン打込
みは、普通の様に行なうことができ、その後高温アニー
ルを行なって、単結晶シリコンに打込まれたドーパント
及びエミッタ電極72eに打込まれたドーパントを所望の
深さまで拡散させる。この結果得られたトランジスタが
第１図及び第３図に示されており、その構造は前にこれ
らの図面について説明した。
次に第４図ついて、エミッタ電極72eを形成する別の
方法を説明する。真性ベース領域69の上を除いた全ての
場所で誘電体層70を除去した後、プロセスの内、第2h図
で示す時点で、誘電体層70を通るエミッタ開口71の寸法
を狭めることが望ましいことがある。これは、最終的な
エミッタ領域80の寸法を、普通の写真製版及びエッチ方
法によって形成した場合より、特に比較的厚手（100n
m）の誘電体層70をエッチしてエミッタ開口71を形成す
る場合に得られるよりも小さくしたい場合、特にそうで
ある。この様な一層小さいエミッタ開口（並びに外因性
ベース領域82）を形成する為に、バイポーラ・トランジ
スタ３の残っている誘電体層70の側面上に側壁誘電体フ
ィラメント90を形成することができる。フィラメント90
の形成は、普通の側壁フィラメント方式で行なう。即
ち、二酸化シリコンの様な材料をデポジットした後、そ
の異方性エッチングを行なう。第４図は、製造方法のこ
の時点で構造に形成されたフィラメント90を示す。この
為、エミッタ開口71′の幅は、普通の写真製版処理によ
ってできるものよりも小さくすることができる。
方法を説明する。真性ベース領域69の上を除いた全ての
場所で誘電体層70を除去した後、プロセスの内、第2h図
で示す時点で、誘電体層70を通るエミッタ開口71の寸法
を狭めることが望ましいことがある。これは、最終的な
エミッタ領域80の寸法を、普通の写真製版及びエッチ方
法によって形成した場合より、特に比較的厚手（100n
m）の誘電体層70をエッチしてエミッタ開口71を形成す
る場合に得られるよりも小さくしたい場合、特にそうで
ある。この様な一層小さいエミッタ開口（並びに外因性
ベース領域82）を形成する為に、バイポーラ・トランジ
スタ３の残っている誘電体層70の側面上に側壁誘電体フ
ィラメント90を形成することができる。フィラメント90
の形成は、普通の側壁フィラメント方式で行なう。即
ち、二酸化シリコンの様な材料をデポジットした後、そ
の異方性エッチングを行なう。第４図は、製造方法のこ
の時点で構造に形成されたフィラメント90を示す。この
為、エミッタ開口71′の幅は、普通の写真製版処理によ
ってできるものよりも小さくすることができる。
側壁フィラメント90を形成した後、この別の実施例の
製造方法は、前に述べたのと同じ様にして完了する。こ
の結果得られるトランジスタ３′が、第５図に断面図で
示されているが、第１図のトランジスタ３に比べて、エ
ミッタ領域80及び外因性ベース領域82が一層小さい。従
って、この別の実施例は、特に第１図の構造の寸法を縮
尺する時に用いられる。この様に倍率を変更することが
できることが、半導体処理の分野で広く望まれているこ
とである。
製造方法は、前に述べたのと同じ様にして完了する。こ
の結果得られるトランジスタ３′が、第５図に断面図で
示されているが、第１図のトランジスタ３に比べて、エ
ミッタ領域80及び外因性ベース領域82が一層小さい。従
って、この別の実施例は、特に第１図の構造の寸法を縮
尺する時に用いられる。この様に倍率を変更することが
できることが、半導体処理の分野で広く望まれているこ
とである。
これまで説明した方法が完了した後、普通の方法で、
そして前に引用した米国特許出願通し番号第366,224号
に記載されている様にして、第１図及び第５図の能動領
域に対して接点をつける為の相互接続メタライズ部分を
形成する。次に、個別の回路を基板20の部分から分離
し、ワイヤ・ボンディング、直接盛上げ接続等の周知の
方法により、それに対して外部接続を施こす。この後、
個別の回路を20インライン・パッケージ、チップ支持体
又は他の形式のパッケージにパッケージすることができ
る。この様なパッケージの一例が、1985年１月22日に付
与され、出願人に譲渡された米国特許第4,495,376号に
記載されている。
そして前に引用した米国特許出願通し番号第366,224号
に記載されている様にして、第１図及び第５図の能動領
域に対して接点をつける為の相互接続メタライズ部分を
形成する。次に、個別の回路を基板20の部分から分離
し、ワイヤ・ボンディング、直接盛上げ接続等の周知の
方法により、それに対して外部接続を施こす。この後、
個別の回路を20インライン・パッケージ、チップ支持体
又は他の形式のパッケージにパッケージすることができ
る。この様なパッケージの一例が、1985年１月22日に付
与され、出願人に譲渡された米国特許第4,495,376号に
記載されている。
この発明を好ましい実施例について詳しく説明した
が、この説明が例に過ぎず、この発明を制約するものと
解してならないことは云うまでもない。更に、以上の説
明から、当業者であれば、この発明の実施例の細部に種
々の変更が考えられようし、この発明のこの他の実施例
も容易に考えられよう。この様な変更及び別の実施例
も、特許請求の範囲によって定められたこの発明の範囲
内に含まれることを承知されたい。
が、この説明が例に過ぎず、この発明を制約するものと
解してならないことは云うまでもない。更に、以上の説
明から、当業者であれば、この発明の実施例の細部に種
々の変更が考えられようし、この発明のこの他の実施例
も容易に考えられよう。この様な変更及び別の実施例
も、特許請求の範囲によって定められたこの発明の範囲
内に含まれることを承知されたい。
以上の説明に関連にして更に下記の項を開示する。
（１）集積回路を製造する方法に於いて、本体の半導体
表面に隔離構造を形成し、害隔離構造は何れも第１の導
電型のバイポーラ領域及び第１のMOS領域、及び第２の
導電型を持つ第２のMOS領域を限定し、その上に、前記
第１及び第２のMOS領域から絶縁して第１の導電層を形
成し、前記バイポーラ領域に前記第２の導電型を持つベ
ース・ドーパントを導入し、前記バイポーラ領域から前
記第１の導電層を除去し、その上に誘電体層を形成し、
該誘電体層は前記MOS領域で前記第１の導電層に重なる
と共に前記バイポーラ領域に重なっており、前記誘電体
層の選ばれた一部分を除去して前記バイポーラ領域の一
部分を露出すると共に、前記MOS領域にある前記第１の
導電層を露出し、その上に第２の導電層を形成し、該第
２の導電層は前記バイポーラ領域に接触すると共に、前
記MOS領域にある第１の導電層と接触しており、前記第
２の導電層が前記バイポーラ領域と接触する場所にエミ
ッタ領域を形成し、前記バイポーラ領域にある前記第２
の導電層の選ばれた部分を除去してエミッタ電極を限定
すると共に、前記MOS領域にある前記第１及び第２導電
層の選ばれた部分を除去してゲート電極を限定する工程
を含む方法。
表面に隔離構造を形成し、害隔離構造は何れも第１の導
電型のバイポーラ領域及び第１のMOS領域、及び第２の
導電型を持つ第２のMOS領域を限定し、その上に、前記
第１及び第２のMOS領域から絶縁して第１の導電層を形
成し、前記バイポーラ領域に前記第２の導電型を持つベ
ース・ドーパントを導入し、前記バイポーラ領域から前
記第１の導電層を除去し、その上に誘電体層を形成し、
該誘電体層は前記MOS領域で前記第１の導電層に重なる
と共に前記バイポーラ領域に重なっており、前記誘電体
層の選ばれた一部分を除去して前記バイポーラ領域の一
部分を露出すると共に、前記MOS領域にある前記第１の
導電層を露出し、その上に第２の導電層を形成し、該第
２の導電層は前記バイポーラ領域に接触すると共に、前
記MOS領域にある第１の導電層と接触しており、前記第
２の導電層が前記バイポーラ領域と接触する場所にエミ
ッタ領域を形成し、前記バイポーラ領域にある前記第２
の導電層の選ばれた部分を除去してエミッタ電極を限定
すると共に、前記MOS領域にある前記第１及び第２導電
層の選ばれた部分を除去してゲート電極を限定する工程
を含む方法。
（２）（１）項に記載した方法に於いて、ベース・ドー
パントを導入する工程が、バイポーラ領域から第１の導
電層を除去する工程の後に実施される方法。
パントを導入する工程が、バイポーラ領域から第１の導
電層を除去する工程の後に実施される方法。
（３）（１）項に記載した方法に於いて、ベース・ドー
パントを導入する工程が、バイポーラ領域から第１の導
電層を除去する工程の前に実施される方法。
パントを導入する工程が、バイポーラ領域から第１の導
電層を除去する工程の前に実施される方法。
（４）（１）項に記載した方法に於いて、第２の導電層
が単結晶でないシリコンで構成される方法。
が単結晶でないシリコンで構成される方法。
（５）（４）項に記載した方法に於いて、エミッタ領域
を形成する工程が、第１の導電型を持つドーパントを第
２の導電層に導入し、第１の導電型のドーパントがバイ
ポーラ領域に拡散する様に構造を加熱することを含む方
法。
を形成する工程が、第１の導電型を持つドーパントを第
２の導電層に導入し、第１の導電型のドーパントがバイ
ポーラ領域に拡散する様に構造を加熱することを含む方
法。
（６）（１）項に記載した方法に於いて、誘電体層が二
酸化シリコンで構成される方法。
酸化シリコンで構成される方法。
（７）（６）項に記載した方法に於いて、誘電体層を形
成する工程が、二酸化シリコンをデポジットすることを
含む方法。
成する工程が、二酸化シリコンをデポジットすることを
含む方法。
（８）（７）項に記載した方法に於いて、二酸化シリコ
ンをデポジットする工程が、TEOSの分解による低圧化学
反応気相成長である方法。
ンをデポジットする工程が、TEOSの分解による低圧化学
反応気相成長である方法。
（９）（１）項に記載した方法に於いて、バイポーラ領
域の下にある第１の導電型を持つサブコレクタ領域を形
成することを含む方法。
域の下にある第１の導電型を持つサブコレクタ領域を形
成することを含む方法。
（10）（１）項に記載した方法に於いて、エミッタ領域
及びゲート電極の側面に隣接して側壁誘電体フィラメン
トを形成し、エミッタ電極に隣接する側壁フィラメント
と整合した場所で、バイポーラ領域に第２の導電型を持
つドーパントを導入して、外因性ベース領域を形成する
工程を含む方法。
及びゲート電極の側面に隣接して側壁誘電体フィラメン
トを形成し、エミッタ電極に隣接する側壁フィラメント
と整合した場所で、バイポーラ領域に第２の導電型を持
つドーパントを導入して、外因性ベース領域を形成する
工程を含む方法。
（11）（10）項に記載した方法に於いて、第２の導電型
のドーパントを導入する工程が、その上に配置されたゲ
ート電極に隣接する側壁フィラメントと整合した場所
で、第１のMOS領域にも第２の導電型を持つドーパント
を導入して、第１のMOS領域にソース／ドレイン領域を
形成する方法。
のドーパントを導入する工程が、その上に配置されたゲ
ート電極に隣接する側壁フィラメントと整合した場所
で、第１のMOS領域にも第２の導電型を持つドーパント
を導入して、第１のMOS領域にソース／ドレイン領域を
形成する方法。
（12）（１）項に記載した方法に於いて、選ばれた部分
を除去する工程の後、誘電体層の側面に隣接して側壁誘
電体フィラメントを形成して、エミッタ電極からバイポ
ーラ領域に対して作られる接点の面積が、側壁誘電体フ
ィラメントの面積だけ減少する方法。
を除去する工程の後、誘電体層の側面に隣接して側壁誘
電体フィラメントを形成して、エミッタ電極からバイポ
ーラ領域に対して作られる接点の面積が、側壁誘電体フ
ィラメントの面積だけ減少する方法。
（13）（12）項に記載した方法に於いて、エミッタ領域
を形成する工程が、第１の導電型を持つドーパントを第
２の導電層に導入し、第１の導電型を持つドーパントが
バイポーラ領域に拡散する様に構造を加熱することを含
む方法。
を形成する工程が、第１の導電型を持つドーパントを第
２の導電層に導入し、第１の導電型を持つドーパントが
バイポーラ領域に拡散する様に構造を加熱することを含
む方法。
（14）本体の半導体表面にある集積回路構造に於いて、
バイポーラ・トランジスタと、絶縁ゲート電界効果トラ
ンジスタと、前記バイポーラ・トランジスタ及び前記絶
縁ゲート電界効果トランジスタの間で前記表面に配置さ
れた隔離構造とを有し、前記バイポーラトランジスタ
は、第１の導電型を持つコレクタ領域、該コレクタ領域
内で前記表面に配置された第２の導電型を持つ真性ベー
ス領域、該真性ベース領域内で前記表面に配置された前
記第１の導電型を持つエミッタ領域、前記真性ベース領
域に重なっていて、それを介して前記エミッタ領域に対
する接点を持つデポジットされた誘電体層、及び該誘電
体層の上に配置されていて、前記接点を介して前記エミ
ッタ領域と接触するエミッタ電極で構成されており、前
記絶縁ゲート電界効果トランジスタは、前記第１の導電
型を持つと共に、前記コレクタ領域と同じ不純物濃度を
有する井戸領域、該井戸領域の一部分の上に配置されて
いて、前記バイポーラ・トランジスタの誘電体層より実
質的に薄い厚さを持つ熱二酸化シリコンで構成されたゲ
ート誘電体、前記井戸領域の上に配置されていて、前記
ゲート誘電体によってそれから絶縁されたゲート電極、
及び前記井戸領域内で前記ゲート電極に隣接して前記表
面に配置された前記第２の導電型を持つソース／ドレイ
ン領域で構成されている集積回路構造。
バイポーラ・トランジスタと、絶縁ゲート電界効果トラ
ンジスタと、前記バイポーラ・トランジスタ及び前記絶
縁ゲート電界効果トランジスタの間で前記表面に配置さ
れた隔離構造とを有し、前記バイポーラトランジスタ
は、第１の導電型を持つコレクタ領域、該コレクタ領域
内で前記表面に配置された第２の導電型を持つ真性ベー
ス領域、該真性ベース領域内で前記表面に配置された前
記第１の導電型を持つエミッタ領域、前記真性ベース領
域に重なっていて、それを介して前記エミッタ領域に対
する接点を持つデポジットされた誘電体層、及び該誘電
体層の上に配置されていて、前記接点を介して前記エミ
ッタ領域と接触するエミッタ電極で構成されており、前
記絶縁ゲート電界効果トランジスタは、前記第１の導電
型を持つと共に、前記コレクタ領域と同じ不純物濃度を
有する井戸領域、該井戸領域の一部分の上に配置されて
いて、前記バイポーラ・トランジスタの誘電体層より実
質的に薄い厚さを持つ熱二酸化シリコンで構成されたゲ
ート誘電体、前記井戸領域の上に配置されていて、前記
ゲート誘電体によってそれから絶縁されたゲート電極、
及び前記井戸領域内で前記ゲート電極に隣接して前記表
面に配置された前記第２の導電型を持つソース／ドレイ
ン領域で構成されている集積回路構造。
（15）（14）項に記載した集積回路構造に於いて、バイ
ポーラ・トランジスタのエミッタ電極及び誘電体層の側
面に隣接して、並びに絶縁ゲート電界効果トランジスタ
のゲート電極の側面に隣接して配置された側壁誘電体フ
ィラメントを有する集積回路構造。
ポーラ・トランジスタのエミッタ電極及び誘電体層の側
面に隣接して、並びに絶縁ゲート電界効果トランジスタ
のゲート電極の側面に隣接して配置された側壁誘電体フ
ィラメントを有する集積回路構造。
（16）（15）項に記載した集積回路構造に於いて、エミ
ッタ電極及びゲート電極が多結晶シリコンで構成される
集積回路構造。
ッタ電極及びゲート電極が多結晶シリコンで構成される
集積回路構造。
（17）（16）項に記載した集積回路構造に於いて、エミ
ッタ電極の下の場所で、誘電体層の下に配置された多結
晶シリコンのフィラメントを有し、該フィラメントの側
面が側壁誘電体フィラメントの内の１つによって密封さ
れている集積回路構造。
ッタ電極の下の場所で、誘電体層の下に配置された多結
晶シリコンのフィラメントを有し、該フィラメントの側
面が側壁誘電体フィラメントの内の１つによって密封さ
れている集積回路構造。
（18）（14）項に記載した集積回路構造に於いて、バイ
ポーラ・トランジスタにある第２の導電型を持つ外因性
ベース領域を有し、該外因性ベース領域は、前記エミッ
タ電極及びそれに隣接する側壁誘電体フィラメントと整
合した場所で前記表面に配置されている集積回路構造。
ポーラ・トランジスタにある第２の導電型を持つ外因性
ベース領域を有し、該外因性ベース領域は、前記エミッ
タ電極及びそれに隣接する側壁誘電体フィラメントと整
合した場所で前記表面に配置されている集積回路構造。
（19）（14）項に記載した集積回路構造に於いて、外因
性ベース領域の不純物濃度が絶縁ゲート電界効果トラン
ジスタのソース／ドレイン領域の不純物濃度と略同じで
ある集積回路構造。
性ベース領域の不純物濃度が絶縁ゲート電界効果トラン
ジスタのソース／ドレイン領域の不純物濃度と略同じで
ある集積回路構造。
（20）（14）項に記載した集積回路構造に於いて、前記
接点にあるデポジットされた誘電体層に隣接して配置さ
れた側壁誘電体フィラメントを有し、エミッタ電極は、
該接点にある側壁誘電体フィラメントの間の場所でバイ
ポーラ領域と接触している集積回路構造。
接点にあるデポジットされた誘電体層に隣接して配置さ
れた側壁誘電体フィラメントを有し、エミッタ電極は、
該接点にある側壁誘電体フィラメントの間の場所でバイ
ポーラ領域と接触している集積回路構造。
（21）BiCMOS構造及びその製法を説明した。エミッタ電
極（72e）及びベース領域（69）の間の誘電体層（70）
が、デポジットされた誘電体で形成される。バイポーラ
（３）及びMOS（5,7）のモート領域を限定した後、その
上にポリシリコン層（68）をデポジットし、バイポーラ
領域（３）から除去する。ベースの打込みは、ポリシリ
コン層（68）のエッチの前又は後に行なう。その上にTE
OS酸化物層（70）を形成し、バイポーラ領域の一部分に
残る様にエッチする。エミッタ接点（72e）がそれを通
り抜け、バイポーラ領域の一部分が露出し、そこに外因
性ベース（82）が形成される。この発明の別の実施例
は、その中に側壁酸化物フィラメント（90）を形成する
ことにより、エミッタ接点（72e）の倍率を変えること
を含む。第２のポリシリコン層をその上に形成して、エ
ミッタ電極（72e）を形成すると共に、第１の層と合体
させて、MOSトランジスタのゲートを形成する。その
後、ポリシリコンのパターンぎめとエッチングを行な
い、それに続いて側壁フィラメントを形成し、ソース／
ドレインのドープを行なうことにより、構造を完成す
る。
極（72e）及びベース領域（69）の間の誘電体層（70）
が、デポジットされた誘電体で形成される。バイポーラ
（３）及びMOS（5,7）のモート領域を限定した後、その
上にポリシリコン層（68）をデポジットし、バイポーラ
領域（３）から除去する。ベースの打込みは、ポリシリ
コン層（68）のエッチの前又は後に行なう。その上にTE
OS酸化物層（70）を形成し、バイポーラ領域の一部分に
残る様にエッチする。エミッタ接点（72e）がそれを通
り抜け、バイポーラ領域の一部分が露出し、そこに外因
性ベース（82）が形成される。この発明の別の実施例
は、その中に側壁酸化物フィラメント（90）を形成する
ことにより、エミッタ接点（72e）の倍率を変えること
を含む。第２のポリシリコン層をその上に形成して、エ
ミッタ電極（72e）を形成すると共に、第１の層と合体
させて、MOSトランジスタのゲートを形成する。その
後、ポリシリコンのパターンぎめとエッチングを行な
い、それに続いて側壁フィラメントを形成し、ソース／
ドレインのドープを行なうことにより、構造を完成す
る。
第１図はこの発明の第１の好ましい実施例によるBiCMOS
半導体構造の断面図、第2a図乃至第2j図は第１図のBiCM
OS半導体構造の断面図で、種々の製造段階を示す図。第
３図は第１図のBiCMOS半導体構造の平面図、第４図はこ
の発明の別の実施例によるBiCMOS構造の特定の製造段階
に於ける断面図、第５図は更に後の製造段階に於ける第
４図の実施例のBiCMOS構造の断面図である。 主な符号の説明 2:基板 3:バイポーラ領域 5,7:MOS領域 32:フィールド酸化物 62:ゲート誘電体 68:ポリシリコン層 69:真性ベース領域 70:誘電体層 72e:エミッタ電極 72p,72n:ゲート電極
半導体構造の断面図、第2a図乃至第2j図は第１図のBiCM
OS半導体構造の断面図で、種々の製造段階を示す図。第
３図は第１図のBiCMOS半導体構造の平面図、第４図はこ
の発明の別の実施例によるBiCMOS構造の特定の製造段階
に於ける断面図、第５図は更に後の製造段階に於ける第
４図の実施例のBiCMOS構造の断面図である。 主な符号の説明 2:基板 3:バイポーラ領域 5,7:MOS領域 32:フィールド酸化物 62:ゲート誘電体 68:ポリシリコン層 69:真性ベース領域 70:誘電体層 72e:エミッタ電極 72p,72n:ゲート電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−131563（ＪＰ，Ａ) 特開 昭63−301556（ＪＰ，Ａ) 特開 昭63−200568（ＪＰ，Ａ) 特開 昭62−155553（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 21/8249 H01L 29/73 H01L 21/331
Claims (2)
- 【請求項１】集積回路を製造する方法において、 基板上のゲート誘電体層上にゲート材料を蒸着し、 バイポーラ・トランジスタ領域から前記ゲート材料を除
去し、 前記バイポーラ・トランジスタ領域と前記ゲート材料上
に第２の誘電体材料を蒸着し、 前記バイポーラ・トランジスタ領域上の前記第２の誘電
体材料に、エミッタ電極のための開口部を形成し、 エミッタ電極材料を蒸着し、 電界効果トランジスタ領域上のゲート電極と、前記開口
部内及び前記第２の誘電体材料上にまで延在するエミッ
ター電極とを、同時に形成する工程を含む方法。 - 【請求項２】BiCMOS集積回路であって、 電界効果トランジスタ領域上のゲート誘電体層の部分上
のゲートと、 前記ゲートの側壁上の側壁誘電体と、 バイポーラ・トランジスタ領域上のゲート誘電体層の部
分上の第２の誘電体材料と、 前記バイポーラ・トランジスタ領域内のエミッター上の
前記第２の誘電体材料内の開口部と、 前記開口部の側壁上の側壁誘電体と、 前記第２誘電体上および前記開口部にまで延在し前記エ
ミッターに接触するエミッター電極と、 前記エミッター電極の側壁上の側壁誘電体とを有するBi
CMOS集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US38396089A | 1989-07-21 | 1989-07-21 | |
| US383960 | 1989-07-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03148862A JPH03148862A (ja) | 1991-06-25 |
| JP3247106B2 true JP3247106B2 (ja) | 2002-01-15 |
Family
ID=23515479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19093290A Expired - Fee Related JP3247106B2 (ja) | 1989-07-21 | 1990-07-20 | 集積回路の製法と集積回路構造 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0409041B1 (ja) |
| JP (1) | JP3247106B2 (ja) |
| DE (1) | DE69022906T2 (ja) |
| TW (1) | TW199938B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930008018B1 (ko) * | 1991-06-27 | 1993-08-25 | 삼성전자 주식회사 | 바이씨모스장치 및 그 제조방법 |
| EP1128422A1 (de) * | 2000-02-22 | 2001-08-29 | Infineon Technologies AG | Verfahren zur Herstellung eines bipolaren Transistors im BiCMOS-Prozess |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4734382A (en) * | 1987-02-20 | 1988-03-29 | Fairchild Semiconductor Corporation | BiCMOS process having narrow bipolar emitter and implanted aluminum isolation |
| DE3855252T2 (de) * | 1987-12-07 | 1996-08-14 | Texas Instruments Inc., Dallas, Tex. | Verfahren zum Herstellen eines Twin-well-BICMOS-Transistors |
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