JPH01194335A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01194335A JPH01194335A JP1721388A JP1721388A JPH01194335A JP H01194335 A JPH01194335 A JP H01194335A JP 1721388 A JP1721388 A JP 1721388A JP 1721388 A JP1721388 A JP 1721388A JP H01194335 A JPH01194335 A JP H01194335A
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Landscapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置に係り、特に多結晶シリコン材料を
半導体素子の配線に用いた半導体装置に関する。
半導体素子の配線に用いた半導体装置に関する。
（従来の技南ン
ＭＯＳ （絶縁ｆｆ−）ｆｆｉ、）素子やバイポーラ素
子などの半導体素子の配線として多結晶シリコン材料が
用いられることが多く、これによって各種のセル７アラ
イン構造が可能となり、素子の烏集積化、゛高密度化の
実現に大きく寄与している。たとえば第４図に示すよう
な従来のＭＯＳ）ランジスタにおいて、ダート電極配＃
！４３として多結晶シリコン材料が用いられている。こ
こで、４０はシリコン基板、４ノはフィールド酸化膜、
４２はシリコン酸化膜（ダート絶縁膜）、４４はソース
拡散層領域、４５はドレイン拡散層領域、４６は絶縁膜
、４７はアルミニウム・シリコン配線である。
子などの半導体素子の配線として多結晶シリコン材料が
用いられることが多く、これによって各種のセル７アラ
イン構造が可能となり、素子の烏集積化、゛高密度化の
実現に大きく寄与している。たとえば第４図に示すよう
な従来のＭＯＳ）ランジスタにおいて、ダート電極配＃
！４３として多結晶シリコン材料が用いられている。こ
こで、４０はシリコン基板、４ノはフィールド酸化膜、
４２はシリコン酸化膜（ダート絶縁膜）、４４はソース
拡散層領域、４５はドレイン拡散層領域、４６は絶縁膜
、４７はアルミニウム・シリコン配線である。
ところで、素子の微細化によシグートＭ！３縁膜４２が
薄膜化されるので、ダート電極配線用の多結晶シリコン
膜の堆積後のグロセスで熱工程を経過すると、多結晶シ
リコン材料にドーグされている不純物（たとえばｐ 、
Ａｓ 、 Ｂなど）が前記ｙ−トｉ縁膜４２に拡散し
てシリコン酸化ｍ負を劣化させてしまい、トランジスタ
特性や信頼性の低下とか不良の発生をまねいてしまうと
いう問題がある。
薄膜化されるので、ダート電極配線用の多結晶シリコン
膜の堆積後のグロセスで熱工程を経過すると、多結晶シ
リコン材料にドーグされている不純物（たとえばｐ 、
Ａｓ 、 Ｂなど）が前記ｙ−トｉ縁膜４２に拡散し
てシリコン酸化ｍ負を劣化させてしまい、トランジスタ
特性や信頼性の低下とか不良の発生をまねいてしまうと
いう問題がある。
（発明が解決しようとする課題）
本発明は、上記したように電極配線用の多結晶シリコン
材料中の不純物が外部に拡散して千尋体系子の信頼性の
低下をまねくという間亀点を解決すべくなされたもので
、上記多結晶シリコン材料から下層あるいｒｒｉ周囲へ
の不純物の拡散を防止し得る半導体装置を提供すること
を目的とする。
材料中の不純物が外部に拡散して千尋体系子の信頼性の
低下をまねくという間亀点を解決すべくなされたもので
、上記多結晶シリコン材料から下層あるいｒｒｉ周囲へ
の不純物の拡散を防止し得る半導体装置を提供すること
を目的とする。
［発明の構成コ
（課題を解決するための手段）
本発明の半尋体装ｒｉｔは、半導体素子の配線用の多結
晶シリコン材料と下層の絶縁膜あるいは周囲の絶縁膜と
の間に、上記多結晶シリコン材料に含まれる不純物の拡
散を防止する障壁用尋を腺を設けてなることｆｔ特徴と
する。
晶シリコン材料と下層の絶縁膜あるいは周囲の絶縁膜と
の間に、上記多結晶シリコン材料に含まれる不純物の拡
散を防止する障壁用尋を腺を設けてなることｆｔ特徴と
する。
（作用）
上記多結晶シリコン材料の下部あるいは周囲が不純物拡
散の陣壁となる膜で覆われているので、半導体素子製造
プロセスの熱工程を経ても上記多結晶シリコン材料中に
含まれている不純物が下層あるいは周囲に拡散すること
がなく、半導体素子の・特性や信頼性の低下を防ぐこと
が可能になる・（実施例） 以下、図面を多照して本発明の一実施例を詳細に説明す
る◎ 第１図（、）乃至（ｄ）はＭＯ８型ＬＳＩにおけるＭＱ
Ｓ ）ランジスタの製造工程を示している。即ち、先ず
第１図（ａ）に示すように、半導体基板（たとえばＰ型
シリコン基板）Ｊ上に熱酸化法を用いて遇択的にフィー
ルド酸化膜２を形成する。次に、ダート絶縁膜となるシ
リコン酸化ｔｓ３ｔ−熱酸化法によシ基板上全面に形成
する。次に、耐不利物拡散性の尋寛換となる例えばチタ
ンカーバイド族４を、たとえば反応性ス・ぐツタ法によ
り基板上全面に５００又の厚さとなるように堆積形成す
る。欠に、ケ・−計電極配線用多結晶シリコン材料を基
板上全面に堆積する。次に、ｐｏｃｔ、拡散法により上
記多結晶シリコン材料中にＮ型不純物をドーグする。次
いで、周知のＰＥＰ法（フォトエツチング法）、ＰＩＥ
法（反応性イオンエツチング法）を用いて多結晶シリコ
ン材料およびチタンカーバイド族４のパターニングを行
い、第１囚（ｂ）に示すようにゲート電極パターン５お
よびチタンカーバイド族４′を自己螢合的に形成する。
散の陣壁となる膜で覆われているので、半導体素子製造
プロセスの熱工程を経ても上記多結晶シリコン材料中に
含まれている不純物が下層あるいは周囲に拡散すること
がなく、半導体素子の・特性や信頼性の低下を防ぐこと
が可能になる・（実施例） 以下、図面を多照して本発明の一実施例を詳細に説明す
る◎ 第１図（、）乃至（ｄ）はＭＯ８型ＬＳＩにおけるＭＱ
Ｓ ）ランジスタの製造工程を示している。即ち、先ず
第１図（ａ）に示すように、半導体基板（たとえばＰ型
シリコン基板）Ｊ上に熱酸化法を用いて遇択的にフィー
ルド酸化膜２を形成する。次に、ダート絶縁膜となるシ
リコン酸化ｔｓ３ｔ−熱酸化法によシ基板上全面に形成
する。次に、耐不利物拡散性の尋寛換となる例えばチタ
ンカーバイド族４を、たとえば反応性ス・ぐツタ法によ
り基板上全面に５００又の厚さとなるように堆積形成す
る。欠に、ケ・−計電極配線用多結晶シリコン材料を基
板上全面に堆積する。次に、ｐｏｃｔ、拡散法により上
記多結晶シリコン材料中にＮ型不純物をドーグする。次
いで、周知のＰＥＰ法（フォトエツチング法）、ＰＩＥ
法（反応性イオンエツチング法）を用いて多結晶シリコ
ン材料およびチタンカーバイド族４のパターニングを行
い、第１囚（ｂ）に示すようにゲート電極パターン５お
よびチタンカーバイド族４′を自己螢合的に形成する。
なお、このときゲート′＃を極／臂ターン５に連なる多
結晶シリコン材料からなる配線ツクターン（図示せず）
およびその下層のチタンカーバイド膜／４’ターン（図
示せず）も同時に形成する。次に、上記ゲート電極ｉ４
ターン５をマスクとするイオン注入、その後のアニール
処理によシ第１図（Ｃ）に示すようにソース拡散層領域
６、ドレイン拡散層領域７を形成する。次に、第１図（
ｄ）に示すように、基板上全面にＰＳＧ層（リン・シリ
ケート・ガラスノー）８を形成し、さらに周知の方法に
より上記ＰＳＧ層８にコンタクトホールを開孔し、基板
上全面に金属配線膜（たとえばアルミニウム・シリコン
配線）を形成し、その・９ターニングを行って゛金属配
線９を形成する。
結晶シリコン材料からなる配線ツクターン（図示せず）
およびその下層のチタンカーバイド膜／４’ターン（図
示せず）も同時に形成する。次に、上記ゲート電極ｉ４
ターン５をマスクとするイオン注入、その後のアニール
処理によシ第１図（Ｃ）に示すようにソース拡散層領域
６、ドレイン拡散層領域７を形成する。次に、第１図（
ｄ）に示すように、基板上全面にＰＳＧ層（リン・シリ
ケート・ガラスノー）８を形成し、さらに周知の方法に
より上記ＰＳＧ層８にコンタクトホールを開孔し、基板
上全面に金属配線膜（たとえばアルミニウム・シリコン
配線）を形成し、その・９ターニングを行って゛金属配
線９を形成する。
上記のように形成さｒｔだ第１図（ｄ）のＭＱＳ ）ラ
ンジスタによれば、多結晶シリコン材料５の下部全面に
耐不純物拡散性展となるチタンカーバイド膜４′が設け
ら札ているので、多結晶シリコン材料堆積後の熱工程に
よって多結晶シリコン材料から不純物（本例ではリン）
がケ゛−ト絶脈換３に拡散することがρノ止され、ＭＱ
Ｓ トランジスタの特性の劣化や信頼性の低下から完全
に保膿される。
ンジスタによれば、多結晶シリコン材料５の下部全面に
耐不純物拡散性展となるチタンカーバイド膜４′が設け
ら札ているので、多結晶シリコン材料堆積後の熱工程に
よって多結晶シリコン材料から不純物（本例ではリン）
がケ゛−ト絶脈換３に拡散することがρノ止され、ＭＱ
Ｓ トランジスタの特性の劣化や信頼性の低下から完全
に保膿される。
なお、上記実施例では、耐拡散性導電膜としてチタンカ
ーバイド膜を用いたが、これに限らず、チタンナイトラ
イドを用いてもよい。また、上記実施例では、電極配線
用の多結晶シリコン材料の下部にのみ耐拡散性導電膜を
設けたが、上記多結晶シリコン材料の周囲を完全に覆う
ように耐拡散性導電膜を設けることによって、多結晶シ
リコン材料から周囲の絶縁膜への不純物拡散を防止する
ようにしてもよく、その−例を第２図に示す。即ち、第
２図に示すＭＱＳ）ランジスタは、第１図（ｄ）を参照
して前述したＭＱＳ ）ランジスタに比べてダート電極
パターン５の周囲をチタンカーバイド膜２０で楓ってい
る点が異なり、その他は同じであり、第１図（ｄ）中と
同一部分には同一符号を付してその説明を省略する。ま
た、上記各実施例は、−層の多結晶シリコンゲート電極
を有するＭＯ８型ＬＳＩを示したが、これに限ることな
く、二層以上の多結晶シリコンケ゛−ト電極を有するＭ
Ｏ８型ＬＳＩにも本発明を適用でき、その−例を第３図
に示す。
ーバイド膜を用いたが、これに限らず、チタンナイトラ
イドを用いてもよい。また、上記実施例では、電極配線
用の多結晶シリコン材料の下部にのみ耐拡散性導電膜を
設けたが、上記多結晶シリコン材料の周囲を完全に覆う
ように耐拡散性導電膜を設けることによって、多結晶シ
リコン材料から周囲の絶縁膜への不純物拡散を防止する
ようにしてもよく、その−例を第２図に示す。即ち、第
２図に示すＭＱＳ）ランジスタは、第１図（ｄ）を参照
して前述したＭＱＳ ）ランジスタに比べてダート電極
パターン５の周囲をチタンカーバイド膜２０で楓ってい
る点が異なり、その他は同じであり、第１図（ｄ）中と
同一部分には同一符号を付してその説明を省略する。ま
た、上記各実施例は、−層の多結晶シリコンゲート電極
を有するＭＯ８型ＬＳＩを示したが、これに限ることな
く、二層以上の多結晶シリコンケ゛−ト電極を有するＭ
Ｏ８型ＬＳＩにも本発明を適用でき、その−例を第３図
に示す。
即ち、第３図は浮遊ケ◆−ト型トランジスタを示してお
り、第１図（ａ）を参照して前述したＭＯＳ ）ランジ
スタに比べて、多結晶シリコン材料からなる浮遊ゲート
電極パターン３ノと制御ダート電極・クターン（および
図示しない制御ｒ−）配線）３２とが二層となるように
形成されており、浮遊ｆｆ−）電極ノ母ターン３ノの下
部にチタンカーバイド膜３３が形成されており、上記２
つのダート電極ｉ４？ターン３１．３２の層間にダート
絶縁膜（シリコン酸化膜）３４が形成されており、制御
ダート電極パターン３２の下部（上記ダート酸化膜３４
の上部）にチタンカーバイド膜３５が形成されている点
が異なり、その他は同じであるので第１図（ｄ）中と同
一部分には同一符号を付してその説明を省略する。
り、第１図（ａ）を参照して前述したＭＯＳ ）ランジ
スタに比べて、多結晶シリコン材料からなる浮遊ゲート
電極パターン３ノと制御ダート電極・クターン（および
図示しない制御ｒ−）配線）３２とが二層となるように
形成されており、浮遊ｆｆ−）電極ノ母ターン３ノの下
部にチタンカーバイド膜３３が形成されており、上記２
つのダート電極ｉ４？ターン３１．３２の層間にダート
絶縁膜（シリコン酸化膜）３４が形成されており、制御
ダート電極パターン３２の下部（上記ダート酸化膜３４
の上部）にチタンカーバイド膜３５が形成されている点
が異なり、その他は同じであるので第１図（ｄ）中と同
一部分には同一符号を付してその説明を省略する。
また、上記各実施例では、不純物拡散の障壁となる導を
膜としてチタンカーバイド膜、チタンナイトライド膜を
例示したが、これらに限らず、粒界拡散を防止しである
高融点金属の窒化物や炭化物を使用することができる。
膜としてチタンカーバイド膜、チタンナイトライド膜を
例示したが、これらに限らず、粒界拡散を防止しである
高融点金属の窒化物や炭化物を使用することができる。
また、上記各実施例では、ＭＯ８ＷＬＳＩを示したが、
他のバイポーラ素子や容量素子などの半導体素子に対し
て一般的に本発明を適用することができる。
他のバイポーラ素子や容量素子などの半導体素子に対し
て一般的に本発明を適用することができる。
［発明の幼果コ
上述したように本発明の半導体装置によれば、半導体索
子の電極等の配線とか半導体素子間配線に高来槓化が可
能な多結晶シリコン材料を用いると共に、その下部ある
いは周囲に不純物拡散の障壁となる耐拡散性溝ｔｇ＋を
設けることにより、多結晶シリコン材料に含まれる不純
物が外部に拡散して半導体索子の特性、信頼性の劣化を
まねくことを防止できるので、ＶＬＳＩＯＬＳＩ化、高
信頼性化が可能になる。
子の電極等の配線とか半導体素子間配線に高来槓化が可
能な多結晶シリコン材料を用いると共に、その下部ある
いは周囲に不純物拡散の障壁となる耐拡散性溝ｔｇ＋を
設けることにより、多結晶シリコン材料に含まれる不純
物が外部に拡散して半導体索子の特性、信頼性の劣化を
まねくことを防止できるので、ＶＬＳＩＯＬＳＩ化、高
信頼性化が可能になる。
第１図（ａ）乃至（ｄ）は本発明の半導体装置の一実施
例の製造工程を示す断面図、第２図および第３図はそれ
ぞれ本発明の他の実施例に係る牛得体装置を示す断面図
、第４図は従来のＭＯ８型トランジスタを示す断面図で
ある。 ３．３４・・・ダート絶縁膜、４．２０・・・チタンカ
ーバイド膜、５・・・ｒ−）電極、８・・・ＰＳＧ膜、
３１°°°浮遊ｆ−）電極、３２・°・制御ダート電極
、３３゜３５・・・チタンカルバイト膜。 出顔人代理人 弁理士銘 江 武 彦（ａ） （ｂ） 第１図
例の製造工程を示す断面図、第２図および第３図はそれ
ぞれ本発明の他の実施例に係る牛得体装置を示す断面図
、第４図は従来のＭＯ８型トランジスタを示す断面図で
ある。 ３．３４・・・ダート絶縁膜、４．２０・・・チタンカ
ーバイド膜、５・・・ｒ−）電極、８・・・ＰＳＧ膜、
３１°°°浮遊ｆ−）電極、３２・°・制御ダート電極
、３３゜３５・・・チタンカルバイト膜。 出顔人代理人 弁理士銘 江 武 彦（ａ） （ｂ） 第１図
Claims (1)
- 半導体素子あるいは半導体素子間の配線用の多結晶シ
リコン材料と下層の絶縁膜あるいは周囲の絶縁膜との間
に、上記多結晶シリコン材料に含まれる不純物の拡散を
防止する障壁用導電膜を設けてなることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017213A JP2695812B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017213A JP2695812B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194335A true JPH01194335A (ja) | 1989-08-04 |
| JP2695812B2 JP2695812B2 (ja) | 1998-01-14 |
Family
ID=11937666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017213A Expired - Fee Related JP2695812B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695812B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100407238B1 (ko) * | 2000-03-16 | 2003-11-28 | 샤프 가부시키가이샤 | 도전성 확산 배리어의 형성방법 |
| JP2005347705A (ja) * | 2004-06-07 | 2005-12-15 | Samsung Electronics Co Ltd | 半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877257A (ja) * | 1981-11-04 | 1983-05-10 | Hitachi Ltd | 超高信頼性電極 |
| JPS58210639A (ja) * | 1982-05-31 | 1983-12-07 | Toshiba Corp | 半導体装置 |
| JPS61144872A (ja) * | 1984-12-19 | 1986-07-02 | Toshiba Corp | 半導体装置 |
| JPS62111466A (ja) * | 1985-11-09 | 1987-05-22 | Toshiba Corp | 半導体装置 |
| JPS63150963A (ja) * | 1986-12-12 | 1988-06-23 | Fujitsu Ltd | 半導体装置 |
-
1988
- 1988-01-29 JP JP63017213A patent/JP2695812B2/ja not_active Expired - Fee Related
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| KR100407238B1 (ko) * | 2000-03-16 | 2003-11-28 | 샤프 가부시키가이샤 | 도전성 확산 배리어의 형성방법 |
| JP2005347705A (ja) * | 2004-06-07 | 2005-12-15 | Samsung Electronics Co Ltd | 半導体装置 |
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| JP2695812B2 (ja) | 1998-01-14 |
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