JPH04129274A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04129274A JPH04129274A JP2250597A JP25059790A JPH04129274A JP H04129274 A JPH04129274 A JP H04129274A JP 2250597 A JP2250597 A JP 2250597A JP 25059790 A JP25059790 A JP 25059790A JP H04129274 A JPH04129274 A JP H04129274A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- drain
- selectively
- become
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000000694 effects Effects 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にＭＯＳトランジスタ
の構造に関する。
の構造に関する。
ＭＯＳトランジスタは、高集積化の時代になって、製造
のしやすさから、最も重要な半導体デバイスとなってい
る。
のしやすさから、最も重要な半導体デバイスとなってい
る。
第４図はＬＳＩ（大規模集積回路）によく使われている
ｎチャネル型ＭＯＳトランジスタの例で、前記の基本断
面構造（Ｐ型基板の場合）である。
ｎチャネル型ＭＯＳトランジスタの例で、前記の基本断
面構造（Ｐ型基板の場合）である。
第４図に示すように、Ｐ型シリコン基板１に、ソースと
ドレンインの働きをする拡散層領域３゜４を設け、その
雨間にゲート電極５付きＭＯＳダイオードを配する構造
になっている。第４図で示されるＬはチャネル長と呼ば
れる部分である。
ドレンインの働きをする拡散層領域３゜４を設け、その
雨間にゲート電極５付きＭＯＳダイオードを配する構造
になっている。第４図で示されるＬはチャネル長と呼ば
れる部分である。
また、シリコン基板１のソース３とドレイン４の間には
、イオン打込みにより、チャネルドープを行ない、トラ
ンジスタのしきい値電圧を制御している。
、イオン打込みにより、チャネルドープを行ない、トラ
ンジスタのしきい値電圧を制御している。
上述した半導体装置は、素子の微細化が進むにつれて、
チャネル長が小さくなり、しきい値電圧が低くなる。そ
の為チャネルドープのドーズ量だけでは、しきい値電圧
を制御できなくなる等のショートチャネル効果と呼ばれ
る問題がある。
チャネル長が小さくなり、しきい値電圧が低くなる。そ
の為チャネルドープのドーズ量だけでは、しきい値電圧
を制御できなくなる等のショートチャネル効果と呼ばれ
る問題がある。
本発明の目的は、素子の微細化に対しても、チャネル長
を大きめにとれ、その結果ショートチャネル効果を防ぐ
ことができる半導体装置を提供する事にある。
を大きめにとれ、その結果ショートチャネル効果を防ぐ
ことができる半導体装置を提供する事にある。
本発明の半導体装置は半導体基板上に、選択的にエピタ
キシャル成長させて、その成長させた部分にゲート電極
とドレインとなる拡散層領域が形成された構造を備えて
いる。
キシャル成長させて、その成長させた部分にゲート電極
とドレインとなる拡散層領域が形成された構造を備えて
いる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図であり、第２図（ａ
）〜（ｄ）は第１図に示す実施例の製造方法を説明する
ために工程順に示した半導体装置な断面図である。
）〜（ｄ）は第１図に示す実施例の製造方法を説明する
ために工程順に示した半導体装置な断面図である。
まず、第２図（ａ）に示すように、熱酸化法により、半
導体基板１の表面に酸化硅素膜２を形成する０次に半導
体基板１の表面に選択的に逆導電型の不純物をイオン注
入して、ソースとなる拡散層領域３を形成する。
導体基板１の表面に酸化硅素膜２を形成する０次に半導
体基板１の表面に選択的に逆導電型の不純物をイオン注
入して、ソースとなる拡散層領域３を形成する。
次に、第２図（ｂ）に示すように選択的に酸化硅素膜２
をエツチングして、その部分に、エピタキシャル選択成
長層６を形成する。
をエツチングして、その部分に、エピタキシャル選択成
長層６を形成する。
次に、第２図（ｃ）に示すように、熱酸化法により酸化
硅素膜２を形成する。次に全面に多結晶シリコン層７を
堆積し、それを選択的にエツチングしてドレインとなる
拡散層領域４を形成するための開口部を設ける。
硅素膜２を形成する。次に全面に多結晶シリコン層７を
堆積し、それを選択的にエツチングしてドレインとなる
拡散層領域４を形成するための開口部を設ける。
次に、第２図（ｄ）に示すように、多結晶シリコン層６
をマスクとして、エピタキシャル選択成長層６に逆導電
型の不純物をイオン注入して、ドレインとなる拡散層領
域４を形成する。次に多結晶シリコン層７を選択的にエ
ツチングして、ゲート電極５を形成して、チャネル長り
を大きめにとめるトランジスタを備えた半導体装置を構
成する。
をマスクとして、エピタキシャル選択成長層６に逆導電
型の不純物をイオン注入して、ドレインとなる拡散層領
域４を形成する。次に多結晶シリコン層７を選択的にエ
ツチングして、ゲート電極５を形成して、チャネル長り
を大きめにとめるトランジスタを備えた半導体装置を構
成する。
以上はエピタキシャル選択成長させた層に形成した拡散
層をドレインとして使用する場合について説明したがこ
の拡散層をソースとして用いても同様に効果を得ること
ができる。
層をドレインとして使用する場合について説明したがこ
の拡散層をソースとして用いても同様に効果を得ること
ができる。
第３図は本発明の他の実施例で、本発明をＤＲＡＭのメ
モリセルに適用した場合の断面図で、図示されているよ
うに拡散領域（ソース）３と拡散領域（ドレイン）４を
有し、ドレイン４はＰ型基板１上に形成したエピタキシ
ャル選択成長層に形成されているので第１の実施例と同
様ショートチャネル効果を防ぐことができる。
モリセルに適用した場合の断面図で、図示されているよ
うに拡散領域（ソース）３と拡散領域（ドレイン）４を
有し、ドレイン４はＰ型基板１上に形成したエピタキシ
ャル選択成長層に形成されているので第１の実施例と同
様ショートチャネル効果を防ぐことができる。
以上説明したように本発明は、ソースとドレインとなる
拡散領域の間のチャネル長をエピタキシャル選択成長法
を用いることにより、ゲート電極の下部に段部を設けて
、大きめにとることができるので、ショートチャネル効
果を防ぐ等の効果を有する。
拡散領域の間のチャネル長をエピタキシャル選択成長法
を用いることにより、ゲート電極の下部に段部を設けて
、大きめにとることができるので、ショートチャネル効
果を防ぐ等の効果を有する。
第１図は本発明の一実施例の断面図、第２図（ａ）〜（
ｄ）第１図に示す本発明の一実施例の製造方法を説明す
るための工程順断面図、第３図は本発明の他の実施例で
ＤＲＡＭのメモリセルに適用した場合の断面図、第４図
は従来の半導体装置の構造を示すた半導体チップの断面
図である。 １・・・半導体基板、２・・・酸化硅素膜、３・・・拡
散領域（ソース）、４・・・拡散領域（ドレイン）、５
・・・ゲート電極、６・・・エピタキシャル選択成長層
、７・・・多結晶シリコン層、８・・・配線ＷＳｉ。
ｄ）第１図に示す本発明の一実施例の製造方法を説明す
るための工程順断面図、第３図は本発明の他の実施例で
ＤＲＡＭのメモリセルに適用した場合の断面図、第４図
は従来の半導体装置の構造を示すた半導体チップの断面
図である。 １・・・半導体基板、２・・・酸化硅素膜、３・・・拡
散領域（ソース）、４・・・拡散領域（ドレイン）、５
・・・ゲート電極、６・・・エピタキシャル選択成長層
、７・・・多結晶シリコン層、８・・・配線ＷＳｉ。
Claims (1)
- 半導体基板上に形成するＭＯＳトランジスタのソースド
レインのどちらか一方をエピタキシャル選択成長させた
層に形成することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250597A JPH04129274A (ja) | 1990-09-20 | 1990-09-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250597A JPH04129274A (ja) | 1990-09-20 | 1990-09-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129274A true JPH04129274A (ja) | 1992-04-30 |
Family
ID=17210250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250597A Pending JPH04129274A (ja) | 1990-09-20 | 1990-09-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04129274A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109479A (ja) * | 2003-09-29 | 2005-04-21 | Samsung Electronics Co Ltd | 突出ドレインを有するトランジスタ及びその製造方法 |
| JP2009246205A (ja) * | 2008-03-31 | 2009-10-22 | Furukawa Electric Co Ltd:The | 半導体装置および半導体装置の製造方法 |
-
1990
- 1990-09-20 JP JP2250597A patent/JPH04129274A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109479A (ja) * | 2003-09-29 | 2005-04-21 | Samsung Electronics Co Ltd | 突出ドレインを有するトランジスタ及びその製造方法 |
| JP2009246205A (ja) * | 2008-03-31 | 2009-10-22 | Furukawa Electric Co Ltd:The | 半導体装置および半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4435896A (en) | Method for fabricating complementary field effect transistor devices | |
| US5043788A (en) | Semiconductor device with functional portions having different operating voltages on one semiconductor substrate | |
| KR940008571B1 (ko) | 반도체장치의 제조방법 | |
| KR930002283B1 (ko) | 반도체장치 | |
| JPS6037623B2 (ja) | 半導体記憶装置 | |
| JPS60163452A (ja) | バイポーラデバイスおよび電界効果デバイスを有する集積回路およびその製造方法 | |
| JPH04129274A (ja) | 半導体装置 | |
| JPH0441502B2 (ja) | ||
| JPS62265765A (ja) | 半導体装置の製造方法 | |
| JPS63131565A (ja) | 半導体装置 | |
| JPH02122522A (ja) | 半導体装置とその製造方法 | |
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JPH0479336A (ja) | 半導体装置の製造方法 | |
| KR100266688B1 (ko) | 고전압 수직 확산 모스 트랜지스터 제조방법 | |
| JP2953915B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS6083365A (ja) | 半導体装置 | |
| JPH04313238A (ja) | 半導体素子 | |
| JP2982393B2 (ja) | 半導体装置の製造方法 | |
| JPH04346263A (ja) | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 | |
| JPH02126680A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPS61179577A (ja) | 半導体デバイスとその製造方法 | |
| JPH02174236A (ja) | 半導体装置の製造方法 | |
| JPH05102466A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPH05226595A (ja) | 相補型ｍｉｓトランジスタ装置 | |
| JPH03214737A (ja) | Ｍｏｓ型半導体集積回路装置 |