JPH02126680A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、複数のＭ　ＯＳ素子を集積したＭ　ＯＳ型半
導体装置およびその製造方法に関する。

（従来の技術） ＭＯＳメモリに代表される半導体集積回路の高集積化は
目覚ましいものがあり、更なる高集積化や素子の微細化
のために様々な自己整合技術や素子分離技術が開発され
ている。現在、プロセス的に許されたデザイン・ルール
および技術により、如何に高集積化および高性能化を実
現するかが重要な課題となっている。特に素子分離技術
に関しては深刻であり、パンチスルー限界によりその最
小加工寸法は基準デザイン・ルールの２倍近くになって
いるのが現状であって、これが高集積化の大きい妨げと
なっている。また素子の微細化により例えば短チヤネル
効果、狭チャネル効果等、素子特性の劣化が問題になっ
ている。

（発明が解決しようとする課題） 以上のように従来の高集積化半導体装置においては、素
子分離能力の低下や素子特性の劣化が問題となっている
。

本発明は、この様な問題を解決したＭＯ３型半導体装置
とその製造方法を提供することを目的とする。

［発明の構成コ （課題を解決するための手段） 本発明にかかるＭＯ３型半導体装置は、素子分離絶縁膜
で囲まれた半導体基板の各素子形成領域に互いに他から
分離されて形成された半導体層を用いて構成される。こ
こで素子分離絶縁膜は傾斜面を何し、半導体層はこの素
子分離絶縁膜に一部乗上げた状態に形成される。そして
この様な半導体層のゲート領域に少なくとも基板に達す
る深さに溝が形成され、この溝内に絶縁膜を介してゲー
ト電極が埋込み形成され、また半導体層を通して基板面
にソース、ドレイン拡散層か形成されている。

本発明の方法は、半導体基板に傾斜面を持つ素子分離絶
縁膜を形成し、この素子分離絶縁膜で囲まれた領域に一
部素子分離絶縁膜上に乗上げる形で他から分離された半
導体層を形成し、この半導体層を選択エツチングして基
板に達する深さの溝を形成してここに絶縁膜を介してゲ
ート電極を埋込み形成し、半導体層を通して基板面にソ
ース。

ドレイン拡散層を形成する。

（作用） 本発明によれば、一部素子分離絶縁膜の傾斜面に乗上げ
る形で形成した半導体層を利用して〜１０Ｓトランジス
タか構成されるため、当初の素子形成領域より大きい面
積の素子を形成することができ、実質的な素子分離幅を
最小加工寸法より小さいものとすることができる。従っ
て高い素子分離能力をもってＭＯＳトランジスタを高集
積化することができる。またＭＯＳトランジスタのゲー
ト領域は、基板上に積層された半導体層に基板に達する
溝が形成されてこの溝にゲート電極が埋め込まれ、チャ
ネル領域は基板内に形成される。

そして、ソース、ドレイン拡散層は半導体層を通して基
板に不純物が拡散されて形成される。これにより実質的
に浅いソース、ドレイン拡散層か得られ、微細寸法でし
かも短チヤネル効果等の少ない優れた素子特性を得るこ
とができる。

また、素子領域に形成した半導体層のゲート領域の選択
エツチングを行なう前にこの半導体層に含ませた不純物
を基板に拡散させ、その後半導体層を貫通して基板表面
の拡散層を除去するように溝形成を行なえば、これによ
りソース、ドレイン拡散層が分離され、しかもチャネル
鎖酸の不純物濃度は改めて自由に設定することができる
。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図（ａ）　〜（ｄ）は、一実施例のＭＯＳ集積回路
のｎチャネルＭＯＳトランジスタ回路部の要部構成を示
すもので、（ａ）が平面図、（ｂ）、（ｃ）および（ｄ
）はそれぞれ（ａ）のＡ−Ａ’、Ｂ−Ｂ’およびｃ−ｃ
’断面図である。

Ｓｉ基板１のｎチャネルＭＯ３Ｉ−ランジスタ形成領域
には選択的にｐ型ウェル２が形成されている。

この基板１の素子分離絶縁膜３で囲まれた複数の素子形
成領域に、選択エピタキシャル成長法によるシリコン層
４が互いに他から分離されて形成されている。シリコン
層４はここではｎ型不純物を含む。このシリコン層４の
ゲート領域は選択エツチングされ、更に基ｔ！ｉ２１を
所定深さまでエツチングして得られた溝７が形成されて
、この溝７にゲート絶縁膜９を介してゲート電極１０が
埋込み形成されている。このゲート部を挟んでシリコン
層４からの基板面に不純物拡散された。ソース、ドレイ
ン拡散層となるｎ型層５が形成されている。

ゲート絶縁膜９は例えば熱酸化による酸化膜である。溝
９の側面にはゲート電極とソース、ドレイン間の分離を
行なうための分離絶縁膜８が形成されている。素子形成
された基板上は、ＣＶＤ絶縁膜１１で覆われ、これにコ
ンタクト孔を形成して電極１２が取出されている。

第１図（ａ）（ｂ）に示されるように、素子分離絶縁膜
３は傾斜面をもちかつ尖鋭な尾根を持って形成されてい
る。そしてこの様な素子分離絶縁膜３で囲まれた領域に
選択エピタキシャル成長を行なうことで、シリコン層４
は素子分離絶縁Ｍ３上に一部乗上げる状態で形成される
。この結果、第１図（ａ）に寸法を入れて示したように
、シリコン層４を形成する前の素子領域がａｌ　ｘｌ）
ｌであるのに対し、シリコン層４を形成することにより
素子形成領域は実効的にａ１×ｂ２と大きくなっている
。素子分離領域幅については、界面部で素子分離領域幅
はｃｌであるのに対し、シリコン層４表面での素子分離
領域幅はｃ２となっている。

図は、デザイン・ルール０．４μｍで描かれており、ｃ
ｌ”ｉｏ、６μｍ、Ｃ２′、ｏ、２μｍとなっている。

第２図〜第３図は、このＭＯ３集積回路の製造工程を説
明するための図である。第２図（ａ）〜（ｅ）は、第１
図（ｂ）の断面に対応し、第３図（ａ）〜（ｅ）は第１
図（ｃ）の断面に対応し、第４図（ａ）〜（ｅ）は第１
図（ｄ）の断面に対応する。その製造工程を具体的に説
明すると、先ずシリコン基板ｌにｐ型ウェル２を形成し
た後、熱酸化により約３０００人のシリコン酸化膜を形
成する。形成された酸化膜上にフォトレジスト・マスク
を形成し、等方性エツチングを主体として酸化膜をエツ
チングして、緩い傾斜面を有し、かつ尖鋭な尾根が形成
された素子分離絶縁膜３を得る（ａ）。次に露出してい
る基板面に選択エピタキシャル成長法により、約２００
０人のシリコン層４を成長させる。このとき、成長と同
時にシリコン層４にはｎ型不純物をドーピングする。こ
れによりシリコン層４からの拡散によって基板１の面に
ｎ型層５が形成される（ｂ）。なおこのシリコン層４へ
のｎ型不純物のドーピングは成長後にイオン注入を利用
して行なってもよい。これにより、界面部では素子分Ｎ
　ｎｆｌ域幅約０．６μｍであって、表面部では素子分
離領域幅が０．２μｍという状態が得られる。

次に、ＣＶＤ絶縁膜（例えば５ｉ０２膜）６を堆積し、
これをリソグラフィ技術によりバターニングしてゲート
領域に窓を開け、このＣＶＤ絶縁膜６をマスクとしてシ
リコン層４を選択エツチングし、更に基板１を所定深さ
エツチングして溝７を形成する（Ｃ）。溝７の基板１で
の深さはこの実施例では、少なくともｎ型層５の拡散深
さ以上として、これによりｎ型層５をソース拡散層とド
レイン拡散層に分離する。その後必要ならば、チャネル
領域に不純物をイオン注入して表面濃度を最適値に設定
する。次いで溝７の内面に熱酸化によりゲート絶縁膜９
を形成し、側壁部には更にＣＶＤ絶縁膜（例えば５ｉ０
２膜）８を５００人程成膜厚みに形成する。そして多結
晶シリコン膜を堆積し、全面エツチングして溝７内にの
みゲート電極１０として残す（ｄ）。この段階で表面は
ほぼ平坦化されている。

その後、全面に層間絶縁膜としてＣＶＤ絶縁膜１１を堆
積し、コンタクト孔を開けて電極配線１２を形成する（
ｅ）。

こうしてこの実施例によれば、シリコン層と基板の界面
で決まる実質的な素子分離領域幅は従来と同じとして、
シリコン層の表面部で決まる実際の素子間隔を従来より
小さく、例えば最小加工寸法よりも小さい値に設定する
ことができる。従って従来と同じ素子分離能力を有する
ＭＯ３集積回路を従来と同じ密度で形成しようとすると
、個々の素子領域を大きくとることができる。逆に素子
領域の大きさを従来と同じとすると、従来より高密度化
が図られることになる。また、ゲート領域はシリコン層
を貫通して形成された溝を設けてゲート電極を埋込み形
成しており、チャネル領域界面がソース、ドレイン拡散
層の拡散深さより下にあるため、短いチャネル長でも短
チヤネル効果が抑制されて優れた素子特性が得られる。

ゲート電極が埋込み構造で全体が平坦に形成される結果
、電極配線の段切れ等も防止される。

第５図は、本発明の他の実施例の構造を第１図（ｂ）に
対応させて示す図である。先の実施例では素子分離絶縁
膜３はまず基板全面に熱酸化膜を形成した後、これを選
択エツチングして形成したのに対し、この実施例では素
子分離絶縁膜３を通常の選択酸化法により形成した後、
先の実施例と同様な傾斜面および尖鋭な尾根が形成され
るように加工している。

第６図は更に他の実施例の構造を、やはり第１図（ｂ）
に対応させて示したものである。この実施例では予め素
子分離領域に溝を形成した後、全面ＣＶＤにより絶縁膜
を堆積し、これを先の実施例と同様に加工して素子分離
絶縁膜３を形成している。

これら第５図、第６図の実施例によっても先の実施例と
同様の効果か得られる。特にこれらの実施例では、素子
分離領域の占有面積を先の実施例と同じとして実効的な
素子間分離の距離を先の実施例より大きくすることがて
き、高い素子分離能力を得ることができる。

第７図は更に他の実施例の構造を、第１図（ｂ）に対応
させて示す。この実施例では、ゲート領域の溝７の底部
をシリコン層４と基板１の界面に致させている。即ち溝
７は、基板１をエツチングすることなく、シリコン層４
の選択エツチングのみで形成されている。但しこの構造
では、ゲート電極埋込み前に基板面にｎ型層が拡散形成
されていては所定のチャネル領域が得られない。従って
ソース、ドレインのｎ型層４は、ゲート電極１０の埋込
み形成後にシリコン層４を通してイオン注入を行なって
基板１の面に形成する。

この実施例によっても、先の各実施例と同様の効果が得
られる。この実施例ではソース、ドレイン拡散層である
ｎ型層５の底がチャネル領域界面より下に位置すること
になるが、ｎ型層５はシリコン層４を通して形成される
ために極めて浅く制御することが容易であり、従って従
来に比べて短チヤネル効果等をやはり抑制することがで
きる。

なお第１図、第５図或いは第６図の実施例においても、
予めシリコン層４に不純物をドープすることをせず、ゲ
ート電極１０の埋込み工程後に不純物のイオン注入を行
なってｎ型層５を形成することが可能である。

第８図（ａ）（ｂ）は、本発明を積層型キャパシタ構造
のＤＲＡＭに適用した実施例の要部構造を示す平面図と
そのＡ−Ａ’断面図である。

ＭＯＳトランジスタを形成する要部工程は先の実施例と
同様であり、従って第１図と対応する部分には第１図と
同一符号を付しである。この実施例では、ＭＯＳトラン
ジスタが形成された基板全面をＣＶＤ絶縁膜１３で覆い
、これにコンタクト孔を開けて第２層多結晶シリコン膜
の堆積、バターニングによりキャパシタ下部電極１３を
形成する。

そしてこのキャパシタ下部電極１３の表面に熱酸化によ
りキャパシタ絶縁膜１４を形成した後、第３層多結晶シ
リコン膜の堆積、パターニングによりキャパシタ上部電
極１５を形成する。図では上部電極１５を各メモリセル
毎に独立に示しているが、これは通常全メモリセルで共
通電位にされるため、通常のように複数のメモリセルに
連続的に配設してセル・プレートとすることができる。

最後に全面をＣＶＤ絶縁膜１５て覆い、これにコンタク
ト孔を開けてビット線となる配線１７を形成して完成す
る。

この実施例によれば、微細化し高集積化した高信頼性の
ＭＯＳトランジスタとキャパシタ積層構造の組合わせに
より、高密度化した高性能ＤＲＡＭを得ることができる
。

本発明は上記実施例に限られない。例えば、上記実施例
ではシリコン層を選択エピタキシャル成長法により形成
したが、本発明ではこのシリコン層内にチャネルを形成
する訳ではないので、これはＣＶＤ法により形成された
多結晶シリコン層であってもよい。その場合、シリコン
層は素子分離領域を含めて基板全面に堆積されるが、実
施例で説明したように素子分離絶縁膜の尾根が尖鋭な状
態としておけば、堆積したシリコン層を全面エツチング
して、実施例の場合と同様に微小な分離幅で確実に分離
されたシリコン層を得ることが可能である。

その池水発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。

［発明の効果］ 以上述べたように本発明によれば、実質的な素子分離領
域幅を最小加工寸法以下にすることが可能でしかも、ゲ
ート埋込み構造により微細寸法で優れた素子特性を持つ
高集積化ＭＯＳ型半導体装置を得ることができる。

【図面の簡単な説明】

第１図は１本発明の一実施例のＭＯＳ集積回路の要部構
造を示す図、第２図〜第４図はその製造工程を説明する
ための図、第５図〜第７図は他の実施例のＭＯＳ集積回
路の要部構造を示す図、第８図は本発明を積層型キャパ
シタ構造のＤＲＡＭに適用した実施例の要部構造を示す
図である。 １・・・シリコン基板、２・・・ｐ型ウェル、３・・・
素子分離絶縁膜、４・・・シリコン層、５・・・ｎ型拡
散層、６・・・ＣＶＤ絶縁膜、７・・・溝、８・・・Ｃ
ＶＤ絶縁膜、９・・・ゲート絶縁膜、１０・・・ゲート
電極、１１・・・ＣＶＤ絶縁膜、１２・・・電極、１３
・・・キャパシタ下部電極、１４・・・キャパシタ絶縁
膜、１５・・・キャパシタ上部電極、１６・・・ＣＶＤ
絶縁膜、１７・・・配線。 出願人代理人　　弁理士　鈴江武彦 ］ 図 第４図 乍マ ンノ 図 第 図 第 図 第 図 く

Claims (5)

【特許請求の範囲】
1. （１）傾斜面を持つ素子分離絶縁膜が形成された半導体
   基板の各素子形成領域に互いに他から分離され、かつ素
   子分離絶縁膜上に一部乗上げる状態で半導体層が形成さ
   れ、この半導体層のゲート領域に少なくとも基板に達す
   る深さに溝が形成されてこの溝に絶縁膜を介してゲート
   電極が埋込み形成され、前記半導体層を通して基板面に
   ソース、ドレイン層が拡散形成されたＭＯＳトランジス
   タを有することを特徴とするＭＯＳ型半導体装置。
2. （２）前記素子分離絶縁膜は尖鋭な尾根を有することを
   特徴とする請求項１記載のＭＯＳ型半導体装置。
3. （３）半導体基板上に傾斜面を有する素子分離絶縁膜を
   形成する工程と、前記素子分離絶縁膜で囲まれた各素子
   形成領域にそれぞれ素子分離絶縁膜で分離され、かつ素
   子分離絶縁膜上に一部乗上げるように半導体層を形成す
   る工程と、前記半導体層のゲート領域を選択エッチング
   して少なくとも基板に達する深さの溝を形成する工程と
   、前記溝内に絶縁膜を介してゲート電極を埋込み形成す
   る工程と、前記半導体層を通して基板面に不純物を拡散
   してソース、ドレイン拡散層を形成する工程とを有する
   ことを特徴とするＭＯＳ型半導体装置の製造方法。
4. （４）前記半導体層は、選択エピタキシャル法により形
   成することを特徴とする請求項３記載のＭＯＳ型半導体
   装置の製造方法。
5. （５）前記ソース、ドレイン拡散層は前記半導体層に含
   ませた不純物を基板に拡散させることにより形成し、前
   記溝は前記半導体層を貫通して基板内部に前記ソース、
   ドレイン拡散層と同程度以上の深さまで形成することを
   特徴とする請求項３記載のＭＯＳ型半導体装置の製造方
   法。