JPH04290472A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳ（Ｍｅｔａｌ　
Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　）トランジ
スタ構造を有する半導体装置の製造方法に関するもので
ある。

【０００２】

【従来の技術】素子分離技術としてＬＯＣＯＳ（Ｌｏｃ
ａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法
が広く知られている。このＬＯＣＯＳ法で形成された素
子では、厚いフィールド酸化膜の下側にチャネルストッ
プ層が形成されている。図４はそのＬＯＣＯＳ法を用い
て形成されたＮＭＯＳトランジスタ構造を示す図であり
、図４（ａ）はその上面図、同図（ｂ）はＢ１　−Ｂ２
　線での断面図、同図（ｃ）はＣ１　−Ｃ２　線での断
面図である。同図（ｂ）、（ｃ）からわかるように、ｐ
型シリコン（ｐ−Ｓｉ）基板１の活性領域４は厚いフィ
ールド酸化膜２で囲まれ、そのフィールド酸化膜２の下
側にはイオン注入によりｐ型チャネルストップ層３が形
成されている。そして、活性領域４のｐ−Ｓｉ基板１の
上面には薄い酸化膜１０が形成され、その上にポリシリ
コンのゲート電極（Ｇ）が形成されている。

【０００３】上述の構造を有する半導体装置を製造する
場合、フィールド酸化膜２の形成時には、図示されるｐ
−Ｓｉ基板１上のゲート電極（Ｇ）、ドレイン電極（Ｄ
）及びソース電極（Ｓ）が形成される素子領域を、シリ
コンナイトライド（Ｓｉ３　Ｎ４　）薄膜（図示せず）
で覆っておく。このＳｉ３　Ｎ４　膜をマスクとして利
用することにより、素子領域における酸化膜の成長を防
ぎ、同時に、注入されるイオンの選択拡散を可能にする
。さらにフィールド酸化膜２を生成後、Ｓｉ３　Ｎ４　
膜を除去してゲート電極（Ｇ）等を形成する。

【０００４】

【発明が解決しようとする課題】しかし前述の構造では
、ｐ型チャネルストップ層３の不純物がＮＭＯＳトラン
ジスタの活性領域４に直接拡散し易い。このため図４（
ｂ）に示すように、実効チャネル幅ｔが縮小しがちであ
り、周波数特性の劣化を招く。　　さらに、同図（ｃ）
に示すドレイン電極（Ｄ）及びソース電極（Ｓ）が形成
されたｎ＋　型拡散層８及び９と、ｐ−Ｓｉ基板１内の
ｐ型チャネルストップ層３との間の容量が大きくなって
周波数特性の劣化と耐圧の低下を招く。

【０００５】また、ＬＯＣＯＳ法により厚く形成された
フィールド酸化膜２のバーズビークが素子領域まで侵入
するために設計値通りに素子を形成できないという問題
や、素子領域とフィールド酸化膜２の境界にストレスが
発生して結晶欠陥が発生したり、あるいはフィールド酸
化膜２とゲート電極（Ｇ）との間の段差の部分で、アル
ミニウム（Ａｌ）等を用いた配線に断線が生ずるという
問題があった。

【０００６】そして上記のような不都合は、フィールド
酸化膜上の配線をゲート電極とし、フィールド酸化膜を
ゲート酸化膜とする寄生ＭＯＳトランジスタの生成を防
止するとき、特に著しい欠点となる。なぜなら、寄生ト
ランジスタを防止するためにはチャネルストップ層を高
ドープにしたり、あるいはフィールド酸化膜を厚くする
ことが必要になり、このようにすると、前述のようにし
て周波数特性が劣化したり、基板表面の段差が大きくな
ったりするからである。

【０００７】そこで本発明では、上記の問題点を解決し
た半導体装置の製造方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、フィールド領
域に囲まれた素子領域にＭＯＳトランジスタ構造が形成
された半導体装置の製造方法において、シリコン基板上
の表面に酸化膜を形成する第１の工程と、その全面に第
１の耐酸化膜を形成する第２の工程と、素子領域とフィ
ールド領域の境界領域の第１の耐酸化膜を選択的に除去
する第３の工程と、第１の耐酸化膜をマスクとしてシリ
コン基板を選択酸化し、所定幅の酸化膜を形成する第４
の工程と、第１の耐酸化膜を除去した後、その表面に第
２の耐酸化膜を形成する第５の工程と、フィールド領域
の第２の耐酸化膜を選択的に除去する第６の工程と、第
２の耐酸化膜をマスクとして上方よりイオンを注入した
後、シリコン基板を選択酸化して所定幅の酸化膜より厚
いフィールド酸化膜を形成する第７の工程とを備えるこ
とを特徴とする。

【０００９】

【作用】本発明によれば、素子領域とその素子領域を囲
むフィールド領域との境界領域に薄い所定幅の酸化膜を
形成した後に、フィールド酸化膜を形成する。従って、
ＬＯＣＯＳ法を用いてフィールド酸化膜を形成する際、
素子領域を覆うマスク直下へのバーズビークの侵入を、
先に形成した薄い所定幅の酸化膜によって遮ることがで
きる。

【００１０】また、フィールド酸化膜直下に形成される
チャネルストップ層の不純物は、薄い所定幅の酸化膜直
下に拡散するので、その所定幅の酸化膜直下に不純物濃
度の低い層を形成することができる。

【００１１】

【実施例】以下、図１及び図２を参照し、ＮＭＯＳトラ
ンジスタ構造を例にとって本発明の内容を説明する。

【００１２】まず、ｐ−Ｓｉ基板１を用意し、その上面
に酸化によりＳｉＯ２　膜２を形成する。このＳｉＯ２
　膜２は、熱酸化によって形成する。次に、ＣＶＤ法を
用いて、耐酸化膜である第１のＳｉ３　Ｎ４　膜６１を
ＳｉＯ２　膜２上に堆積させ、その上面にレジスト材７
をスピンコートする（図１（ａ）図示）。

【００１３】次に、フォトリソグラフィによりレジスト
材７をパターンニングし、第１のレジストマスク７１を
形成する。このとき、ｐ−Ｓｉ基板１の素子形成領域と
それを囲むフィールド領域との境界領域に開口を有する
ように、第１のレジストマスク７１を形成する。この第
１のレジストマスク７１を介して第１のＳｉ３　Ｎ４　
膜６１をエッチングし、ＳｉＯ２　膜２を選択的に露出
させる（図１（ｂ）図示）。

【００１４】この後、第１のレジストマスク７１をアッ
シング等により除去して、表面をフィールド酸化する。 このとき、第１のＳｉ３　Ｎ４　膜６１の開口部分では
酸化された基板１の表面が露出しているので、その部分
の基板１の表面のみがフィールド酸化されて所定幅の酸
化膜２２となる（同図（ｃ）図示）。

【００１５】次に、第１のＳｉ３　Ｎ４　膜６１を除去
し、新たに、第２のＳｉ３　Ｎ４　膜６２を表面に形成
する。その後、第２のＳｉ３　Ｎ４　膜６２上に、前述
の所定幅の酸化膜２２を囲むフィールド領域に開口を有
する第２のレジストマスク７２をフォトリソグラフィに
より形成する（図２（ａ）図示）。

【００１６】この第２のレジストマスク７２を介して第
２のＳｉ３　Ｎ４　膜６２を選択的にエッチングし、Ｓ
ｉＯ２　膜２及び所定幅の酸化膜２２の一部を露出させ
る。この後、その上方よりボロンをイオン注入し、Ｓｉ
基板１にｐ＋　型チャネルストップ層３１を形成する（
同図（ｂ）図示）。

【００１７】次に、第２のレジストマスク７２を除去し
、第２のＳｉ３　Ｎ４　膜６２を残したまま表面をフィ
ールド酸化する。これにより、ＳｉＯ２　膜２及び２１
の露出している部分の基板のみが酸化され、フィールド
酸化膜２１となる　　（同図（ｃ）図示）。ここで、既
にイオン注入によりフィールド酸化膜２１の直下に形成
されているｐ＋　型チャネルストップ層３１中の不純物
は、所定幅の酸化膜２２の直下にまで拡散し、不純物濃
度の低い層３２を形成する。

【００１８】この後、第２のＳｉ３　Ｎ４　膜６２及び
酸化膜２を除去してゲート酸化膜１０を形成後、ゲート
電極（Ｇ）、ソース電極（Ｓ）、及びドレイン電極（Ｄ
）を形成することにより、目的とする半導体装置を得る
ことができる。

【００１９】上述の製造方法によれば、ＮＭＯＳトラン
ジスタの素子領域を囲むフィールド領域にフィールド酸
化膜２１を形成する前に、素子領域とフィールド領域と
の境界に薄い所定幅の酸化膜２２を形成する。このため
、ＬＯＣＯＳ法を用いてフィールド酸化膜を形成する際
、素子領域を覆うマスク直下へのバーズビークの侵入を
、所定幅の酸化膜２２によって防ぐことができる。また
、素子形成面とフィールド酸化膜２１との間の領域の段
差を緩和することができる。

【００２０】図３は、上述の製造方法によって作製され
た半導体装置の構造を示す図であり、同図（ａ）はその
上面図、同図（ｂ）はＢ１　−Ｂ２線の断面図、同図（
ｃ）はＣ１　−Ｃ２　線の断面図である。ｐ−Ｓｉ基板
１の素子領域とフィールド酸化膜２１の形成領域である
フィールド領域との境界領域には、薄い所定幅の酸化膜
２２が設けられている。また、このフィールド酸化膜２
１の直下には、ｐ＋　型チャネルストップ層３１が設け
られており、その中の不純物の拡散によって、所定幅の
酸化膜２２の直下にはｐ＋　型チャネルストップ層３１
よりも不純物濃度の低い層３２が形成されている。

【００２１】従ってｐ＋　型チャネルストップ層３１は
、直接素子領域のｎ＋　型拡散層８、９まで到達して接
触するおそれがないので、耐圧が低下することがない。 また、同図（ｂ）に示すようにｐ＋　型チャネルストッ
プ層３１によって実効チャネル幅ｔが狭められることが
ない。このため、チャネルストップ層３１の不純物濃度
を高くしながら寄生トランジスタの生成を防止すること
ができる。また、所定幅の酸化膜２２が設けられている
ため、素子形成面とフィールド酸化膜の間の段差を緩和
し、ストレスの発生を防止できる。このため、フィール
ド酸化膜２１を厚くしながら寄生トランジスタの生成を
防止することができる。

【００２２】なお、本実施例ではＮＭＯＳトランジスタ
構造を有する半導体装置の製造方法について述べたが、
ＰＭＯＳトランジスタ構造等、他の構造を有する半導体
装置についても適用することが十分可能である。

【００２３】

【発明の効果】以上説明した通り本発明によれば、薄い
所定幅の酸化膜を形成することによってフィールド酸化
膜のバーズビークの素子領域への侵入を防止することが
できるため、設計値通りに素子を形成することができる
。さらに、素子領域とその素子領域を囲むフィールド酸
化膜との間の段差が緩和されるため、基板内にストレス
が発生しにくくなって結晶欠陥の発生を防止でき、段差
部分の配線が断線するおそれもない。

【００２４】一方、素子領域とそれを囲むチャネルスト
ップ層との間に、そのチャネルストップ層と同一型の不
純物を低濃度含む層を形成するため、素子領域とそれを
囲むチャネルストップ層との接合部分での耐圧の劣化を
防止することができる。さらに、実効チャネル幅は縮小
することがないので、素子領域とチャネルストップ層と
の間の容量は小さくなり、ＭＯＳトランジスタの周波数
特性の劣化を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体装置の工程別素子
断面図である。

【図２】本発明の実施例に係る半導体装置の工程別素子
断面図である。

【図３】本発明の実施例に係る製造方法により形成され
た半導体装置の断面概略図である。

【図４】従来の半導体装置の断面概略図である。

【符号の説明】

１…Ｐ−Ｓｉ基板 ２１…フィールド酸化膜 ２２…所定幅の酸化膜 ３１…ｐ＋　型チャネルストップ層 ３２…不純物濃度の低い層 ４…活性領域 ６１…第１のＳｉ３　Ｎ４　膜 ６２…第２のＳｉ３　Ｎ４　膜 ７１…第１のレジストマスク ７２…第２のレジストマスク ８…ドレイン領域 ９…ソース領域 １０…ゲート酸化膜

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　フィールド領域に囲まれた素子領域に
   ＭＯＳトランジスタ構造が形成された半導体装置の製造
   方法において、シリコン基板上の表面に酸化膜を形成す
   る第１の工程と、全面に第１の耐酸化膜を形成する第２
   の工程と、前記素子領域と前記フィールド領域の境界領
   域の前記第１の耐酸化膜を選択的に除去する第３の工程
   と、前記第１の耐酸化膜をマスクとして前記シリコン基
   板を選択酸化し、所定幅の酸化膜を形成する第４の工程
   と、前記第１の耐酸化膜を除去した後、その表面に第２
   の耐酸化膜を形成する第５の工程と、前記フィールド領
   域の前記第２の耐酸化膜を選択的に除去する第６の工程
   と、前記第２の耐酸化膜をマスクとして上方よりイオン
   を注入した後、前記シリコン基板を選択酸化して前記所
   定幅の酸化膜より厚いフィールド酸化膜を形成する第７
   の工程とを備えることを特徴とする半導体装置の製造方
   法。