JPS59114869A - 多結晶シリコンの浮遊ゲ−トを有する不揮発性半導体記憶装置 - Google Patents
多結晶シリコンの浮遊ゲ−トを有する不揮発性半導体記憶装置Info
- Publication number
- JPS59114869A JPS59114869A JP22471182A JP22471182A JPS59114869A JP S59114869 A JPS59114869 A JP S59114869A JP 22471182 A JP22471182 A JP 22471182A JP 22471182 A JP22471182 A JP 22471182A JP S59114869 A JPS59114869 A JP S59114869A
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- film
- insulating film
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する分野
本発明は不揮発性半導体記憶装置に係シ、特に浮遊型ポ
リシリコン層を有する不揮発性半導体記憶装置に関する
ものである。
リシリコン層を有する不揮発性半導体記憶装置に関する
ものである。
（２）従来の技術の説明
近年、半導体装置はその回路素子の高密度集積化が強く
要求されておシ、ＥｌｅｃｔｒｉｃａｌｌｙＰｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ（
ＥＰＲＯＭ）においても、パターンの微細化あるいはセ
ル構造の変化に伴い記憶容量の大容量化が進められてい
る。このよりなＥＰＲＯＭとして現在最も一般的に採用
されているのは２層ポリシリコン技術を用い、下層のポ
リシリコン層を浮遊型に形成し、これを電荷の蓄積層と
して用いるｎＭＯｓタイプノｓｔａｃｋｅｄ−ｇａｔｅ
型ＥＦＲＯＭでおる。
要求されておシ、ＥｌｅｃｔｒｉｃａｌｌｙＰｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ（
ＥＰＲＯＭ）においても、パターンの微細化あるいはセ
ル構造の変化に伴い記憶容量の大容量化が進められてい
る。このよりなＥＰＲＯＭとして現在最も一般的に採用
されているのは２層ポリシリコン技術を用い、下層のポ
リシリコン層を浮遊型に形成し、これを電荷の蓄積層と
して用いるｎＭＯｓタイプノｓｔａｃｋｅｄ−ｇａｔｅ
型ＥＦＲＯＭでおる。
これに対し構造的に更にセル面積を縮、小する手法とし
て、上記手法に加えて浮遊ゲートとフィールド絶縁層と
を自己整合的に形成する技術が提案されている。この新
しい手法によるメモリセルの製造方法の概略を第１図乃
至第３図を用いて簡単に述べる。
て、上記手法に加えて浮遊ゲートとフィールド絶縁層と
を自己整合的に形成する技術が提案されている。この新
しい手法によるメモリセルの製造方法の概略を第１図乃
至第３図を用いて簡単に述べる。
まず、第１図に示すようにＳｉ単結晶基板１（仮にＰ型
とする）の表面上に第１の絶縁膜としてＳｉＯ２膜２を
形成し、次に浮遊ゲートとしてポリシリコン層３を形成
、更には第２の絶縁膜としてＳｉ、Ｎ、膜４を形成する
。この後に、第２図に示すようにソース・ドレイン・チ
ャンネルを形成する領域をフォト・レジスト１０で覆い
、プラズマ・エツチング処理等を用いて第２の絶縁膜４
及び浮遊ゲート３を順に選択的かつ自己整合的に除去す
る。このようにして形状決定された第２の絶縁膜４をマ
スクにして、第３図に示すように寄生チャンネル防止の
ためのイオン注入（例えばボロン）１１を行なった後に
、選択酸化を行ない、フィールド酸化膜５を形成する。
とする）の表面上に第１の絶縁膜としてＳｉＯ２膜２を
形成し、次に浮遊ゲートとしてポリシリコン層３を形成
、更には第２の絶縁膜としてＳｉ、Ｎ、膜４を形成する
。この後に、第２図に示すようにソース・ドレイン・チ
ャンネルを形成する領域をフォト・レジスト１０で覆い
、プラズマ・エツチング処理等を用いて第２の絶縁膜４
及び浮遊ゲート３を順に選択的かつ自己整合的に除去す
る。このようにして形状決定された第２の絶縁膜４をマ
スクにして、第３図に示すように寄生チャンネル防止の
ためのイオン注入（例えばボロン）１１を行なった後に
、選択酸化を行ない、フィールド酸化膜５を形成する。
（この第２の絶縁膜４（８４３Ｎ４膜）は単に選択酸化
のマスクとして用いられるだけではなくメモリトランジ
スタの第２のゲート絶縁膜として用いられる。）この上
に制御ゲートとなるポリシリコン層を形成し、その後は
現在一般的に採用されているＥＦＲＯＭの製造方法と同
様に、まず制御ゲートをパターニングし、次に第２のケ
ート絶縁膜及び浮遊ゲートを制御ゲートに対して自己整
合的に除去し、更にはソース・ドレイン領域を形成して
メモリ・トランジスタとする。
のマスクとして用いられるだけではなくメモリトランジ
スタの第２のゲート絶縁膜として用いられる。）この上
に制御ゲートとなるポリシリコン層を形成し、その後は
現在一般的に採用されているＥＦＲＯＭの製造方法と同
様に、まず制御ゲートをパターニングし、次に第２のケ
ート絶縁膜及び浮遊ゲートを制御ゲートに対して自己整
合的に除去し、更にはソース・ドレイン領域を形成して
メモリ・トランジスタとする。
以上に述べたように、この新しい手法によるＢＦＲＯＭ
では浮遊ゲートをチャンネルの長さ方向に対して制御ゲ
ートに自己整合化するだけでなく、チャンネルの幅方向
に対してもフィールド酸化膜によって自己整合化するこ
とによって、構造的にセル面積を縮小することを可能に
している。ここで、上に述べた工程中、浮遊ゲートとな
るポリシリコン層３に対しては通常導電性を与えるため
にリンの拡散を施している。これは第１のゲート絶縁膜
２であるＳ ｉ ０２中でリンの拡散係数が低く、後の
工程で熱処理を受けても浮遊ゲート中の不純物であるリ
ンがチャンネル部にまで拡散することが防止でき、メモ
リ・トランジスタの閾値電圧を容易に制御できるためで
あった。
では浮遊ゲートをチャンネルの長さ方向に対して制御ゲ
ートに自己整合化するだけでなく、チャンネルの幅方向
に対してもフィールド酸化膜によって自己整合化するこ
とによって、構造的にセル面積を縮小することを可能に
している。ここで、上に述べた工程中、浮遊ゲートとな
るポリシリコン層３に対しては通常導電性を与えるため
にリンの拡散を施している。これは第１のゲート絶縁膜
２であるＳ ｉ ０２中でリンの拡散係数が低く、後の
工程で熱処理を受けても浮遊ゲート中の不純物であるリ
ンがチャンネル部にまで拡散することが防止でき、メモ
リ・トランジスタの閾値電圧を容易に制御できるためで
あった。
しかるに、上記工程の欠点として、フィールド酸化膜５
を形成する際に、浮遊ゲート中の不純物（リン）が、外
部へ拡散（アウトディフユーズ）するという問題が生じ
る。上述したようにフィールド酸化膜を形成する際には
寄生チャンネル防止のためにボロン等のイオン注入を行
なうが、リンはこれに対して逆型の不純物であるため、
半導体表面あるいは酸化装置内部を汚染することになる
。
を形成する際に、浮遊ゲート中の不純物（リン）が、外
部へ拡散（アウトディフユーズ）するという問題が生じ
る。上述したようにフィールド酸化膜を形成する際には
寄生チャンネル防止のためにボロン等のイオン注入を行
なうが、リンはこれに対して逆型の不純物であるため、
半導体表面あるいは酸化装置内部を汚染することになる
。
さらに、上記工程からは次のような問題点が生じる可能
性がある。上記工程では第２図に示すようにソース・ド
レイン・チャンネルを形成する領域をフォト・レジスト
等で覆い、第２の （絶縁膜４及び浮遊ゲート３を自
己整合的に除去した後、第３図のようにフィールド酸化
膜を形成したが、この場合、浮遊ゲート３は端部から酸
化されるため、チャンネル幅が減少してしまい、この減
少量を軽減するためには第２図において第２の絶縁膜４
のみを除去した後にフィールド酸化膜を形成し、除去し
なかった浮遊ゲートはそのまま酸化し、フィールド酸化
膜の一部としてしまう方法が考えられるが、この方法の
場合、浮遊ゲート中の不純物（リン）は、上述のような
アウト・ディフユーズの問題と同時に、フィールド酸化
膜の下へ拡散して寄生ＭＯ８）ランジスタの閾値電圧を
低下させてしまうことになる。
性がある。上記工程では第２図に示すようにソース・ド
レイン・チャンネルを形成する領域をフォト・レジスト
等で覆い、第２の （絶縁膜４及び浮遊ゲート３を自
己整合的に除去した後、第３図のようにフィールド酸化
膜を形成したが、この場合、浮遊ゲート３は端部から酸
化されるため、チャンネル幅が減少してしまい、この減
少量を軽減するためには第２図において第２の絶縁膜４
のみを除去した後にフィールド酸化膜を形成し、除去し
なかった浮遊ゲートはそのまま酸化し、フィールド酸化
膜の一部としてしまう方法が考えられるが、この方法の
場合、浮遊ゲート中の不純物（リン）は、上述のような
アウト・ディフユーズの問題と同時に、フィールド酸化
膜の下へ拡散して寄生ＭＯ８）ランジスタの閾値電圧を
低下させてしまうことになる。
このような問題点は、例えばＰ型Ｓｉ基板の場合に浮遊
ゲートのドーピングに１１形のリンを用いているという
ように、浮遊ゲートのドーピングが半導体基板の不純物
と逆導電型である／ζめに生じていた。
ゲートのドーピングに１１形のリンを用いているという
ように、浮遊ゲートのドーピングが半導体基板の不純物
と逆導電型である／ζめに生じていた。
３）発明の目的
本発明は浮遊ゲートのドーピングが半導体基板と同型で
かつ低濃度であってもＦＲＯＭの機能を損なわないとい
う新たなる実験事実に基づき、上述のような従来の方法
の欠点を除去するために、浮遊ゲートへの不純物のドー
ピングを半導体基板と同型にしたもので、このことによ
ってさらに半導体基板への基板と同型の不純物のド−ピ
ングと浮遊ゲートへのドーピングを同一の工程で行なう
ことが可能となシ、工程の短縮化が実現された。
かつ低濃度であってもＦＲＯＭの機能を損なわないとい
う新たなる実験事実に基づき、上述のような従来の方法
の欠点を除去するために、浮遊ゲートへの不純物のドー
ピングを半導体基板と同型にしたもので、このことによ
ってさらに半導体基板への基板と同型の不純物のド−ピ
ングと浮遊ゲートへのドーピングを同一の工程で行なう
ことが可能となシ、工程の短縮化が実現された。
（４）発明の構成および作用の説明
以下に第４図乃至第７図に基づいて本発明の二つの具体
的実施例について説明する。なお、説明の都合上ｎチャ
ンネルポリシリコンセルファライン型について述べるが
、本発明は必ずしもｎチャンネル型に限定されるもので
はなく、また、浮遊ゲートが制御ゲートに自己整合的に
形状決定される所謂ポリシリ・セルフ・アライン型であ
る必要もない。
的実施例について説明する。なお、説明の都合上ｎチャ
ンネルポリシリコンセルファライン型について述べるが
、本発明は必ずしもｎチャンネル型に限定されるもので
はなく、また、浮遊ゲートが制御ゲートに自己整合的に
形状決定される所謂ポリシリ・セルフ・アライン型であ
る必要もない。
（実施例１）
（１）まず、第４図に示すようにＰ型Ｓｉ単結晶基板１
を洗浄し、第１の絶縁膜として５ｉｎ２膜２を３００〜
１００ＯＡの厚さに形成し、次に浮遊ゲートとなるポリ
シリコン層１３を気相成長法等によシ例えば１００ＯＡ
の厚さに形成し、さらにメモリ・トランジスタの閾値電
圧を調整するためのボロンのイオン注入１２を例えば１
５０ｋｅｙで１．５ Ｘ Ｉ Ｑ１３Ｃｍ ’程度性な
う。このイオン注入によシ、浮遊ゲート層１３に導電性
が与えられる。
を洗浄し、第１の絶縁膜として５ｉｎ２膜２を３００〜
１００ＯＡの厚さに形成し、次に浮遊ゲートとなるポリ
シリコン層１３を気相成長法等によシ例えば１００ＯＡ
の厚さに形成し、さらにメモリ・トランジスタの閾値電
圧を調整するためのボロンのイオン注入１２を例えば１
５０ｋｅｙで１．５ Ｘ Ｉ Ｑ１３Ｃｍ ’程度性な
う。このイオン注入によシ、浮遊ゲート層１３に導電性
が与えられる。
さに形成した後、第５図に示すように、ソース・ドレイ
ン・チャンネル領域をフォト・レジスト１０等で覆い、
例えばＣＦ４＋０２中でのプラズマ・エツチング処理に
よシ、被エツチング領域の８ ｉ ｓ Ｎ４膜４を除去
し、寄生チャンネル防止のためボロンのイオン注入】１
を例えば１００ ｋｅｖでＩ Ｘ １０１９ｃｍ−２程
度行ナウ。
ン・チャンネル領域をフォト・レジスト１０等で覆い、
例えばＣＦ４＋０２中でのプラズマ・エツチング処理に
よシ、被エツチング領域の８ ｉ ｓ Ｎ４膜４を除去
し、寄生チャンネル防止のためボロンのイオン注入】１
を例えば１００ ｋｅｖでＩ Ｘ １０１９ｃｍ−２程
度行ナウ。
（３） フォト・レジスト１０を適尚な方法で除去し
た後、例えば１０００℃の）ｌｔ−０２雰囲気中で５〜
１０時間の熱酸化を行ない第６図に示すように０．７〜
１．５μｍ程度のフィールド８ｉ０ｚ膜５を形成する。
た後、例えば１０００℃の）ｌｔ−０２雰囲気中で５〜
１０時間の熱酸化を行ない第６図に示すように０．７〜
１．５μｍ程度のフィールド８ｉ０ｚ膜５を形成する。
このとき、選択酸化のマスクとなる８ １３ Ｎ４膜４
０表面は１００〜３００八程度酸化されて８ｉ０ｚ膜９
が形成される。また、（２）で、フォト・レジスト１０
で覆われていなかった部分のポリシリコン層１３は選択
酸化の間に酸化され、フィールド酸化膜５の一部となる
。
０表面は１００〜３００八程度酸化されて８ｉ０ｚ膜９
が形成される。また、（２）で、フォト・レジスト１０
で覆われていなかった部分のポリシリコン層１３は選択
酸化の間に酸化され、フィールド酸化膜５の一部となる
。
（４） Ｓ ｌ ｓ Ｎ４膜表面の８ｉ０２膜９を除
去した後、現在一般的に採用されているＥＰＲＯＭの製
造方法と同様にして第７図のような構造のメモリ・トラ
ンジスタを得る。すなわち、制御ゲートとなるポリシリ
コン層６を例えば５０００Ａの厚さに形成し、チャンネ
ル領域及びポリシリコン配線領域をフォト・レジスト等
で覆い、プラズマ・エツチング処理等によシ、制御ゲー
ト６、第２のゲート５ｉ３Ｎ４膜４、浮遊ケート１３、
第１のゲート５ＩＱｚ 膜２を順次、自己整合的に除去
し、露出された基板面に例えばリンのイオン注入を行な
い、ソー系領域２２、及びドレイン領域２３を形成し、
さらには層間絶縁膜７の形成後、コンタクト孔２１をあ
け、アルミ配線８を施して第７図に到る。
去した後、現在一般的に採用されているＥＰＲＯＭの製
造方法と同様にして第７図のような構造のメモリ・トラ
ンジスタを得る。すなわち、制御ゲートとなるポリシリ
コン層６を例えば５０００Ａの厚さに形成し、チャンネ
ル領域及びポリシリコン配線領域をフォト・レジスト等
で覆い、プラズマ・エツチング処理等によシ、制御ゲー
ト６、第２のゲート５ｉ３Ｎ４膜４、浮遊ケート１３、
第１のゲート５ＩＱｚ 膜２を順次、自己整合的に除去
し、露出された基板面に例えばリンのイオン注入を行な
い、ソー系領域２２、及びドレイン領域２３を形成し、
さらには層間絶縁膜７の形成後、コンタクト孔２１をあ
け、アルミ配線８を施して第７図に到る。
（実施例２）
（１）まず、第３図に示すように、Ｐ型Ｓｉ単結晶基板
１にメモリ・トランジスタの閾値電圧を調整するだめの
ボロンのイオン注入１２を例えば７０ｋｅＶで１．５
Ｘ Ｉ Ｑ１３ｃｒｒｒ−２程度行ない、第１の絶縁膜
として５ｉ０２膜２を３００〜１０００Ａの厚さに形成
し、その上に浮遊ケートとなるポリシリコン層１４を例
えば１００ＯＡの厚さに形成する（ここではまだポリシ
リコン層１４に導電性が与えられていない）。
１にメモリ・トランジスタの閾値電圧を調整するだめの
ボロンのイオン注入１２を例えば７０ｋｅＶで１．５
Ｘ Ｉ Ｑ１３ｃｒｒｒ−２程度行ない、第１の絶縁膜
として５ｉ０２膜２を３００〜１０００Ａの厚さに形成
し、その上に浮遊ケートとなるポリシリコン層１４を例
えば１００ＯＡの厚さに形成する（ここではまだポリシ
リコン層１４に導電性が与えられていない）。
（２）次にこのポリシリコン層１４の上に第二絶縁膜と
して５１ｇＮ４膜４を５００〜１００ＯＡの厚さに形成
した後、第４図に示すように、ソース・ドレイン・チャ
ンネル領域をフォト・レジスト１０等で覆い、被エツチ
ング領域のＳｉ、Ｎ、膜４を除去し、寄生チャンネル防
止のためのボロンのイオン注入１１を例えば、１００ｋ
ｅｖ で１ｘｔｏ＋ｉｃｍ−”程ｉ行りう。；ｃ；ｃで
、イオン注入に されたポリシリコン層１４にはボロン
がドーピングされ、後の熱処理（フィールド酸化）の際
に、ポリシリコン層３内にある程度拡散され、浮遊ケー
ト１４は低濃度ながらドーピングされて導電性を持つ。
して５１ｇＮ４膜４を５００〜１００ＯＡの厚さに形成
した後、第４図に示すように、ソース・ドレイン・チャ
ンネル領域をフォト・レジスト１０等で覆い、被エツチ
ング領域のＳｉ、Ｎ、膜４を除去し、寄生チャンネル防
止のためのボロンのイオン注入１１を例えば、１００ｋ
ｅｖ で１ｘｔｏ＋ｉｃｍ−”程ｉ行りう。；ｃ；ｃで
、イオン注入に されたポリシリコン層１４にはボロン
がドーピングされ、後の熱処理（フィールド酸化）の際
に、ポリシリコン層３内にある程度拡散され、浮遊ケー
ト１４は低濃度ながらドーピングされて導電性を持つ。
（３）これ以降は（実施例１）の（３）以降と全く同様
である。
である。
（５）効果の説明
以上の実施例から明らかなように、本発明を用いた場合
、フィールド酸化膜形成の際に浮遊ゲート中の不純物が
外部へアウト・ディフユーズし、半導体表面や酸化装置
内部を汚染したシ、あるいはフィールド酸化膜の下に拡
散して寄生ＭＯＳトランジスタの閾値電圧を低下させる
というような欠点を防止することが可能となシ、また、
浮遊ケートへの不純物のドーピングを半導体基板内部へ
の基板と同型の不純物のドーピング（メモリ・トランジ
スタの閾値電圧調整、あるいは寄生ＭＯ８）ランジスタ
の閾値電圧調整）と同一工程で行なうことが可能となる
ために、製造工程が安定化されると同時に短縮され、
、フィールド酸化膜形成の際に浮遊ゲート中の不純物が
外部へアウト・ディフユーズし、半導体表面や酸化装置
内部を汚染したシ、あるいはフィールド酸化膜の下に拡
散して寄生ＭＯＳトランジスタの閾値電圧を低下させる
というような欠点を防止することが可能となシ、また、
浮遊ケートへの不純物のドーピングを半導体基板内部へ
の基板と同型の不純物のドーピング（メモリ・トランジ
スタの閾値電圧調整、あるいは寄生ＭＯ８）ランジスタ
の閾値電圧調整）と同一工程で行なうことが可能となる
ために、製造工程が安定化されると同時に短縮され、
第１図乃至第３図は９、浮遊ケートが全ての方向につい
て自己整合的゛に形成されているＥＰＲＯＭを製造する
際の主要工程における断面構造の変化を工程順に示すも
のである。第４図乃至第９図は、本発明の実施例の主要
工程における断面構造を工程順に示すものである。 なお図において、１・・・・・・半導体基板、２・・・
・・・第１のケート絶縁膜、３．１３．１４・・・・・
・浮遊ケート、４・・＾・・第２のゲート絶縁膜、５・
・・・・・フィールド絶縁膜、６・・・・・・制御ケー
ト、７・・・・・・層間絶縁膜、８・・・・・・金属配
線、９・・・・・・Ｓｉ３Ｎ４膜表面の５ｔＯ２膜、１
０・・・・・・フォトレジスト、１１・・・・・・寄生
チャンネル防止のための不純物注入部分、１２・・曲メ
モリトランジスタの閾値電圧調整のための不純物注入部
分、２１・・曲コンタクト孔、２２・・四ソース領域、
２３・・・・・・ドレイン領域、である。 啼７縄 第２図 集３図 単４．凹 ／、ノ
て自己整合的゛に形成されているＥＰＲＯＭを製造する
際の主要工程における断面構造の変化を工程順に示すも
のである。第４図乃至第９図は、本発明の実施例の主要
工程における断面構造を工程順に示すものである。 なお図において、１・・・・・・半導体基板、２・・・
・・・第１のケート絶縁膜、３．１３．１４・・・・・
・浮遊ケート、４・・＾・・第２のゲート絶縁膜、５・
・・・・・フィールド絶縁膜、６・・・・・・制御ケー
ト、７・・・・・・層間絶縁膜、８・・・・・・金属配
線、９・・・・・・Ｓｉ３Ｎ４膜表面の５ｔＯ２膜、１
０・・・・・・フォトレジスト、１１・・・・・・寄生
チャンネル防止のための不純物注入部分、１２・・曲メ
モリトランジスタの閾値電圧調整のための不純物注入部
分、２１・・曲コンタクト孔、２２・・四ソース領域、
２３・・・・・・ドレイン領域、である。 啼７縄 第２図 集３図 単４．凹 ／、ノ
Claims (1)
- ソース・ドレイン領域を有する半導体基板と、この基板
上に第１の絶縁膜を介して形成された多結晶シリコンの
浮遊ゲートと、該浮遊ゲート上に第２の絶縁膜を介して
形成された制御ゲートと、前記半導体基板の非活性領域
に形成されたフィールド絶縁層とを具備し、前記浮遊ゲ
ートが前記フィールド絶縁層とオーバーラツプしないよ
うに形成されておシ、かつ前記浮遊ゲートが前記半導体
基板と同一導電型であることを特徴とする不揮発性半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22471182A JPS59114869A (ja) | 1982-12-21 | 1982-12-21 | 多結晶シリコンの浮遊ゲ−トを有する不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22471182A JPS59114869A (ja) | 1982-12-21 | 1982-12-21 | 多結晶シリコンの浮遊ゲ−トを有する不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114869A true JPS59114869A (ja) | 1984-07-03 |
Family
ID=16818045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22471182A Pending JPS59114869A (ja) | 1982-12-21 | 1982-12-21 | 多結晶シリコンの浮遊ゲ−トを有する不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114869A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303061B1 (ko) * | 1993-10-15 | 2001-11-22 | 이데이 노부유끼 | 비휘발성메모리장치와그제조방법 |
| KR100476025B1 (ko) * | 1999-11-12 | 2005-03-10 | 마이크로칩 테크놀로지 인코포레이티드 | 분할 게이트 이이피롬에서 메모리셀 및 선택게이트의 임계전압을 독립적으로 조절하는 장치 및 그 방법 |
-
1982
- 1982-12-21 JP JP22471182A patent/JPS59114869A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303061B1 (ko) * | 1993-10-15 | 2001-11-22 | 이데이 노부유끼 | 비휘발성메모리장치와그제조방법 |
| KR100476025B1 (ko) * | 1999-11-12 | 2005-03-10 | 마이크로칩 테크놀로지 인코포레이티드 | 분할 게이트 이이피롬에서 메모리셀 및 선택게이트의 임계전압을 독립적으로 조절하는 장치 및 그 방법 |
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