JPH01182999A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに係り、特に誤り訂正符号（Ｅｒ
ｒｏｒ　Ｃｏｒｒｅｃｔｉｎｇ　Ｃｏｄｅ、以下ＥＣＣ
と呼ぶ）を用いた誤り訂正機能を有する半導体メモリに
関する。

〔従来の技術〕

半導体メモリの高集積化に伴うメモリセルの縮小によっ
て、メモリセルの記憶情報がα線等によって破壊される
、いわゆるソフトエラーが問題になってきた。その対策
としては１例えばアイ・ニス・ニス・シー・シー、ダイ
ジェスト　オブ　テクニカル　ペーパーズ、第２２頁か
ら第２３頁、１９８７年２月　（ＩＳＳＣＣＤｉｇｅｓ
ｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ、　ｐｐ
。

２２〜２３．　Ｆｅｂ、　１９８７）において論じられ
テいるように、誤り訂正による方法が有効である。ここ
で誤り訂正について若干の説明をする。

誤り訂正とは、記憶すべき情報を担うビット（情報ビッ
ト）に一定の法則で冗長なビット（検査ビット）を付加
してデータに冗長性を持たせることにより、データの一
部に誤りが生じても、上記一定の法則性にてらして誤り
を検出・訂正することである。そして誤り訂正符号とは
、与えられた情報ビットに対して誤り訂正が可能なよう
に検査ビットを付加する法則を与える体系であり、この
誤り訂正符号には、２元符号と多元符号があり、２元符
号には更にハミング符号、水平垂直パリティ、ＢＣＨ符
号等がある。

誤り訂正の手続きは、シンドロームを計算する段階と、
そのシンドロームを用いて誤りが生じたビットを訂正す
る段階に分けられる。ここでシンドロームとは、データ
の誤りに関する情報を抽出したものであり、一定の法則
に従ってデータの中の一部のビットを選択し、それのパ
リティ　（偶奇性）検査を行うことにより計算される。

なお、誤り訂正符号およびそれを用いた誤り訂正方法に
ついては、たとえば宮用、他著：　「符号理論」昭晃堂
に詳細に記述されている。

さて、上記のようにソフトエラ一対策には誤り訂正によ
る方法が有効であるが、この方法には次のような問題が
ある。

誤り訂正を行うためには、記憶すべき情報を担うビット
に、検査ビットを付加しなければならない。この検査ビ
ットを記憶するために余分なメモリセルが必要であるか
ら、検査ビット数は少ない程望ましい６しかし、誤り訂
正に必要な検査ビット数には下限があることが符号理論
によって知られている。符号理論によれば、１回の誤り
訂正に用いる情報ビット数をｋ、検査ビット数をｍとし
たとき、計（ｋ＋ｍ）ビット中の１ビットが誤っても訂
正できるためには、 ｋ≦２’−１−ｍ（１） でなければならない。この式からｍが大きい程符号の冗
長度ｍ／には小さくなることがわかる。例えば、 ｋ＝３２ならばｍ≧６であるからｍ／に≧０．１９、ｋ
＝６４ならばｍ≧７であるからｍ／に≧０．１１゜ｋ＝
１２８ならばｍ≧８であるからｍ／に≧０．０６である
。したがって冗長度を小さくするためには１回の誤り訂
正に用いる情報ビット数ｋを大きくすればよい。

一方、誤り訂正回路には（ｋ＋ｍ）ビットの入力が必要
である。すなわち、メモリアレーと誤り訂正回路との間
には、（ｋ＋ｍ）本の配線が必要である。したがって配
線本数の観点からはｋは小さい方が望ましい。

これらの相反する要求に応える一方法が、特開昭６２−
１１９８００号において提案されている。第７図は、同
公開特許公報に示されている半導体メモリの構成図であ
る。図中、１１はメモリアレー、１２は情報ビットを記
憶するメモリブロック、１３は検査ビットを記憶するメ
モリブロック、１７はマルチプレクサ、１８は出力バッ
ファ、１９はセンスアンプ（読み出し増幅器）、２０は
パリティ検査回路、２１は誤り訂正回路、２２はシンド
ロームの計算を行うためにメモリブロック間を接続する
ためのバス（以下シンドロームバスという）である。こ
の半導体メモリでは、メモリアレー１１は、複数（ｂ個
、ここではｂ＝４）の情報ビット用メモリブロック１２
と１個の検査ビット用メモリブロック１３とに分割され
ている。各情報ビット用メモリブロック１２に近接して
パリティ検査回路２０と誤り訂正回路２１が設けられて
いる。パリティ検査回路２０はシンドローム計算の前段
処理、すなわちメモリブロック毎のパリティ検査を行う
。各パリティ検査回路２０および検査ビット用メモリブ
ロック１３はシンドロームバス２２によって接続されて
おり、ここでシンドローム計算の後段処理が行われる。

すなわち各パリティ検査結果が統合され、シンドローム
が生成される。各誤り訂正回路２１はこのシンドローム
を用いて誤り訂正を行う。訂正された情報は、マルチプ
レクサ１７、出力バッファ１８を経て出力端子Ｑ０〜Ｑ
、から出力される。

この方法によれば、メモリブロック間を結ぶ長い配線は
シンドロームバス２２だけになる。この配線本数はｍ本
（往復で２ｍ本）であるから、前述の（ｋ＋ｍ）本に比
べて著しく少なくてすむ。

〔発明が解決しようとする課題〕

上記従来技術の問題点は、メモリブロック間を結ぶ長い
配線の本数は上記のようにｍ本と少なくできるが、各メ
モリブロック１２および１３からの出力配線２３および
２４の数が多いことである。配線２３の本数は１メモリ
ブロツクにつきに／ｂ本、配線２４の本数はｍ本である
。したがって合計（ｋ＋ｍ）本の配線が必要であるとい
う事情は従来と変わらない。この配線はメモリセルに直
結して配置する必要があるので、各メモリブロック１２
および１３の占有面積の増大、半導体メモリのチップ面
積の増大をもたらす。

本発明の目的は、上記問題点を解決し、チップ面積増加
の少ない誤り訂正機能付半導体メモリを提供することに
ある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明では、情報ビット用の
各メモリブロック出力から、一方では出力用ビットを選
択するとともに、他方、パリティ検査のための所要ビッ
トを選択し該所要ビットのパリティ検査を行うよう、選
択回路とパリティ検査回路とを上記情報ビット用の各メ
モリブロックに直結して設け、該パリティ検査回路出力
を用い、シンドローム生成回路を介して上記出力用ビッ
トの誤り訂正を行うよう構成することとした。

〔作　　用〕

各メモリブロック出力から、一方では出力用ビットを選
択するとともに、他方、パリティ検査のための所要ビッ
トを選択し、該ビットのパリティ検査を行うよう、選択
回路とパリティ検査回路とを上記各メモリブロックに直
結して設けることにより、各メモリブロックから出力さ
れる情報は。

誤りは未訂正の出力用ビットとシンドローム計算の中間
結果となる。配線本数の観点で云えば、前者の出力用ビ
ットとしては１乃至数少ない所要数を選択し得るし、ま
た後者のシンドローム計算の中間結果はシンドロームの
ビット数ｍに相当するものであるから、これらの合計か
ら成る各メモリブロックの出力本数は従来のに／ｂ本に
比べて少なくできる。すなわち、本発明の構成が各メモ
リブロックからの出力配線本数を低減させるものである
。

〔実施例〕 以下、本発明の実施例を図面により説明する。

以下の説明では、ＦＣＣとしてハミング符号を用いた場
合について説明するが、他の符号１例えば水平垂直パリ
ティやＢＣＨ符号を用いた場合でも本発明は適用できる
。また、ＤＲＡＭ　（ダイナミックランダムアクセスメ
モリ）に適用した場合について説明するが、本発明は、
他の半導体メモリ、例えばＳＲＡＭ（スタティックラン
ダムアクセスメモリ）やＲＯＭ　（読み出し専用メモリ
）にも適用できる。また、１個のメモリセルに多値情報
を記憶する多値メモリにも適用できる。この場合は。

特開昭６０−１６３３００号において論じられているよ
うに、ＦＣＣとして多元符号を用いることが有効である
。

第１図に１本発明の第１の実施例である半導体メモリの
構成図を示す０図中、１１はメモリアレー、１２は情報
ビットを記憶するメモリブロック、１３は検査ビットを
記憶するメモリブロック、１８は出力バッファ、１９は
センスアンプ、２１は誤り訂正回路。

２２はシンドロームバス、２６はマルチプレクサ、２７
はパリティ検査回路である。この半導体メモリでは、メ
モリアレー１１は前記の従来例と同じように、複数（ｂ
個、ここではｂ＝４）の情報ビット用メモリブロック１
２と１個の検査ビット用メモリブロック１３とに分割さ
れている。

この実施例が従来例と異なる点は、各メモリブロック１
２に直結してパリティ検査回路２７が設けられているこ
と、およびデータ出力用の配線２８とシンドローム計算
用の配線２９とを分離したことである。前記の従来例で
は、各メモリブロックから出力されるのは読出されたデ
ータそのものであったため、各メモリブロックの出力配
線数はに／ｂ本であった。しかし本発明ではパリティ検
査回路２７がメモリブロックに直結して配置されている
ため、各メモリブロックから２９を通して出力されるの
は、シンドローム計算の途中結果である。この出力に要
する配線本数は、シンドロームのビット数ｍに等しい、
一方、データ出力用としては、マルチプレクサ２６によ
って選択された、本実施例の場合、１ビットのみが２８
を通して出力される。結局、各メモリブロックの出力配
線数は、合計（ｍ＋１）本であり、従来のに／ｂ本に比
べて少なくすることができる。例えば、ｋ＝１２８、ｍ
＝８、ｂ＝４の場合、ｍ＋１＝９．に／ｂ＝３２であり
、配線本数は従来の約３０％ですむ。なお、メモリブロ
ック間を結ぶ長い配線の本数がｍ本（往復で２ｍ本）で
よいという従来例の利点は、本実施例にもあてはまる。

第２図に本発明の第２の実施例である半導体メモリの構
成図を示す。第１図の実施例との相異点は、シンドロー
ムバス２２の配線方法である。第１図では折り返して配
線していたため、往復で一２ｍ本の配線が必要であった
が、本実施例ではｍ本でよい。ただし、各メモリブロッ
ク１２から誤り訂正回路２１まで、ｂ本のデータ出力用
の配線２８が必要である。したがって、メモリブロック
間を結ぶ長い配線の本数は合計（ｍ　十ｂ　）本であり
、ｂ＜ｍであれば２ｍ本より少なくすることができる。

また、シンドロームバス２２の配線長が第１図に比べて
短いので、配線の寄生容量や寄生抵抗が小さくなり、誤
り訂正の高速化が図れる。さらに、誤り訂正回路２１を
１カ所に集中して配置することにより、チップ面積の利
用効率がよくなる。なお、本実施例のようにシンドロー
ムバスを折り返さないような構成にできるのも、本発明
の適用により。

メモリブロック間を結ぶ長い配線の本数を（ｍ＋ｂ）本
のように少なくできるようになるからである。

ここで第１図および第２図の実施例におけるメモリブロ
ックについて詳細に説明する。第３図に情報ビット用メ
モリブロックとその周辺の回路図を示す。これはＤＲＡ
Ｍ　（ダイナミックランダムアクセスメモリ）の例であ
るが、本発明は他の半導体メモリにも適用できることは
前述のとおりである。

１個のメモリブロック１２は、図の上下方向に配置され
たに／ｂ個のメモリサブブロック１００がら成る。セン
スアンプ１９、マルチプレクサ２６、およびパリティ検
査回路２７も同様に、それぞれに／ｂ個のサブブロック
１１０，１２０．１３０から成る。パリティ検査は各サ
ブブロックから１ビットずつ選択された計に／ｂビット
のデータについて行われる。

１個のメモリサブブロック１００内には、ｄ対のビット
線ＢＪ、Ｌ（ｊ＝０〜ｄ−１）が配置されており、Ｍｏ
Ｓトランジスタ１０２とキャパシタ１０３から成るメモ
リセル１０１がワード線Ｗｉとビット線対との各交点に
配置されている。１個のセンスアンプサブブロック１１
０内には、ビット線対Ｂ、、■の電圧を差動増幅するた
めの差動アンプ１１１がｄ個配置されている。なお、図
に示したのは、１対のビット線が平行に配置されている
、いわゆる折り返しビット線対上であるが、オープンビ
ット線方式でも差し支えない。

マルチプレクサは、パリティ検査のために、各サブブロ
ックから１ビットずつ、計に／ｂビットを選択する。そ
れとともにデータ出力のためにメモリブロック全体から
１ビットを選択する。デコーダ１４０および１４１は、
これらの選択を制御する。

デコーダ１４０は、各サブブロック内のｄ対のビット線
のうちの１対だけをＭＯＳトランジスタ１２１および１
２２を介してサブ入出力線ａＪ、ａｊに接続する。これ
により、ビット線対上の情報が、サブ入出力線を通して
パリティ検査サブブロック１３０に送られる。一方、デ
コーダ１４１は、ｋ／ｂ対のサブ入出力線のうちの１対
だけをｌＭＯＳトランジスタ１２３および１２４を介し
て共通入出力線工１０５Ｉ１０に接続する。これにより
、ビット線対上の情報が、サブ入出力線、共通入出力線
を通して出力される。なおマルチプレクサおよびデコー
ダの配置位置は、図の例に限られるわけではない。たと
えば、パリティ検査のためのマルチプレクサとデコーダ
１４０とをメモリブロックの片側に配置し、データ出力
のためのマルチプレクサとデコーダ１４１とを反対側に
配置するという方法でもよい。

また、メモリブロック毎にデコーダを設けるかわりに、
特開昭５７−１９８５９２号で提案されているように、
デコーダはチップの端に１個だけ設け、その出力信号を
各メモリブロックに分配するという方法でもよい。

パリティ検査回路２７は、各サブ入出力線ａＪ。

ａ、＋（ｊ＝Ｏ〜に／ｂ−１）を通して送られてきたデ
ータのパリティ検査を行う。回路内には、図の上下方向
にｍ本のパリティ検査用信号線１３１が配線されており
、その上端からパリティ検査の結果ｐ。−Ｐｍ−ｘが出
力される。信号線１３１とサブ入出力線との交点（全部
でｍ　ｋ　／　ｂ個所ある）の−部には排他的論理和ゲ
ート１３２が設けられている。

ゲートが設けられている交点においては、サブ入出力線
上の信号と図の下方から入力された信号との排他的論理
和が上方に出力される。ゲートが設けられていない交点
においては、下方からの信号がそのまま上方に送られる
だけである。各交点に排他的論理和ゲートを設けるか否
かは、使用するＦＣＣのパリティ検査行列によって定め
る。次にその方法を説明する。

ＦＣＣとして情報ビット数に＝３２、検査ビット数ｍ＝
６のハミング符号を用い、メモリブロック数ｂ＝４の場
合について説明する。パリティ検査行列を ・・・・・・（２） とする。シンドロームＳは、メモリから読み出された情
報ビットａ。−８３１と検査ビットａ３２〜ａ３’ｌを
並べて得られるベクトル との積、　　　　　　　　　　　　　　　　　　　１１
．１．５＝Ｈａ　　　　　　　　　　　　　　　　・・
・・・・（４）である。ここで加算は２を法として行う
。すなわち、加算した結果が奇数であれば１１１　ＩＩ
で、偶数であればＩｔ　Ｏ１７とする。これを計算する
ために、各メモリブロックでは、Ｈの一部とａの一部と
の積を計算する。例えば第１の情報ビット用メモリブロ
ックでは、 との積を計算する。そのためには、Ｈｌの゛１″に対応
する箇所には排他的論理和ゲートを設け、“０”に対応
する箇所には設けないようにする。

すなわち、第４図にように排他的論理和ゲートを配置す
ればよい。

なお、パリティ検査行列は（２）式に示したものに限ら
れるわけではない。行列中の１”が１個の排他的論理和
ゲートに対応するので、ＩＩ　Ｉ　ＩＩの数が少なく、
しかも各行に平均して配置されている方が、パリティ検
査の高速化のために望ましい。例えば、 ・・・・・・（７） をパリティ検査行列とすれば、１メモリブロツク内で１
本のパリティ検査用信号線に接続される排他的論理和ゲ
ートの数は、たかだか４個である。

これは（２）式を用いた場合（最高８個）よりも少なく
、パリティ検査の高速化が図れる。

本回路の特徴は、１回の誤り訂正に用いられるビット同
士が、互いにビット線ｄ本分離れていることである。そ
のため、１回のα線の入射によって、１回の誤り訂正に
用いられるビットのうちの２ビット以上が同時に破壊さ
れる確率は非常に小さい。したがって、複雑な多重誤り
訂正符号を用いなくても、単一誤り訂正符号で十分誤り
訂正することができる。

以上の実施例では、パリティ検査用信号線の本数は、シ
ンドロームのビット数と同じ、ｍ本であった。しかし、
パリティ検査行列の工夫により、この本数を減らすこと
も可能である。次にこの方法を説明する。

パリティ検査行列と、して、例えば、 ・・・・・・（８） を採用する。すなわち、第１行〜第３行には、各８列の
中では互いに異なるような配列が、８列毎に繰り返され
るように配置する。第４行〜第６行には、８列毎にすべ
て０”またはすべて“１′″を配置する。このようなパ
リティ検査行列でも、単一誤り訂正符号としての条件は
満足している。

こうすると、例えば第１のメモリブロックでなすべきこ
とは、 との積を計算することである。すなわち、Ｐ　ｏ　”　
ａ　１■ａ３■ａ、■ａ７　　　　　　　・・・（１１
）Ｐ１＝ａｚ■ａ３Φａ＠■ａ、　　　　　　　　　−
（１２）Ｐ２”ａ４■ａ５■ａ６■ａ７　　　　　　　
・・・（１３）Ｐ３＝ａＯ■ａ１■ａ２■ａ、■ａ４■
ａ、■ａ６■ａ７・・・（１４） Ｐ　４　＝　ａ　ｏ■ａ１■ａ２■ａ３■ａ４■ａ５■
ａ６■ａ７・・・（１５） 、５＝０　　　　　　　　　　　　　　　・・・（１６
）を計算しなければならない、ところがｐ、とｐ４は同
じであり、ｐ、は計算不要である。したがって、計算す
べきパリティはｐ。−ｐ、の４つだけである。

前実施例では−Ｐａ〜Ｐ、をすべで計算しなければなら
なかったため、パリティ検査用信号線はｍ＝６本必′要
であった。それに対して本実施例では、計算すべきパリ
ティの数は４つであるから、第５図に示すように、パリ
ティ検査用信号線は４本でよい。第２〜第４のメモリブ
ロックでも同様に。

計算すべきパリティの数が４つであることは（８）式か
ら明らかである。

本実施例でｐ□とｐ４が同じである場合のように、パリ
ティ検査回路の出力ビットのうち少なくとも２ビットが
常に同一であるか、あるいは本実施例でＰ　ｓ　”　Ｏ
の出力ビットを有するように、パリティ検査回路の出力
ビットのうち少なくとも１ビットが情報ビットに依存し
ない定数となるよう検査行洒を構成させることによりパ
リティ検査用信号線の本数をシンドロームのビット数よ
り小さくすることができる。

なお、（８）式のパリティ検査行列には、“１”の配置
が規則的であるという別の利点もある。そのため、パリ
ティ検査回路の設計が容易になる。

次にパリティ検査回路に用いる排他的論理和ゲートの実
現方法について述べる。第６図（ａ）は、ＣＭＯ５回路
による排他的論理和ゲートの回路図である。ここで、１
５０〜１５４はｐチャネルＭＯＳトランジスタ、１５５
〜１５９はｎチャネルＭＯＳトランジスタである。この
他に第６図（ｂ）に示す実現方法もある。この回路は４
個のｎチャネルＭＯＳトランジスタ１６０〜１６３から
成る。この回路では、パリティ検査用信号は、ｂと１と
の差動で入力され、Ｃとτとの差動で出力される。サブ
入出力線の信号もａとｉとの差動で入力される。ａ＝Ｏ
（低電位）、ａ　＝１（高電位）のときは、１６０と１
６１が導通、１６２と１６３が非導通であるから、ｃ＝
：ｂ、π＝τである。ａ＝１、ａ　＝Ｏのときは、１６
２と１６３が導通、１６０と１６１が非導通であるから
、Ｃ＝τ、τ＝ｂであり、出力Ｃはａとｂとの排他的論
理和となる。この回路は、必要なＭＯＳ）−ランジスタ
数が少なく、しかもす、ｂがドレインから入力されるた
めに遅延時間が小さいという利点がある。

〔発明の効果〕

以上説明したように、本発明によれば、各メモリブロッ
クからの出力配線数を少なくすることができる。すなわ
ち、例えば、情報ビット数が１２８、検査ビット数が８
で４個の情報ビット用メモリブロック数を有する場合を
例にとれば、各メモリブロックの出力配線本数は、従来
の３２本（１２８／　４　）に対し本発明では９本（８
＋１）にすることができるように、従来の約３０％に低
減される。したがって本発明によればチップ面積増加の
少ない誤り訂正機能付半導体メモリを作ることができる
効果を有する。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成図、第２図は本発
明の第２の実施例の構成図、第３図は本発明の実施例に
おける情報ビット用メモリブロックとその周辺の回路図
、第４図はパリティ検査回路における排他的論理和ゲー
トの配置側図、第５図はパリティ検査用信号線の低減側
図、第６図（ａ）、（ｂ）はＣＭＯ３回路による排他的
論理和ゲートの回路側図、第７図は従来例の構成図。 （符号の説明） １１・・・メモリアレー １２・・・情報ビット用メモリブロック１３・・・検査
ビット用メモリブロック１８・・・出力バッファ　　　
１９・・・センスアンプ２１・・・誤り訂正回路　　　
２２・・・シンドロームバス２６・・・マルチプレクサ
　　２７・・・パリティ検査回路２８・・・データ出力
用の配線 ２９・・・シンドローム計算用配線

Claims (1)

1. 【特許請求の範囲】 １、情報ビット用の複数のメモリブロックと、情報ビッ
   トを検査するパリテイ検査回路と、該パリテイ検査回路
   の出力を利用してデータの誤り情報の抽出を行うシンド
   ローム生成回路と、生成されたシンドロームを用いて上
   記情報ビットの誤り訂正を行う誤り訂正回路とを有する
   半導体メモリにおいて、上記情報ビット用の各メモリブ
   ロック出力から、一方では出力用ビットを選択するとと
   もに、他方、パリテイ検査のための所要ビットを選択し
   、該所要ビットのパリテイ検査を行うよう、選択回路と
   パリテイ検査回路とを上記情報ビット用の各メモリブロ
   ックに直結して設け、該パリテイ検査回路出力を用い、
   上記シンドローム生成回路を介して上記出力用ビットの
   誤り訂正を行うようなされた構成を特徴とする半導体メ
   モリ。 ２、上記パリテイ検査回路の出力のうち、少なくとも２
   ビットが常に同一であるか或いは少なくとも１ビットが
   情報ビットに依存しない定数となるよう構成されたこと
   を特徴とする、特許請求の範囲第１項記載の半導体メモ
   リ。