KR20080080882A - Ecc용 레이어를 구비하는 다층 구조 반도체 메모리 장치및 이를 이용하는 에러 검출 및 정정 방법 - Google Patents
Ecc용 레이어를 구비하는 다층 구조 반도체 메모리 장치및 이를 이용하는 에러 검출 및 정정 방법 Download PDFInfo
- Publication number
- KR20080080882A KR20080080882A KR1020070021171A KR20070021171A KR20080080882A KR 20080080882 A KR20080080882 A KR 20080080882A KR 1020070021171 A KR1020070021171 A KR 1020070021171A KR 20070021171 A KR20070021171 A KR 20070021171A KR 20080080882 A KR20080080882 A KR 20080080882A
- Authority
- KR
- South Korea
- Prior art keywords
- memory device
- layer
- cell array
- semiconductor memory
- parity
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
E C C용 레이어를 구비하는 다층 구조 반도체 메모리 장치 및 이를 이용하는 에러 검출 및 정정 방법이 개시된다. 본 발명의 실시예에 따른 다층 구조 반도체 메모리 장치는 제 1 내지 제 n(n은 자연수) 층 노말 셀 어레이들 및 패리티 셀 어레이를 구비한다. 제 1 내지 제 n 층 노말 셀 어레이는 노말 데이터가 저장된다. 패리티 셀 어레이는 패리티 데이터가 저장되고 상기 제 1 내지 제 n 층 노말 셀 어레이들과 다른 층의 메모리 셀 어레이에 형성된다. 본 발명에 따른 다층 구조의 반도체 메모리 장치는 ECC 연산을 위한 패리티 셀 어레이를 노말 데이터와 다른 층의 메모리 셀 어레이에 구비함으로써, 칩 사이즈를 줄일 수 있는 장점이 있다.
Description
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 다층 구조를 갖는 반도체 메모리 장치의 개략적으로 나타내는 측면도이다.
도 2는 양방향성 RRAM의 메모리 셀 구조를 개략적으로 나타내는 도면이다.
도 3은 도 2의 양방향성 RRAM의 메모리 셀 특성을 나타내는 그래프이다.
도 4는 도 2의 메모리 셀에 데이터를 기입하는 동작을 개략적으로 나타내는 도면이다.
도 5는 ECC 엔진을 구비하는 반도체 메모리 장치를 개략적으로 나타내는 블럭도이다.
도 6은 ECC 연산에서의 데이터 비트와 패리티 비트에 따른 셀 오버헤드를 나타내는 도면이다.
도 7은 본 발명의 제 1 실시예에 따른 ECC용 레이어를 구비하는 다층 구조 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 8은 도 7의 패리티 셀 어레이를 보다 자세히 나타내는 도면이다.
도 9는 본 발명의 제 2 실시예에 따른 ECC용 레이어를 구비하는 다층 구조 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 10는 본 발명의 제 3 실시예에 따른 ECC용 레이어를 구비하는 다층 구조 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 11은 본 발명의 제 4 실시예에 따른 ECC용 레이어를 구비하는 다층 구조 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 12는 본 발명의 제1 실시예에 따른 다층 구조 반도체 메모리 장치에서의 에러 검출 및 정정 방법을 설명하기 위한 도면이다.
도 13은 도 12의 ECC에러 검출 및 정정 방법을 나타내는 순서도이다.
도 14는 본 발명의 제 2 실시예에 따른 다층 구조 반도체 메모리 장치에서의 에러 검출 및 정정 방법을 나타내는 순서도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 E C C용 레이어를 구비하는 다층 구조 반도체 메모리 장치 및 이를 이용한 에러 검출 및 정정 방법에 관한 것이다.
PRAM(Phase change RAM), MRAM(Magnetic RAM) 및 RRAM(Resistive RAM) 등과 같은 저항 소자 메모리 장치들은 DRAM(Dynamic Random Access Memory)의 고집적성, FLASH 메모리의 비휘발성, SRAM(Static RAM)의 고속성을 구비함으로써, 차세대 메모리 장치로 거론되고 있다. 그러나, 고집적화 및 저전력화의 요구는 나날이 증가하고 있어, 트랜지스터를 메모리 장치의 스위칭 소자로 사용하는 종래 메모리 장치들의 칩 사이즈(chip size) 감소에 한계가 발생한다.
따라서, 도 1과 같은 다층 구조를 갖는 반도체 메모리 장치의 필요성이 대두된다. 도 1의 다층 구조 반도체 메모리(100)는 실리콘 기판(SUB)의 상부에 형성된 제 1 내지 제 3 층 메모리 셀 어레이(L1 ~ L3)를 구비한다. 그런데, 트랜지스터를 스위칭 소자로 사용하는 메모리로는 도 1과 같은 다층 구조를 형성하기 어려운 문제가 있다. 트랜지스터는 실리콘 기판상에 형성되므로, 제 2 및 제 3 층 메모리 셀 어레이와 같이, 실리콘 기판이 아닌 다른 층 메모레 어레이 셀 위에 형성되도록 구현하는 것이 곤란하기 때문이다.
따라서, 나노믹(non-ohmic) 물질을 구비하는 RRAM을 이용한 다층 구조 반도체 메모리 장치가 논의되고 있다. 나노믹 물질을 구비하는 RRAM에 대하여 알아본다.
도 2는 양방향성 RRAM의 메모리 셀 구조를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 양방향성 RRAM의 각 메모리 셀은 나노믹(non-ohmic) 물질 및 저항 가변 소자를 구비한다. RRAM은 저항 가변 소자의 저항값 변화를 이용하여 데이터를 기입한다. 저항 가변 소자는 제 1 전극과 제 2 전극사이에 저항 가변체(Resistance variable substance)를 구비한다.
저항 가변체는 인가되는 전압 또는 전류에 따라서 저항값이 변한다. 단방향 성(uni-directional) RRAM의 경우, 인가되는 전압 또는 전류의 크기에 따라서 저항값이 변한다. 반면, 양방향성(bi-directional) RRAM의 경우, 인가되는 전압 또는 전류의 크기 및 방향에 따라서 저항값이 변한다.
도 2의 양방향성 RRAM은 나노믹 물질을 구비함으로써 상기와 같은 양방향성을 실현한다. 나노믹 물질은 소정의 전압 범위(-3V ~ 3V) 내에서는 고저항 상태를 갖는다. 나노믹 물질이 고저항 상태에 있는 경우, 저항 가변 소자에 전류가 공급되지 아니한다.
반면, 나노믹 물질은 상기 소정의 전압 범위 이외(-3V 이하 또는 3V 이상)에서 저저항 상태를 갖으므로, 저항 가변 소자에 전류가 공급된다. 나노믹 물질 및 저항 가변 소자를 구비하는 양방향성 RRAM에 대해서는 미국등록특허 6,909,632호 및 6,753,561호에 보다 자세히 설명된다.
도 3은 도 2의 양방향성 RRAM의 메모리 셀 특성을 나타내는 그래프이다.
도 2 및 도 3을 참조하면, 저항 가변체에 6V의 기입 전압(VW)이 인가되면, 대응되는 셀은 제 1 저항값을 갖는다. 반면, 저항 가변체에 -6V의 기입 전압(-VW)이 인가되면, 대응되는 메모리 셀은 제 2 저항값을 갖는다.
양방향성 RRAM에서 데이터 "1"은 셀이 제 1 저항값을 갖는 경우로, 데이터 "0"은 셀이 제 2 저항값을 갖는 경우로 설정될 수 있다. 즉, 양방향성 RRAM에서, 데이터 "1" 및 "0"은 서로 셀 양단 전압의 크기는 동일하나 극성이 반대인 기입 전압을 사용하여 기입할 수 있다.
도 3의 (a) 및 도 3의 (b)는 도 1의 메모리 셀에 데이터를 기입하는 동작을 개략적으로 나타내는 도면이다.
도 3의 (a)을 참조하면, 워드 라인(WL)에 3V를 인가하고 비트 라인(BL)에 -3V를 인가함으로써 데이터 "0"이 셀(동그라미 표시)에 기입된다. 반면, 워드 라인(WL)에 -3V를 인가하고 비트 라인(BL)에 3V를 인가함으로써 데이터 "1"이 셀에 기입된다. 이때, 비선택된 워드 라인(WL`) 및 비트 라인(BL`)에는 0V가 인가된다.
도 3의 (b)를 참조하면, 워드 라인(WL)에 6V를 인가하고 비트 라인(BL)에 0V를 인가하며 비선택된 워드 라인(WL`) 및 비트 라인(BL`)에 3V를 인가함으로써, 데이터 "0"이 셀에 기입된다. 반면, 워드 라인(WL)에 0V를 인가하고 비트 라인(BL)에 -6V를 인가하며 비선택된 워드 라인(WL`) 및 비트 라인(BL`)에 -3V를 인가함으로써. 데이터 "1"이 셀에 기입된다.
다만, 도 3의 (b)와 같이 기입 전압(VW = 6V, -VW = -6V)을 워드 라인 또는 비트 라인에 인가하여 데이터를 기입하는 경우는 데이터 값에 따라 비선택된 워드 라인 및 비트 라인의 전압이 달라지는바, 도 3의 (a)의 기입 전압의 1/2 전압(1/2VW = 3V, -1/2VW = -3V)을 워드 라인 또는 비트 라인에 인가하여 데이터를 기입하는 것이 보다 효율적이라 할 수 있다.
이렇듯, 나노믹 물질은 구비하는 RRAM은 적층이 용이할 뿐 아니라 그 동작의 제어가 용이하여, 다층 구조 메모리 장치로 구현될 수 있는 유력한 메모리로 인식되고 있다.
다층 구조를 적용함으로써 반도체 메모리 장치의 칩 사이즈를 줄이기 위한 노력과 더불어, 반도체 메모리 장치의 수율의 증대가 중요시된다. 반도체 메모리 장치의 용량이 기하급수적으로 증대됨에 따른 결함 셀(weak cell)들이 발생할 확률이 높아지고 있기 때문이다.
반도체 메모리 장치는 많은 수의 메모리 셀들로 구성된다. 그러나, 이러한 메모리 셀들 중에서 어느 하나의 메모리 셀이라도 제대로 동작하지 못하면 반도체 메모리 장치는 더 이상 적절한 역할을 수행하지 못한다. 따라서, 보다 효율적인 결함 셀의 검출 및 정정은 수율을 높이는데 중요한 이슈이다.
이를 해결하기 위한 하나의 방법으로써 결함 셀을 여분의 다른 셀로 대체하여 수율을 향상시키는 리던던시 회로를 내장하는 기술이 널리 사용되고 있다. 일반적으로, 리던던시 회로는 여분의 행과 열로 배열되는 리던던시 메모리 셀 블락을 구동하며 결함 셀을 대체하여 리던던시 메모리 셀 블락 내의 리던던시 셀을 선택한다. 즉, 결함 셀을 지정하는 어드레스 신호가 입력되면, 결함이 발생한 노멀 메모리 셀을 대신하여 리던던시 메모리 셀이 선택된다.
그런데, 이러한 리던던시 방법으로는 리던던시 셀들이 대체하고자 하는 메모리 셀의 개수를 미리 설정하여 메모리 셀 블락 가까이에 배치되기 때문에, 한정된 리던던시 셀 갯수 이상으로 결함 셀이 발생되는 경우 리던던시 셀로 대체하고 난 후 남은 나머지 결함 셀을 더 이상 구제를 할 수 없어서 반도체 메모리 장치는 최종 불량으로 판정되어 버려지게 된다. 따라서, 반도체 메모리 장치의 수율을 향상시키는 데에 일정한 제한이 따르게 된다.
반도체 메모리 장치의 수율을 향상시키는 다른 방법으로써 오류 체크 및 정정(Error Check and Correction: 이하 "ECC" 라 칭함) 기능이 반도체 메모리 장치에 내장된다.
도 5는 ECC 엔진을 구비하는 반도체 메모리 장치를 개략적으로 나타내는 블럭도이다.
도 5를 참조하면, ECC 엔진(540)을 구비하는 반도체 메모리 장치(500)의 메모리 셀 어레이(520)는 노말 데이터(NDTA)를 저장하는 노말 데이터 영역(522) 및 ECC 연산용 패리티 데이터(parity data)(PDTA)를 저장하는 패리티 데이터 영역(524)으로 나뉜다. ECC 엔진(540)은 노말 데이터(NDTA)가 기입될 때 노말 데이터(NDTA)에 대응되는 패리티 데이터(PDTA)를 저장하고, 노말 데이터(NDTA)가 판독될 때 저장된 패리티 데이터(PDTA)를 이용하여 ECC 연산을 수행한다.
이때, 패리티 데이터(PDTA)는 노말 데이터(NDTA)와 패리티 데이터(PDTA)의 배타적 논리합 연산(EOR), 즉 ECC 연산의 결과가 항상 일정한 값이 되도록 설정된다. 예컨대, 홀수 패리티 시스템의 경우 ECC 연산의 결과는 항상 "1"이 될 수 있고, 짝수 패리티 시스템의 경우 ECC 연산의 결과는 항상 "0"이 될 수 있다. ECC 엔진(540)은 ECC 연산의 결과가 정해진 값 이외의 값이면 노말 데이터를 결함 데이터로 인식하고, 이를 정정하여 출력한다.
ECC 연산에 사용되는 패리티 데이터의 비트 수는 필요한 에러 체크 및 정정 성능에 의존하여 선택된다. 에러 정정을 위하여 패리티 비트를 많이 사용할수록 정정할 수 있는 에러의 개수는 증가하지만 셀 오버헤드(cell overhead)가 커지기 때 문이다.
도 6은 노말 데이터의 비트 수와 패리티 데이터의 비트 수의 관계를 나타내는 도면이다.
도 6은 1 비트의 에러를 정정할 수 있는 해밍 코드(hamming code)를 사용한 경우를 나타낸다. 도 6을 참조하면, 8개의 데이터 비트에서 1 비트의 에러를 정정하기 위해서 필요한 패리티 비트의 수는 4개이다. 예를 들어 1GB(giga byte)의 데이터를 저장하기 위해서는 0.5GB는 패리티 데이터가 필요하다.
따라서, ECC 연산을 위한 패리티 데이터 저장 공간으로 인한 메모리 사이즈의 증가, 즉 셀 오버헤드의 문제가 발생한다. 비록, 패리티 데이터의 비트 수를 증가시켜 셀 오버헤드를 감소시킬 수는 있으나, 정확한 에러 검출에 따른 한계가 존재한다.
더욱이, 종래 기술에 따른 메모리 장치는 도 5에 도시된 바와 같이, 노말 데이터 영역(522)과 패리티 데이터 영역(524)은 동일 평면상에 위치한다. 따라서, 이러한 ECC 연산을 위한 패리티 데이터 저장 영역은 칩 사이즈를 줄이는데 또 다른 이슈가 될 수 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는 ECC용 패리티 데이터 저장 영역을 구비하면서도 칩 사이즈를 줄일 수 있는 다층 구조의 반도체 메모리 장치를 제공하는데 있다.
또한, 본 발명이 이루고자하는 다른 기술적 과제는 ECC용 패리티 데이터 저 장 영역을 구비하면서도 칩 사이즈를 줄일 수 있는 다층 구조의 반도체 메모리 장치에서의 에러 검출 및 정정 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 다층 구조 반도체 메모리 장치는 제 1 내지 제 n(n은 자연수) 층 노말 셀 어레이들 및 패리티 셀 어레이를 구비한다.
제 1 내지 제 n 층 노말 셀 어레이는 노말 데이터가 저장된다. 패리티 셀 어레이는 패리티 데이터가 저장되고 상기 제 1 내지 제 n 층 노말 셀 어레이들과 다른 층의 메모리 셀 어레이에 형성된다.
상기 반도체 메모리 장치는 ECC 엔진을 더 구비한다. ECC 엔진은 상기 노말 데이터가 상기 메모리 장치로 기입될 때 상기 노말 데이터에 대응되는 패리티 데이터를 저장하고, 상기 노말 데이터가 판독될 때 저장된 패리티 데이터를 이용하여 ECC 연산을 수행하여 에러를 검출 및 정정한다.
상기 패리티 셀 어레이는 제 k(1≤k≤n-1, k는 자연수) 층 노말 셀 어레이가 제 k+1 층 노말 셀 어레이의 하층이라 할 때, 상기 제 1 층 노말 셀 어레이의 하층에 위치할 수 있다. 상기 패리티 셀 어레이는, 상기 제 n 층 노말 셀 어레이의 상층에 위치할 수 있다. 상기 패리티 셀 어레이는 상기 제 k 층 노말 셀 어레이와 상기 제 k+1 층 노말 셀 어레이의 사이에 위치할 수 있다.
상기 패리티 셀 어레이는, 상기 제 1 내지 제 n 층 노말 셀 어레이 중 적어도 하나 이상의 층의 노말 셀 어레이에 대한 패리티 데이터를 저장하는 서브 영역 과 다른 층의 노말 셀 어레이를 저장하는 서브 영역을 달리한다. 상기 패리티 셀 어레이는, 각각의 상기 제 1 내지 제 n 층 노말 셀 어레이에 대응되는 패리티 데이터를 저장하는 제 1 내지 제 n 서브 영역을 구비한다.
바람직하게는 상기 패리티 셀 어레이는 선택 신호에 응답하여 노말 셀 어레이로 전환될 수 있다. 상기 n은 3일 수 있다. 상기 반도체 메모리 장치는 RRAM일 수 있다.
즉, 본 발명의 제 1 실시예에 따른 다층 구조 반도체 메모리 장치는 상기 제 1 내지 제 n 층 메모리 셀 어레이에 저장되는 노말 데이터에 대한 ECC 연산용 패리티 데이터를 저장하는 패리티 셀 어레이를 상기 제 1 내지 제 n 층 메모리 셀 어레이와 층을 달리하여 구비한다.
상기 기술적 과제를 해결하기 위한 본 발명의 제 2 실시예에 따른 다층 구조 반도체 메모리 장치는 제 1 내지 제 n 층 메모리 셀 어레이를 구비하고, 상기 제 1 내지 제 n 층 메모리 셀 어레이 중 적어도 하나의 층을 다른 층의 메모리 셀 메모리 셀 어레이에 저장되는 노말 데이터에 대한 ECC 연산용 패리티 데이터를 저장하는 패리티 셀 어레이로 사용한다.
상기 기술적 과제를 해결하기 위한 본 발명의 제 3 실시예에 따른 다층 구조 반도체 메모리 장치는 상기 제 1 내지 제 n 층 메모리 셀 어레이 중 적어도 하나의 층의 메모리 셀 어레이의 일부 영역을 각 층의 메모리 셀 어레이에 저장되는 노말 데이터에 대한 ECC 연산용 패리티 데이터를 저장하는 패리티 데이터 저장 영역으로 사용한다.
상기 기술적 과제를 해결하기 위한 본 발명의 제 4 실시예에 따른 다층 구조 반도체 메모리 장치는 노말 데이터가 저장되는 제 1 층 노말 셀 어레이 및 패리티 데이터가 저장되고 상기 제 1 층 노말 셀 어레이와 다른 층에 형성되는 패리티 셀 어레이를 구비한다.
상기 다른 기술적 과제를 해결하기 위한 본 발명의 제 1 실시예에 따른 다층 구조의 반도체 메모리 장치에서의 에러 검출 및 정정 방법은 대응되는 노말 데이터가 저장되는 층과 다른 층의 메모리 셀 어레이에 패리티 데이터를 저장하는 단계, 상기 패리티 데이터를 이용하여 상기 노말 데이터에 대한 ECC 연산을 수행 하는 단계 및 상기 ECC 연산을 수행하여 에러를 검출하고 정정하는 단계를 구비한다.
상기 다른 기술적 과제를 해결하기 위한 본 발명의 제 2 실시예에 따른 다층 구조의 반도체 메모리 장치에서의 에러 검출 및 정정 방법은 대응되는 노말 데이터가 저장되는 층과 같은 층 또는 다른 층의 메모리 셀 어레이에 패리티 데이터를 저장하는 단계, 상기 패리티 데이터를 이용하여 상기 노말 데이터에 대한 ECC 연산을 수행 하는 단계 및 상기 ECC 연산을 수행하여 에러를 검출하고 정정하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
이하의 반도체 메모리 장치는 다층 구조의 반도체 메모리 장치의 구현에 용이한 RRAM일 수 있다. 특히, 양방향성 RRAM일 수 있다.
도 7은 본 발명의 제 1 실시예에 따른 ECC용 레이어를 구비하는 다층 구조 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 7을 참조하면, 본 발명의 제 1 실시예에 따른 다층 구조 반도체 메모리 장치는 제 1 내지 제 n(n은 자연수) 층 노말 셀 어레이들 및 패리티 셀 어레이를 구비한다. 도 7 등에서 패리티 셀 어레이 또는 패리티 데이터가 저장되는 메모리 영역은 노말 셀 어레이와 다른 색으로 도시된다.
제 1 내지 제 n 층 노말 셀 어레이는 노말 데이터가 저장된다. 패리티 셀 어레이는 패리티 데이터가 저장되고 상기 제 1 내지 제 n 층 노말 셀 어레이들과 다른 층의 메모리 셀 어레이에 형성된다. 도 7은 3개 층의 노말 셀 어레이들을 구비하는 반도체 메모리 장치를 도시한다.
도 7의 (a)는 패리티 셀 어레이(L4)가 최상층에 위치하는 메모리 장치를 도시하고, 도 7의 (b)는 패리티 셀 어레이(L1)가 최하층에 위치하는 메모리 장치를 도시한다. 또한, 도 7의 (c)는 패리티 셀 어레이(L3)가 제 2 노말 셀 어레이(L2)와 제 3 노말 셀 어레이(L4) 사이에 위치하고, 도 7의 (d)는 패리티 셀 어레이(L2)가 제 1 노말 셀 어레이(L1)와 제 2 노말 셀 어레이(L3) 사이에 위치하고 메모리 장치를 도시한다.
도 8은 도 7의 패리티 셀 어레이를 보다 자세히 나타내는 도면이다.
도 8을 참조하면, 패리티 셀 어레이(800)는 각각의 제 1 내지 제 n 층 노말 셀 어레이에 대응되는 패리티 데이터를 저장하는 제 1 내지 제 n 서브 영역(A, B, C)을 구비한다. 도 7의 (a)의 경우, 패리티 셀 어레이(L4)는 제 1 서브 영역(A)에 제 1 노말 셀 어레이(L1)에 대응되는 패리티 데이터를 저장하고, 제 2 서브 영역(B)에 제 2 노말 셀 어레이(L2)에 대응되는 패리티 데이터를 저장한다. 마찬가지로, 제 3 서브 영역(C)는 제 3 노말 셀 어레이(L3)에 대응되는 패리티 데이터를 저장한다.
도 9는 본 발명의 제 2 실시예에 따른 ECC용 레이어를 구비하는 다층 구조 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 9를 참조하면, 도 9의 반도체 메모리 장치는 도 7의 반도체 메모리 장치와 달리 패리티 데이터를 저장하기 위한 별도의 메모리 셀 어레이를 추가하지 아니하고, 기존의 메모리 셀 어레이들 중 하나의 메모리 셀 어레이를 패리티 셀 어레이로 사용한다.
구체적으로, 도 9의 (a)는 제 3 메모리 셀 어레이(L3)를 패리티 셀 어레이로 사용하고, 제 1 메모리 셀 어레이(L1) 및 제 2 메모리 셀 어레이(L2)를 노말 셀 어레이로 사용한다. 도 9의 (b)는 제 2 메모리 셀 어레이(L2)를 패리티 셀 어레이로 사용하고, 제 1 메모리 셀 어레이(L1) 및 제 3 메모리 셀 어레이(L3)를 노말 셀 어레이로 사용한다. 마찬가지로, 도 9의 (c)는 제 1 메모리 셀 어레이(L1)를 패리티 셀 어레이로 사용하고, 제 2 메모리 셀 어레이(L2) 및 제 3 메모리 셀 어레이(L3)를 노말 셀 어레이로 사용한다.
도 10는 본 발명의 제 3 실시예에 따른 ECC용 레이어를 구비하는 다층 구조 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 10을 참조하면, 도 10의 반도체 메모리 장치는 제 1 내지 제 n 층 메모리 셀 어레이 중 적어도 하나의 층의 메모리 셀 어레이의 일부 영역을 패리티 데이터 저장 영역으로 사용한다. 도 10은 비록 3개 층의 메모리 셀 어레이를 구비하는 반도체 메모리를 도시하고 있으나, 도 7의 반도체 메모리 장치와 같이 3개 층 이상의 메모리 셀 어레이를 구비하는 경우에도 적용될 수 있다.
이상의 도 9 및 도 10의 패리티 셀 어레이는 도 7의 패리티 셀 어레이와 마찬가지로 도 8에 도시된 바와 같이, 각 층의 노말 셀 어레이에 대한 별도의 서브 영역을 구비할 수 있다.
도 11은 본 발명의 제 4 실시예에 따른 ECC용 레이어를 구비하는 다층 구조 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 11을 참조하면, 본 발명의 제 4 실시예에 따른 메모리 장치는 노말 데이터가 저장되는 노말 셀 어레이 및 패리티 데이터가 저장되고 상기 제 1 층 노말 셀 어레이와 다른 층의 메모리 셀 어레이에 형성되는 패리티 셀 어레이를 구비한다. 구체적으로, 도 11의 (a)은 노말 셀 어레이(L1) 상층에 패리티 셀 어레이(L2)가 형성되는 반도체 메모리 장치를 도시하고, 도 11의 (b)은 노말 셀 어레이(L2) 하층에 패리티 셀 어레이(L1)가 형성되는 반도체 메모리 장치를 도시한다.
이상의 도 7 내지 도 11의 패리티 셀 어레이 또는 패리티 데이터 저장 여역은 선택 신호에 응답하여 노말 셀 어레이 또는 노말 데이터 저장 영역으로 전환될 수 있다. 이때, 선택 신호는 유저에 의하여 MRS 또는 퓨즈 커팅 등으로 설정할 수 있다.
이렇게, 본 발명의 실시예에 따른 다층 구조의 반도체 메모리 장치는 ECC 연산을 위한 패리티 셀 어레이를 노말 데이터와 다른 층의 메모리 셀 어레이에 구비함으로써, 칩 사이즈를 줄일 수 있다.
도 12는 본 발명의 제 1 실시예에 따른 다층 구조 반도체 메모리 장치에서의 에러 검출 및 정정 방법을 설명하기 위한 도면이다.
도 13은 도 12의 ECC에러 검출 및 정정 방법을 나타내는 순서도이다.
도 12 및 도 13을 참조하면, 본 발명의 제 1 실시예에 따른 다층 구조의 반도체 메모리 장치(1200)에서의 에러 검출 및 정정 방법(1300)은 대응되는 노말 데이터가 저장되는 층(L1 ~ L3)과 다른 층의 메모리 셀 어레이(L4)에 패리티 데이터를 저장하는 S1320 단계, 패리티 데이터를 이용하여 노말 데이터에 대한 ECC 연산을 수행하는 S1340 단계 및 상기 ECC 연산을 수행하여 에러를 검출하고 정정하는 S1360 단계를 구비한다.
ECC 엔진(1240)은 노말 데이터가 메모리 장치로 기입될 때 노말 데이터에 대응되는 패리티 데이터를 저장하고, 노말 데이터가 판독될 때 저장된 패리티 데이터를 이용하여 ECC 연산을 수행하여 에러를 검출 및 정정한다. ECC 연산에 대한 설명은 전술되었으므로, 이에 대한 보다 자세한 설명은 생략된다.
도 12의 반도체 메모리 장치(1200)는 유저 모드에서 유저 커맨드(XECC)를 수신하여, 패리티 셀 어레이(L4)를 노말 셀 어레이로 용도 변환할 수 있다. 구체적으 로, 유저 커맨드(XECC)의 활성화에 응답하여 선택 신호(ECC_ON)이 비활성화됨으로써, 패리티 셀 어레이(L4)로의 ECC 연산을 위한 경로(각 스위치들)를 오프시킬 수 있다.
도 12의 반도체 메모리 장치(1200)는 예시적으로 도 7의 (a)와 같은 메모리 셀 어레이(1220)을 도시하였으나, 그 밖의 도 7 등과 같은 메모리 셀 어레이를 갖을 수도 있다.
도 14는 본 발명의 제 2 실시예에 따른 다층 구조 반도체 메모리 장치에서의 에러 검출 및 정정 방법을 나타내는 순서도이다.
도 14를 참조하면, 본 발명의 제 2 실시예에 따른 다층 구조 반도체 메모리 장치에서의 에러 검출 및 정정 방법(1400)은 도 13의 에러 검출 및 정정 방법(1300)과 유사하다. 다만, 도 14의 에러 검출 및 정정 방법(1400)은 대응되는 노말 데이터가 저장되는 층과 다른 층의 메모리 셀 어레이뿐 같은 층의 메모리 셀 어레이에 패리티 데이터를 저장할 수 있다(S1420). 도 14의 에러 검출 및 정정 방법(1400)은 도 10과 같은 메모리 셀 어레이 구조를 갖는 반도체 장치에 적용될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 다층 구조의 반도체 메모리 장치는 ECC 연산을 위한 패리티 셀 어레이를 노말 데이터와 다른 층의 메모리 셀 어레이에 구비함으로써, 칩 사이즈를 줄일 수 있는 장점이 있다.
Claims (27)
- 반도체 메모리 장치에 있어서,노말 데이터가 저장되는 제 1 내지 제 n(n은 자연수) 층 노말 셀 어레이들; 및패리티 데이터가 저장되고 상기 제 1 내지 제 n 층 노말 셀 어레이들과 다른 층의 메모리 셀 어레이에 형성되는 패리티 셀 어레이를 구비하는 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 반도체 메모리 장치는,상기 노말 데이터가 상기 메모리 장치로 기입될 때 상기 노말 데이터에 대응되는 패리티 데이터를 저장하고, 상기 노말 데이터가 판독될 때 저장된 패리티 데이터를 이용하여 ECC 연산을 수행하여 에러를 검출 및 정정하는 ECC 엔진을 더 구비하는 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 패리티 셀 어레이는,제 k(1≤k≤n-1, k는 자연수) 층 노말 셀 어레이가 제 k+1 층 노말 셀 어레이의 하층이라 할 때, 상기 제 1 층 노말 셀 어레이의 하층에 위치하는 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 패리티 셀 어레이는,제 k(1≤k≤n-1, k는 자연수) 층 노말 셀 어레이가 제 k+1 층 노말 셀 어레이의 하층이라 할 때, 상기 제 n 층 노말 셀 어레이의 상층에 위치하는 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 패리티 셀 어레이는,제 k(1≤k≤n-1, k는 자연수) 층 노말 셀 어레이가 제 k+1 층 노말 셀 어레이의 하층이라 할 때, 상기 제 k 층 노말 셀 어레이와 상기 제 k+1 층 노말 셀 어레이의 사이에 위치하는 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 패리티 셀 어레이는,상기 제 1 내지 제 n 층 노말 셀 어레이 중 적어도 하나 이상의 층의 노말 셀 어레이에 대한 패리티 데이터를 저장하는 서브 영역과 다른 층의 노말 셀 어레이를 저장하는 서브 영역을 달리하는 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 6 항에 있어서, 상기 패리티 셀 어레이는,각각의 상기 제 1 내지 제 n 층 노말 셀 어레이에 대응되는 패리티 데이터를 저장하는 제 1 내지 제 n 서브 영역을 구비하는 것을 다층 구조 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 패리티 셀 어레이는,선택 신호에 응답하여 노말 셀 어레이로 전환되는 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 n은,3인 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 반도체 메모리 장치는,RRAM인 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 1 내지 제 n(n은 자연수) 층 메모리 셀 어레이를 구비하는 다층 구조의 반도체 메모리 장치에 있어서,상기 제 1 내지 제 n 층 메모리 셀 어레이에 저장되는 노말 데이터에 대한 ECC 연산용 패리티 데이터를 저장하는 패리티 셀 어레이를 상기 제 1 내지 제 n 층 메모리 셀 어레이와 층을 달리하여 구비하는 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 11 항에 있어서, 상기 패리티 셀 어레이는,각각의 상기 제 1 내지 제 n 층 노말 셀 어레이에 대응되는 패리티 데이터를 저장하는 제 1 내지 제 n 서브 영역을 구비하는 것을 다층 구조 반도체 메모리 장치.
- 제 11 항에 있어서, 상기 반도체 메모리 장치는,RRAM인 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 1 내지 제 n(n은 자연수) 층 메모리 셀 어레이를 구비하는 다층 구조의 반도체 메모리 장치에 있어서,상기 제 1 내지 제 n 층 메모리 셀 어레이 중 적어도 하나의 층의 메모리 셀 어레이를 다른 층의 메모리 셀 메모리에 저장되는 노말 데이터에 대한 ECC 연산용 패리티 데이터를 저장하는 패리티 셀 어레이로 사용하는 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 14 항에 있어서, 상기 패리티 셀 어레이는,각 층의 노말 셀 어레이에 대응되는 패리티 데이터를 저장하는 제 1 내지 제 n-1 서브 영역을 구비하는 것을 다층 구조 반도체 메모리 장치.
- 제 14 항에 있어서, 상기 반도체 메모리 장치는,RRAM인 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 1 내지 제 n(n은 자연수) 층 메모리 셀 어레이를 구비하는 다층 구조의 반도체 메모리 장치에 있어서,상기 제 1 내지 제 n 층 메모리 셀 어레이 중 적어도 하나의 층의 메모리 셀 어레이의 일부 영역을 각 층의 메모리 셀 어레이에 저장되는 노말 데이터에 대한 ECC 연산용 패리티 데이터를 저장하는 패리티 데이터 저장 영역으로 사용하는 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 17 항에 있어서, 상기 패리티 셀 어레이는,각각의 상기 제 1 내지 제 n 층 노말 셀 어레이에 대응되는 패리티 데이터를 저장하는 제 1 내지 제 n 서브 영역을 구비하는 것을 다층 구조 반도체 메모리 장치.
- 제 17 항에 있어서, 상기 반도체 메모리 장치는,RRAM인 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 반도체 메모리 장치에 있어서,노말 데이터가 저장되는 제 1 층 노말 셀 어레이; 및패리티 데이터가 저장되고 상기 제 1 층 노말 셀 어레이와 다른 층의 메모리 셀 어레이에 형성되는 패리티 셀 어레이를 구비하는 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 제 20 항에 있어서, 상기 반도체 메모리 장치는,RRAM인 것을 특징으로 하는 다층 구조 반도체 메모리 장치.
- 대응되는 노말 데이터가 저장되는 층과 다른 층의 메모리 셀 어레이에 패리티 데이터를 저장하는 단계;상기 패리티 데이터를 이용하여 상기 노말 데이터에 대한 ECC 연산을 수행 하는 단계; 및상기 ECC 연산의 결과에 따라 에러를 검출하고 정정하는 단계를 구비하는 것을 특징으로 하는 다층 구조의 반도체 메모리 장치에서의 에러 검출 및 정정 방법.
- 제 22 항에 있어서, 상기 반도체 메모리 장치는,상기 노말 데이터가 저장되는 제 1 내지 제 n(n은 자연수) 층 노말 셀 어레이들; 및상기 패리티 데이터가 저장되고 상기 제 1 내지 제 n 층 노말 셀 어레이들과 층을 달리하여 형성되는 패리티 셀 어레이를 구비하는 것을 특징으로 하는 다층 구조의 반도체 메모리 장치에서의 에러 검출 및 정정 방법.
- 제 22 항에 있어서, 상기 패리티 셀 어레이는,각각의 상기 제 1 내지 제 n 층 노말 셀 어레이에 대응되는 패리티 데이터를 저장하는 제 1 내지 제 n 서브 영역을 구비하는 것을 특징으로 하는 다층 구조의 반도체 메모리 장치에서의 에러 검출 및 정정 방법.
- 제 22 항에 있어서, 상기 반도체 메모리 장치는,RRAM인 것을 특징으로 하는 다층 구조의 반도체 메모리 장치에서의 에러 검출 및 정정 방법.
- 대응되는 노말 데이터가 저장되는 층과 같은 층 또는 다른 층의 메모리 셀 어레이에 패리티 데이터를 저장하는 단계;상기 패리티 데이터를 이용하여 상기 노말 데이터에 대한 ECC 연산을 수행 하는 단계; 및상기 ECC 연산의 결과에 따라 에러를 검출하고 정정하는 단계를 구비하는 것을 특징으로 하는 다층 구조의 반도체 메모리 장치에서의 에러 검출 및 정정 방법.
- 제 26 항에 있어서, 상기 반도체 메모리 장치는,RRAM인 것을 특징으로 하는 다층 구조의 반도체 메모리 장치에서의 에러 검출 및 정정 방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070021171A KR20080080882A (ko) | 2007-03-02 | 2007-03-02 | Ecc용 레이어를 구비하는 다층 구조 반도체 메모리 장치및 이를 이용하는 에러 검출 및 정정 방법 |
US12/036,414 US8136017B2 (en) | 2007-03-02 | 2008-02-25 | Multi-layer semiconductor memory device comprising error checking and correction (ECC) engine and related ECC method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070021171A KR20080080882A (ko) | 2007-03-02 | 2007-03-02 | Ecc용 레이어를 구비하는 다층 구조 반도체 메모리 장치및 이를 이용하는 에러 검출 및 정정 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20080080882A true KR20080080882A (ko) | 2008-09-05 |
Family
ID=39732932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070021171A KR20080080882A (ko) | 2007-03-02 | 2007-03-02 | Ecc용 레이어를 구비하는 다층 구조 반도체 메모리 장치및 이를 이용하는 에러 검출 및 정정 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8136017B2 (ko) |
KR (1) | KR20080080882A (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8677216B2 (en) | 2010-03-18 | 2014-03-18 | Samsung Electronics Co., Ltd. | Stacked semiconductor memory device and related error-correction method |
KR101424402B1 (ko) * | 2013-08-07 | 2014-07-29 | 한양대학교 산학협력단 | Ecc 워드를 사용하는 3 차원 적층 구조의 반도체 장치 및 그 동작 방법 |
KR20160072612A (ko) * | 2014-12-15 | 2016-06-23 | 삼성전자주식회사 | 다수의 레이어들을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작방법 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100262755A1 (en) * | 2009-04-10 | 2010-10-14 | Honeywell International Inc. | Memory systems for computing devices and systems |
TWI473105B (zh) * | 2011-01-18 | 2015-02-11 | Macronix Int Co Ltd | 具有錯誤自動檢查與更正位元之三維記憶體結構 |
US8839076B2 (en) | 2011-03-31 | 2014-09-16 | International Business Machines Corporation | Encoding a data word for writing the encoded data word in a multi-level solid state memory |
KR102193682B1 (ko) | 2014-08-01 | 2020-12-21 | 삼성전자주식회사 | 선택적 ecc 기능을 갖는 반도체 메모리 장치 |
US9563505B2 (en) | 2015-05-26 | 2017-02-07 | Winbond Electronics Corp. | Methods and systems for nonvolatile memory data management |
US9836349B2 (en) | 2015-05-29 | 2017-12-05 | Winbond Electronics Corp. | Methods and systems for detecting and correcting errors in nonvolatile memory |
US10133625B2 (en) * | 2015-08-11 | 2018-11-20 | Western Digital Technologies, Inc. | Storing parity data separate from protected data |
KR20170035103A (ko) * | 2015-09-22 | 2017-03-30 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 |
KR20190086936A (ko) | 2018-01-15 | 2019-07-24 | 삼성전자주식회사 | 메모리 장치 |
US11005501B2 (en) | 2019-02-19 | 2021-05-11 | Micron Technology, Inc. | Error correction on a memory device |
Family Cites Families (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4692923A (en) * | 1984-09-28 | 1987-09-08 | Ncr Corporation | Fault tolerant memory |
US4730320A (en) * | 1985-02-07 | 1988-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
JPH01171199A (ja) * | 1987-12-25 | 1989-07-06 | Mitsubishi Electric Corp | 半導体メモリ |
JP2583547B2 (ja) * | 1988-01-13 | 1997-02-19 | 株式会社日立製作所 | 半導体メモリ |
US5117428A (en) * | 1989-11-22 | 1992-05-26 | Unisys Corporation | System for memory data integrity |
US5140592A (en) * | 1990-03-02 | 1992-08-18 | Sf2 Corporation | Disk array system |
US5333143A (en) * | 1991-08-29 | 1994-07-26 | International Business Machines Corporation | Method and means for b-adjacent coding and rebuilding data from up to two unavailable DASDS in a DASD array |
KR960000681B1 (ko) * | 1992-11-23 | 1996-01-11 | 삼성전자주식회사 | 반도체메모리장치 및 그 메모리쎌 어레이 배열방법 |
US5502667A (en) * | 1993-09-13 | 1996-03-26 | International Business Machines Corporation | Integrated multichip memory module structure |
KR970006600A (ko) | 1995-07-28 | 1997-02-21 | 배순훈 | 세탁기의 세탁 및 탈수장치 |
US5915167A (en) * | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
US6551857B2 (en) * | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
US6070262A (en) * | 1997-04-04 | 2000-05-30 | International Business Machines Corporation | Reconfigurable I/O DRAM |
KR19990024776A (ko) | 1997-09-08 | 1999-04-06 | 윤종용 | 오류 점검/정정 회로의 디세이블 회로를 갖는 반도체 장치 |
USH1915H (en) * | 1998-12-18 | 2000-11-07 | Cardiac Pacemakers, Inc. | Hybrid static RAM circuit |
EP1153395A4 (en) * | 1998-12-30 | 2002-04-17 | Intel Corp | ORGANIZATION OF A MEMORY BLOCK |
US6279072B1 (en) * | 1999-07-22 | 2001-08-21 | Micron Technology, Inc. | Reconfigurable memory with selectable error correction storage |
JP3595495B2 (ja) * | 2000-07-27 | 2004-12-02 | Necマイクロシステム株式会社 | 半導体記憶装置 |
US6591394B2 (en) * | 2000-12-22 | 2003-07-08 | Matrix Semiconductor, Inc. | Three-dimensional memory array and method for storing data bits and ECC bits therein |
US6928590B2 (en) * | 2001-12-14 | 2005-08-09 | Matrix Semiconductor, Inc. | Memory device and method for storing bits in non-adjacent storage locations in a memory array |
US6753561B1 (en) * | 2002-08-02 | 2004-06-22 | Unity Semiconductor Corporation | Cross point memory array using multiple thin films |
US6834008B2 (en) * | 2002-08-02 | 2004-12-21 | Unity Semiconductor Corporation | Cross point memory array using multiple modes of operation |
US7096407B2 (en) * | 2003-02-18 | 2006-08-22 | Hewlett-Packard Development Company, L.P. | Technique for implementing chipkill in a memory system |
US7134066B2 (en) * | 2003-10-20 | 2006-11-07 | International Business Machines Corporation | Generalized parity stripe data storage array |
KR100527550B1 (ko) | 2004-01-29 | 2005-11-09 | 주식회사 하이닉스반도체 | 다층 상 변화 저항 셀 및 이를 이용한 불휘발성 메모리 장치 |
US7330370B2 (en) * | 2004-07-20 | 2008-02-12 | Unity Semiconductor Corporation | Enhanced functionality in a two-terminal memory array |
JP2006179057A (ja) * | 2004-12-21 | 2006-07-06 | Fujitsu Ltd | 半導体メモリ |
US7277336B2 (en) * | 2004-12-28 | 2007-10-02 | Sandisk 3D Llc | Method and apparatus for improving yield in semiconductor devices by guaranteeing health of redundancy information |
US7543211B2 (en) * | 2005-01-31 | 2009-06-02 | Everspin Technologies, Inc. | Toggle memory burst |
KR100669352B1 (ko) * | 2005-09-07 | 2007-01-16 | 삼성전자주식회사 | 카피 백 프로그램 동작 동안에 에러 검출 및 데이터 리로딩동작을 수행할 수 있는 낸드 플래시 메모리 장치 |
KR100730254B1 (ko) | 2005-09-16 | 2007-06-20 | 가부시끼가이샤 도시바 | 프로그램가능 저항 메모리 장치 |
JP4828251B2 (ja) * | 2006-02-22 | 2011-11-30 | エルピーダメモリ株式会社 | 積層型半導体記憶装置及びその制御方法 |
JP4245180B2 (ja) * | 2006-10-30 | 2009-03-25 | エルピーダメモリ株式会社 | 積層メモリ |
KR100827662B1 (ko) * | 2006-11-03 | 2008-05-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 오류 검출 및정정 방법 |
US7840876B2 (en) * | 2007-02-20 | 2010-11-23 | Qimonda Ag | Power savings for memory with error correction mode |
-
2007
- 2007-03-02 KR KR1020070021171A patent/KR20080080882A/ko active Search and Examination
-
2008
- 2008-02-25 US US12/036,414 patent/US8136017B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8677216B2 (en) | 2010-03-18 | 2014-03-18 | Samsung Electronics Co., Ltd. | Stacked semiconductor memory device and related error-correction method |
KR101424402B1 (ko) * | 2013-08-07 | 2014-07-29 | 한양대학교 산학협력단 | Ecc 워드를 사용하는 3 차원 적층 구조의 반도체 장치 및 그 동작 방법 |
KR20160072612A (ko) * | 2014-12-15 | 2016-06-23 | 삼성전자주식회사 | 다수의 레이어들을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작방법 |
Also Published As
Publication number | Publication date |
---|---|
US8136017B2 (en) | 2012-03-13 |
US20080212352A1 (en) | 2008-09-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20080080882A (ko) | Ecc용 레이어를 구비하는 다층 구조 반도체 메모리 장치및 이를 이용하는 에러 검출 및 정정 방법 | |
US8625339B2 (en) | Multi-cell per memory-bit circuit and method | |
US7036068B2 (en) | Error correction coding and decoding in a solid-state storage device | |
CN107818805B (zh) | 存储装置和存储*** | |
US20100162065A1 (en) | Protecting integrity of data in multi-layered memory with data redundancy | |
US10431277B2 (en) | Memory device | |
US8203862B2 (en) | Voltage reference generation with selectable dummy regions | |
US8645795B2 (en) | Nonvolatile semiconductor memory device | |
EP4085462A1 (en) | Multi-state programming of memory cells | |
KR101402205B1 (ko) | 비휘발성 메모리의 계층적 교차 어레이 | |
US9240251B2 (en) | Electronic device and method for operating electronic device | |
KR20030014572A (ko) | 고체 반도체 장치 | |
TW201633300A (zh) | 半導體儲存裝置 | |
US20160132388A1 (en) | Semiconductor memory device and ecc method thereof | |
US20110019466A1 (en) | Stuck-At Defect Condition Repair for a Non-Volatile Memory Cell | |
US9947380B2 (en) | Adjustable read reference voltage to reduce errors in memory devices | |
CN114446347A (zh) | 具有阈值开关选择器的交叉点存储器中的断电恢复 | |
JP6457792B2 (ja) | 半導体記憶装置 | |
US11527276B2 (en) | Semiconductor storage device | |
CN114388027A (zh) | 在读取期间的mram中的信号保留 | |
US20070097733A1 (en) | Controllably connectable strings of MRAM cells | |
US7266732B2 (en) | MRAM with controller | |
US9767863B2 (en) | Redundancy memory device comprising a plurality of selecting circuits | |
WO2021039215A1 (ja) | メモリチップ及びメモリチップの制御方法 | |
CN114388022A (zh) | 在读取期间的mram中的信号放大 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
J201 | Request for trial against refusal decision | ||
AMND | Amendment | ||
B601 | Maintenance of original decision after re-examination before a trial | ||
E801 | Decision on dismissal of amendment | ||
J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20080912 Effective date: 20090430 |