JPH05216698A - 改良されたエラー検出および訂正回路 - Google Patents
改良されたエラー検出および訂正回路Info
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- JPH05216698A JPH05216698A JP4181395A JP18139592A JPH05216698A JP H05216698 A JPH05216698 A JP H05216698A JP 4181395 A JP4181395 A JP 4181395A JP 18139592 A JP18139592 A JP 18139592A JP H05216698 A JPH05216698 A JP H05216698A
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- Japan
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- check
- error
- check bits
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/102—Error in check bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
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- Detection And Prevention Of Errors In Transmission (AREA)
- Error Detection And Correction (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 符号化されたデータ語における検査ビットの
エラー訂正のための新規なアプローチを与える。 【構成】 検査ビット内に配置された、語内に単一エラ
ーが起ったとき、検査ビット発生器１４によって発生し
た検査ビットを記憶し、かつ新たに発生した検査ビット
をメモリ１２に出力する検査ビット出力ラッチ１６から
なる。データは正確なので、新たに発生した検査ビット
も正確であり、データがラッチアウトされると同時にメ
モリ１２にラッチアウトされ得る。シンドローム発生器
１８、エラー訂正器３４およびエラー検出器３６を含
み、データ語内でエラーが検出されないとき、新たに発
生した検査ビットでメモリ内の検査ビットを訂正するこ
とによって、エラー検出および訂正回路の性能を高め
る。
エラー訂正のための新規なアプローチを与える。 【構成】 検査ビット内に配置された、語内に単一エラ
ーが起ったとき、検査ビット発生器１４によって発生し
た検査ビットを記憶し、かつ新たに発生した検査ビット
をメモリ１２に出力する検査ビット出力ラッチ１６から
なる。データは正確なので、新たに発生した検査ビット
も正確であり、データがラッチアウトされると同時にメ
モリ１２にラッチアウトされ得る。シンドローム発生器
１８、エラー訂正器３４およびエラー検出器３６を含
み、データ語内でエラーが検出されないとき、新たに発
生した検査ビットでメモリ内の検査ビットを訂正するこ
とによって、エラー検出および訂正回路の性能を高め
る。
Description
【０００１】
【発明の分野】この発明はエラー検出および訂正コード
に関する。より特定的には、この発明は検査ビットエラ
ーを訂正するための技術に関する。
に関する。より特定的には、この発明は検査ビットエラ
ーを訂正するための技術に関する。
【０００２】この発明はここでは特定の応用に対しての
実例的な実施例を参照して説明されるが、この発明はそ
れに限定されないことが理解されなければならない。こ
こで与えられた教示を理解できる当業者は、その範囲内
で、修正、応用および実施例が加えられたり、この発明
が役立つであろう分野が加えられることを理解するであ
ろう。
実例的な実施例を参照して説明されるが、この発明はそ
れに限定されないことが理解されなければならない。こ
こで与えられた教示を理解できる当業者は、その範囲内
で、修正、応用および実施例が加えられたり、この発明
が役立つであろう分野が加えられることを理解するであ
ろう。
【０００３】
【関連技術の説明】典型的なメモリチップはデータ記憶
セルの正方形のアレイである。たとえば、６４Ｋチップ
は２５６×２５６のデータ記憶セルのアレイからなる。
各セルは０または１の１ビットを記憶する。メモリチッ
プに記憶された０および１はシリコン結晶における位置
に負の電荷が存在するか存在しないかによって表わされ
る。各位置は負の電荷に対して電位井戸または電子トラ
ップになるという電気特性を有する。０が所与のセルに
記憶されることになっているとき、その位置の電位井戸
は電子で満たされる。１が記憶されることになっている
とき、井戸の電子は空である。セルが読出されるとき、
その負の電荷が測定される。もし電荷がある値を超える
なら、記憶されたビットは０であると宣言され、そうで
ない場合は１であると宣言される。
セルの正方形のアレイである。たとえば、６４Ｋチップ
は２５６×２５６のデータ記憶セルのアレイからなる。
各セルは０または１の１ビットを記憶する。メモリチッ
プに記憶された０および１はシリコン結晶における位置
に負の電荷が存在するか存在しないかによって表わされ
る。各位置は負の電荷に対して電位井戸または電子トラ
ップになるという電気特性を有する。０が所与のセルに
記憶されることになっているとき、その位置の電位井戸
は電子で満たされる。１が記憶されることになっている
とき、井戸の電子は空である。セルが読出されるとき、
その負の電荷が測定される。もし電荷がある値を超える
なら、記憶されたビットは０であると宣言され、そうで
ない場合は１であると宣言される。
【０００４】エラーはセルが電荷を失うとき、または充
電されていない電位井戸が電荷を必要とするときに起こ
り得る。ハードエラーは所与のセルが０に固定されるか
または１に固定されるか、あるいは０と１の間でトグル
されるとき起こる。
電されていない電位井戸が電荷を必要とするときに起こ
り得る。ハードエラーは所与のセルが０に固定されるか
または１に固定されるか、あるいは０と１の間でトグル
されるとき起こる。
【０００５】エラー訂正符号は、データがコンピュータ
メモリに記憶されるかまたは読出されるときに起こる大
抵のエラーを訂正することを助ける。ハミング符号のよ
うなエラー訂正符号はパリティビットと共に、データビ
ットを符号化アルゴリズムを用いて符号語に分類する。
パリティビットはデータビットを検査する役目を果た
す。コンピュータメモリへのデータビットの記憶または
読出において起こるエラーはデコーディングアルゴリズ
ムで検出され訂正される。
メモリに記憶されるかまたは読出されるときに起こる大
抵のエラーを訂正することを助ける。ハミング符号のよ
うなエラー訂正符号はパリティビットと共に、データビ
ットを符号化アルゴリズムを用いて符号語に分類する。
パリティビットはデータビットを検査する役目を果た
す。コンピュータメモリへのデータビットの記憶または
読出において起こるエラーはデコーディングアルゴリズ
ムで検出され訂正される。
【０００６】高速エラー検出および訂正（ＥＴＣ）チッ
プは修正されたハミング符号（ＭＨＣ）を用い単一エラ
ー訂正／二重エラー検出（ＳＥＣ／ＤＥＤ）を行なう。
ＭＨＣ技術はメモリに全体語としてデータと共に記憶さ
れる入力データ語から検査ビットを生み出す。大部分の
ＭＨＣチップはメモリからデータを読込み、かつメモリ
から読出された検査ビットと比較されてシンドロームビ
ットを発生する新しい検査ビットを発生する。シンドロ
ームビットはそれからＯＲをとられ、エラーが起こった
かどうかを判定する。もし、単一エラーが起こった場合
は、シンドロームはエラーの位置を判定するマトリック
スデコーダに送られる。もしデータ語内にエラーが発生
すると、データ語は訂正されて出力される。もし検査ビ
ット内にエラーが発生すると、データは正しいので、そ
れゆえ訂正なしに出力され得る。しかしながら、検査ビ
ットのエラーは通常無視されるので、検査ビット内のエ
ラーはメモリにとどまる。
プは修正されたハミング符号（ＭＨＣ）を用い単一エラ
ー訂正／二重エラー検出（ＳＥＣ／ＤＥＤ）を行なう。
ＭＨＣ技術はメモリに全体語としてデータと共に記憶さ
れる入力データ語から検査ビットを生み出す。大部分の
ＭＨＣチップはメモリからデータを読込み、かつメモリ
から読出された検査ビットと比較されてシンドロームビ
ットを発生する新しい検査ビットを発生する。シンドロ
ームビットはそれからＯＲをとられ、エラーが起こった
かどうかを判定する。もし、単一エラーが起こった場合
は、シンドロームはエラーの位置を判定するマトリック
スデコーダに送られる。もしデータ語内にエラーが発生
すると、データ語は訂正されて出力される。もし検査ビ
ット内にエラーが発生すると、データは正しいので、そ
れゆえ訂正なしに出力され得る。しかしながら、検査ビ
ットのエラーは通常無視されるので、検査ビット内のエ
ラーはメモリにとどまる。
【０００７】検査ビットエラーは通常、大抵のエラー検
出および訂正チップによって検出され、外で訂正され得
る。しかしながら、一般的に追加の回路を必要とする。
検査ビットのエラーを外部的に訂正することもまた、追
加の処理時間を必要としチップの性能に大きな影響を及
ぼす。
出および訂正チップによって検出され、外で訂正され得
る。しかしながら、一般的に追加の回路を必要とする。
検査ビットのエラーを外部的に訂正することもまた、追
加の処理時間を必要としチップの性能に大きな影響を及
ぼす。
【０００８】それゆえ、システムの処理速度に悪影響を
及ぼさない、検査ビットエラーを訂正するための改良さ
れたシステムが先行技術において必要である。
及ぼさない、検査ビットエラーを訂正するための改良さ
れたシステムが先行技術において必要である。
【０００９】
【発明の概要】この発明は符号化されたデータ語におけ
る検査ビットのエラー訂正のための新規なアプローチを
提供することによって先行技術における必要性を扱って
いる。この発明は、検査ビット内に配置された、語内で
単一エラーが起こったとき、検査ビット発生器によって
発生した検査ビットを記憶し、新たに発生した検査ビッ
トをメモリに出力する検査ビット出力ラッチからなる。
データは正しいので、新たに発生した検査ビットも正し
く、データがラッチアウトされると同時にメモリにラッ
チアウトされ得る。この発明はシンドローム発生器、エ
ラー訂正器およびエラー検出器を含む。この発明はデー
タ語においてエラーが検出されないとき、新たに発生し
た検査ビットでメモリ内の検査ビットを訂正することに
よって、エラー検出および訂正回路の性能を改善する。
る検査ビットのエラー訂正のための新規なアプローチを
提供することによって先行技術における必要性を扱って
いる。この発明は、検査ビット内に配置された、語内で
単一エラーが起こったとき、検査ビット発生器によって
発生した検査ビットを記憶し、新たに発生した検査ビッ
トをメモリに出力する検査ビット出力ラッチからなる。
データは正しいので、新たに発生した検査ビットも正し
く、データがラッチアウトされると同時にメモリにラッ
チアウトされ得る。この発明はシンドローム発生器、エ
ラー訂正器およびエラー検出器を含む。この発明はデー
タ語においてエラーが検出されないとき、新たに発生し
た検査ビットでメモリ内の検査ビットを訂正することに
よって、エラー検出および訂正回路の性能を改善する。
【００１０】
【発明の説明】この発明の有利な教示を開示するため
に、添付の図面を参照して実例的な実施例および典型的
な応用を述べる。
に、添付の図面を参照して実例的な実施例および典型的
な応用を述べる。
【００１１】修正されたハミング符号は、データ語が与
えられたとすると、メモリ内にデータ語と共に記憶され
る検査ビットを発生する。読出の間、修正ハミング符号
は検査ビットを用いエラーを検出しその位置を決定す
る。修正ハミング符号はデータ語内のエラーを検出する
のみならず、検査ビットにおけるそれも検出する。大抵
のＭＨＣ符号の実行は検査ビットエラーを訂正すること
ができるが、自動的に検査ビットエラーを訂正するＭＨ
Ｃ符号の実行は少ない。実際、大部分のＭＨＣ符号の実
行は検査ビットエラーを無視する。この発明は、データ
語内でエラーが検出されないとき、新たに発生した検査
ビットでメモリ内の検査ビットを訂正することによっ
て、エラー検出および訂正回路の性能を高めるようにす
ることである。
えられたとすると、メモリ内にデータ語と共に記憶され
る検査ビットを発生する。読出の間、修正ハミング符号
は検査ビットを用いエラーを検出しその位置を決定す
る。修正ハミング符号はデータ語内のエラーを検出する
のみならず、検査ビットにおけるそれも検出する。大抵
のＭＨＣ符号の実行は検査ビットエラーを訂正すること
ができるが、自動的に検査ビットエラーを訂正するＭＨ
Ｃ符号の実行は少ない。実際、大部分のＭＨＣ符号の実
行は検査ビットエラーを無視する。この発明は、データ
語内でエラーが検出されないとき、新たに発生した検査
ビットでメモリ内の検査ビットを訂正することによっ
て、エラー検出および訂正回路の性能を高めるようにす
ることである。
【００１２】読出サイクルの間、データ語が読込まれ、
かつ新しい検査ビットが生み出される。メモリからの検
査ビットもまた読込まれ、シンドロームビットになる新
しい検査ビットとＸＯＲをとられる。シンドロームビッ
トはそれからデータ語内のエラーの位置を決定するため
にデコードされる。しかしながら、もし検査ビットがエ
ラーの状態にあるなら、その素子（ｄｅｖｉｃｅ）は単
一ビットエラーを信号で伝えデータ語を変更なしに出力
する。素子は検査ビットエラーを訂正せず、そのエラー
をメモリ内に残す。この発明は、正しい検査ビットはデ
ータビット内にエラーがないとき既に生み出されている
という事実を利用する。
かつ新しい検査ビットが生み出される。メモリからの検
査ビットもまた読込まれ、シンドロームビットになる新
しい検査ビットとＸＯＲをとられる。シンドロームビッ
トはそれからデータ語内のエラーの位置を決定するため
にデコードされる。しかしながら、もし検査ビットがエ
ラーの状態にあるなら、その素子（ｄｅｖｉｃｅ）は単
一ビットエラーを信号で伝えデータ語を変更なしに出力
する。素子は検査ビットエラーを訂正せず、そのエラー
をメモリ内に残す。この発明は、正しい検査ビットはデ
ータビット内にエラーがないとき既に生み出されている
という事実を利用する。
【００１３】図１はこの発明の教示に従って構成された
３２ビットのエラー検出および訂正回路の実例的な実施
を示す略図である。好ましい実施例において、この発明
１０の３２ビットエラー検出および訂正回路はメモリチ
ップ１２からなる。メモリチップ１２は３２ビットのデ
ータ語と７つの検査ビットからなるコード化された語を
記憶する。従来の検査ビット発生器１４は修正ハミング
符号に従ってメモリチップ１２から３２ビットデータ語
を読出し、７つの検査ビットを発生する。
３２ビットのエラー検出および訂正回路の実例的な実施
を示す略図である。好ましい実施例において、この発明
１０の３２ビットエラー検出および訂正回路はメモリチ
ップ１２からなる。メモリチップ１２は３２ビットのデ
ータ語と７つの検査ビットからなるコード化された語を
記憶する。従来の検査ビット発生器１４は修正ハミング
符号に従ってメモリチップ１２から３２ビットデータ語
を読出し、７つの検査ビットを発生する。
【００１４】この発明の教示に従うと、新たに発生した
７つの検査ビットを記憶する従来の検査ビット出力ラッ
チ１６が設けられる。新たに生み出された７つの検査ビ
ットはデータがラッチアウトされるとき、メモリチップ
１２に再び書込まれるために利用可能である。検査ビッ
トエラーまたはデータエラーが起こったかどうかを判定
する外部または内部装置は検査ビットが再びメモリに書
込まれるべきかどうかを判定するために用いられ得る。
好ましい実施例において、この発明は単一エラー検出お
よび訂正チップ上に実施される。
７つの検査ビットを記憶する従来の検査ビット出力ラッ
チ１６が設けられる。新たに生み出された７つの検査ビ
ットはデータがラッチアウトされるとき、メモリチップ
１２に再び書込まれるために利用可能である。検査ビッ
トエラーまたはデータエラーが起こったかどうかを判定
する外部または内部装置は検査ビットが再びメモリに書
込まれるべきかどうかを判定するために用いられ得る。
好ましい実施例において、この発明は単一エラー検出お
よび訂正チップ上に実施される。
【００１５】シンドローム発生器１８は新たに発生した
検査ビットとメモリチップ１２内に記憶された７つの検
査ビットとを比較し、７つのシンドロームビットを発生
する。図２に示すように、シンドローム発生器１６は７
つの２ビットＸＯＲゲート２０ないし３２（偶数のみ）
によって与えられてもよい。メモリ１２からの各検査ビ
ットはＸＯＲゲート２０ないし３２の各々の第１入力に
接続され、かつ検査ビット発生器１８内で発生した対応
の検査ビットは各ＸＯＲゲートの第２入力に接続され
る。各ＸＯＲゲートの結果としての出力はシンドローム
ビットである。
検査ビットとメモリチップ１２内に記憶された７つの検
査ビットとを比較し、７つのシンドロームビットを発生
する。図２に示すように、シンドローム発生器１６は７
つの２ビットＸＯＲゲート２０ないし３２（偶数のみ）
によって与えられてもよい。メモリ１２からの各検査ビ
ットはＸＯＲゲート２０ないし３２の各々の第１入力に
接続され、かつ検査ビット発生器１８内で発生した対応
の検査ビットは各ＸＯＲゲートの第２入力に接続され
る。各ＸＯＲゲートの結果としての出力はシンドローム
ビットである。
【００１６】シンドローム発生器１８の出力に接続され
る従来のエラー訂正器３４はメモリから３２ビットを読
出し、訂正された３２のデータビットを出力する。
る従来のエラー訂正器３４はメモリから３２ビットを読
出し、訂正された３２のデータビットを出力する。
【００１７】シンドローム発生器１６に接続された従来
のエラー検出器３６は単一ビットデータエラー、マルチ
プルデータビットエラーの存在またはデータビットエラ
ーがないかどうかを検出する。
のエラー検出器３６は単一ビットデータエラー、マルチ
プルデータビットエラーの存在またはデータビットエラ
ーがないかどうかを検出する。
【００１８】このように、この発明は特定の応用に対し
ての特定の実施例に言及して説明されてきた。当業者お
よびこの教示を理解する者はその範囲内で修正、応用お
よび実施例の追加が可能であることがわかるであろう。
たとえば、この発明はデータ語内の特定のビット数に限
定されない。また特定の検査ビットの数にも限定されな
い。この理由のゆえに、この発明は異なる数の検査ビッ
トを必要とするエラー検出および訂正回路にたやすく適
用可能である。さらに、この発明の改良されたエラー検
出および訂正回路はその範囲から逸脱することなく、異
なる数のデータビットまたは検査ビットを用いるエラー
検出および訂正回路に合うように修正可能である。ま
た、この発明は特定のエラー検出および訂正符号化方式
に限らない。この発明の教示の範囲から逸脱することな
く、多くの方式が用いられてもよい。
ての特定の実施例に言及して説明されてきた。当業者お
よびこの教示を理解する者はその範囲内で修正、応用お
よび実施例の追加が可能であることがわかるであろう。
たとえば、この発明はデータ語内の特定のビット数に限
定されない。また特定の検査ビットの数にも限定されな
い。この理由のゆえに、この発明は異なる数の検査ビッ
トを必要とするエラー検出および訂正回路にたやすく適
用可能である。さらに、この発明の改良されたエラー検
出および訂正回路はその範囲から逸脱することなく、異
なる数のデータビットまたは検査ビットを用いるエラー
検出および訂正回路に合うように修正可能である。ま
た、この発明は特定のエラー検出および訂正符号化方式
に限らない。この発明の教示の範囲から逸脱することな
く、多くの方式が用いられてもよい。
【００１９】この発明は特定の論理に限定されない。機
能的に等価な論理は適用可能であるならどこでも用いら
れてもよい。幾つかの場合、逆論理はこの発明の範囲か
ら逸脱することなく用いられてもよい。
能的に等価な論理は適用可能であるならどこでも用いら
れてもよい。幾つかの場合、逆論理はこの発明の範囲か
ら逸脱することなく用いられてもよい。
【００２０】それゆえこの発明の範囲内で、添付の請求
項はどのようなおよびあらゆるそのような応用、修正お
よび実施例に及ぶことを意図している。
項はどのようなおよびあらゆるそのような応用、修正お
よび実施例に及ぶことを意図している。
【図１】この発明の教示に従って構成された３２ビット
エラー検出および訂正回路の実例的な実施を示す略図で
ある。
エラー検出および訂正回路の実例的な実施を示す略図で
ある。
【図２】この発明の教示に従って構成された７ビットシ
ンドローム発生器の実例的な実施を示す略図である。
ンドローム発生器の実例的な実施を示す略図である。
１２ メモリ １４ 検査ビット発生器 ３４ エラー訂正器 ３６ エラー検出器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブレンダン・ジェイ・バッブ アメリカ合衆国、99503 アラスカ州、ア ンカレッジ、アークティック・ブルバー ド、1818
Claims (9)
- 【請求項１】 データ語および検査ビットの第１の組を
与えるための第１手段と、 前記データ語に対応する検査ビットの第２の組を発生す
るための第２手段と、 前記検査ビットの第２の組を記憶しかつ検査ビットの前
記第２の組を選択的に出力するための第３手段と、 前記データ語を訂正しかつ訂正されたデータ語を出力す
るための第４手段とを含む、改良されたエラー検出およ
び訂正回路。 - 【請求項２】 前記第２手段は、前記データ語に接続さ
れ、修正されたハミング符号に従って、検査ビットの前
記第２の組を発生するための検査ビット発生器手段を含
む、請求項１に記載の発明。 - 【請求項３】 前記第４手段はシンドローム語を発生す
るためのシンドローム発生器手段を含む、請求項１に記
載の発明。 - 【請求項４】 前記第４手段は前記データ語を訂正する
ためのエラー訂正器手段を含む、請求項３に記載の発
明。 - 【請求項５】 前記第４手段は前記データ語内のデータ
ビットエラーの存在を検出するためのエラー検出器手段
を含む、請求項４に記載の発明。 - 【請求項６】 前記シンドローム発生器手段はマルチプ
ル入力ＸＯＲゲートを含む、請求項３に記載の発明。 - 【請求項７】 前記第３手段は、能動化されたとき検査
ビットの前記第２の組を記憶しかつ検査ビットの前記第
２の組を出力するための検査ビット出力ラッチ手段を含
む、請求項１に記載の発明。 - 【請求項８】 ３２ビットデータ語を受けかつ７つの新
たに発生した検査ビットを出力する検査ビット発生器
と、 入力として、前記検査ビット発生器から前記新たに発生
した７つの検査ビット、およびメモリから７つの検査ビ
ットを受け、かつ７つのシンドロームビットを出力する
シンドローム発生器と、 入力として、前記検査ビット発生器から前記新たに発生
した７つの検査ビットを受け、かつ前記新たに発生した
７つの検査ビットを選択的に出力する検査ビット出力ラ
ッチと、 入力として、前記シンドローム発生器から前記７つのシ
ンドロームビットを受け、かつ訂正された３２ビットデ
ータ語を出力するエラー訂正器と、 入力として、前記シンドローム発生器から前記７つのシ
ンドロームビットを受け、かつ前記３２ビットデータ語
内のエラーまたはマルチプルエラーの存在を示す２つの
単一ビットおよび、７つの検査ビットをメモリから出力
するエラー検出器とを含む、改良されたエラー検出およ
び訂正回路。 - 【請求項９】 データ語と検査ビットの第１の組を与え
るステップと、 前記データ語に対応する検査ビットの第２の組を発生す
るステップと、 検査ビットの前記第２の組を記憶しかつ検査ビットの前
記第２の組を選択的に出力するステップと、 エラーの存在および位置を示すシンドロームビットを発
生するステップと、 前記データ語を訂正しかつ訂正されたデータ語を出力す
るステップとを含む、データビットエラーを検出および
訂正するための方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US740109 | 1985-05-31 | ||
| US74010991A | 1991-08-05 | 1991-08-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216698A true JPH05216698A (ja) | 1993-08-27 |
Family
ID=24975081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4181395A Withdrawn JPH05216698A (ja) | 1991-08-05 | 1992-07-09 | 改良されたエラー検出および訂正回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5633882A (ja) |
| EP (1) | EP0527025B1 (ja) |
| JP (1) | JPH05216698A (ja) |
| AT (1) | ATE146885T1 (ja) |
| DE (1) | DE69216172T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923681A (en) * | 1998-02-24 | 1999-07-13 | Tektronix, Inc. | Parallel synchronous header correction machine for ATM |
| JP3537087B2 (ja) * | 2000-09-29 | 2004-06-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及び半導体装置の検査方法 |
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