CN102067240A

CN102067240A - 半导体存储装置

Info

Publication number: CN102067240A
Application number: CN2009801240014A
Authority: CN
Inventors: 中村敏宏; 饭田真久
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2008-07-10
Filing date: 2009-01-23
Publication date: 2011-05-18
Also published as: JP2010020839A; US20110099459A1; WO2010004664A1

Abstract

半导体存储装置具有：存储阵列、纠错电路和定时控制信号生成部，定时控制信号生成部根据第1定时控制信号来生成第2定时控制信号，该第1定时控制信号控制向上述纠错电路输入的数据交接到该纠错电路的定时，该第2定时控制信号控制从上述纠错电路输出的数据从纠错电路交接到其它电路的定时，上述定时控制信号生成部包含与上述纠错电路的至少一部分相同或对应的电路，根据使上述第1定时控制信号延迟与上述纠错电路的延迟时间对应的时间的定时，来输出上述第2定时控制信号。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置，尤其涉及具有纠错(ECC：Error Correct Code：纠错码)电路的半导体存储装置。

背景技术

随着近年来半导体制造技术的发展，元件越来越微型化，以动态随机存取存储器(以下，称为DRAM)及静态随机存取存储器(以下，称为SRAM)为代表的存储器的集成度正在提高。

以DRAM或SRAM的合格率提高为目的，一般公知有将不良存储单元置换为预备存储单元的冗余救济技术，但作为伴随存储单元及读出放大器等元件的微型化的课题具有如下的情况：即，关于元件特性在正在使用的期间劣化而产生的不良、或由于α射线及宇宙射线等的软错误(soft error)而产生的不良，在冗余救济技术中无法对应。针对这样的可靠性课题，公知有基于ECC电路技术的自我订正技术。

另外，一直以来是在多个芯片中装入***，但因为微型化引起的集成度提高，所以在1个芯片上混装有DRAM或SRAM等存储器、逻辑电路和CPU的SOC(System On Chip：***芯片)的需求增大。作为SOC的特征，可比较自由地设定所装载的存储器的总线宽度，针对通用的单个存储器可取得位宽非常宽的总线结构(例如256位宽)。这样，通过采用较宽的总线宽度结构，来显著提高CPU与存储器之间的数据传送率，因此能够显著地提高性能。

作为已装备ECC功能的半导体存储装置的公知例，例如根据专利文献1公开了如下这样的例子：半导体存储装置由阵列状配置有多个存储单元的存储单元阵列；利用与上述存储单元阵列中的位线相同的布线宽度、间隔的布线构成的复制位线；同样地利用与上述存储单元阵列中的字线相同的布线宽度、间隔构成的复制字线；用于对存储单元写入数据的缓存电路；和驱动上述复制位线的复制写入缓存电路构成，使用它们来实现与存储器容量结构等相应的在适当定时进行的存储器动作。

图10是示出具备现有ECC电路的半导体存储装置的概括结构的框图，是适用于DRAM时的代表例。

以下，作为具备ECC电路的DRAM存储器的代表动作，参照图10来说明读修改写(read modify write)动作。

在图10中，现有的半导体存储装置具备：存储阵列1000、读锁存电路1001、ECC电路1002、数据锁存/输入输出电路1003、写缓存电路1004以及延迟电路1005。上述存储阵列1000具有正规存储阵列1000a和奇偶存储阵列1000b。ECC电路1002具有：校验子(syndrome)生成电路1002a、错误检测电路1002b、纠错电路1002c和奇偶生成电路1002d。

从正规存储阵列1000a、奇偶存储阵列1000b读出的正规数据以及奇偶数据经由读锁存电路1001输入至后级的校验子生成电路1002a，执行校验子生成、错误检测这样的ECC处理，并利用后级的纠错电路1002c执行纠错处理，然后经由数据锁存/输入输出电路1003输出至存储器外部。已输入到数据锁存/输入输出电路1003的数据利用从DRAM外部输入的输入数据DI<127:0>来改写数据，然后输入至奇偶生成电路1002d生成奇偶数据，正规数据以及奇偶数据双方经由写缓存电路1004写入正规存储阵列1000a以及奇偶存储阵列1000b。控制向正规存储阵列1000a以及奇偶存储阵列1000b写入数据时的写缓存器的写入信号WYPA根据控制读出数据时的读锁存电路1001的读出信号RYPA，经由晶体管电路等延迟电路1005进行了适当延迟之后，输入至写缓存电路1004。

专利文献1：日本特开2006-4476号公报

在装载有如上述这样的ECC电路的现有半导体存储装置中，根据存储阵列1000所存储的正规数据以及奇偶数据来执行校验子生成、校验子解码、纠错、奇偶生成这样的一连串ECC处理动作，根据这些数据和来自外部的输入数据，执行向存储阵列1000写入正规数据、奇偶数据的动作，所以与没有装载ECC电路的半导体存储装置相比，需要上述ECC处理动作的处理时间，这对于存储器动作性能降低的影响非常大。

另外，装载在半导体存储装置上的ECC电路其性质上具有布局配置结构的块纵横(block aspect)差这样的特征，因此，ECC处理中的信号路径在ECC电路块内连接各个元件间的布线长度变长。如上所述，随着近年来元件的微型化，布线电阻有逐渐增大的倾向，所以ECC处理中的校验子生成～奇偶生成的一连串ECC处理除了电路元件中的晶体管延迟之外，布线电阻及布线间寄生电容等导致的布线延迟所占的比例变大。与此相对，用于向存储阵列写入正规数据和奇偶数据的写入信号在校验子生成～奇偶生成的一连串ECC处理完成之后需要激活，但ECC处理中的信号路径如前所述包含晶体管延迟及信号布线延迟等多个延迟要因，由于温度、电压等各个要因导致各个延迟要因分别散乱，从而信号延迟量较大地散乱，所以为了防止误动作，写入信号的激活定时除了要确保已考虑上述多个偏差的ECC处理时间之外还需要确保充分的延迟量。

因此，作为装载ECC电路的半导体存储装置，还包含抑制ECC处理所需期间的增加量，无论存储器动作速度性能的提高是否必须，都难以削减ECC处理～写入信号激活定时的期间裕度，结果，阻碍半导体存储装置整体的速度性能提高。

根据专利文献1，在存储阵列上配置虚设(dummy)元件，并作为存储器核心动作定时生成用的复制电路进行使用，由此能够利用读出放大器启动定时等的存储器核心内部动作的适当化来提高存储器动作速度性能，但如上所述，在装载ECC电路的半导体存储装置中，与专利文献1所述的读出放大器启动定时等的存储器核心内部动作所需的期间不同，需要ECC电路、周边电路及输入输出电路中的ECC处理所需的期间，且该ECC处理所需的期间给存储器核心动作性能带来很大的影响。在专利文献1中，对于大多主要配置在周边电路及输入输出电路周边的ECC电路中的ECC处理～数据写入的速度性能提高及其对策等没有特别言及，在ECC处理～数据写入的动作中依然关于存储器动作速度性能的提高具有很大的问题。

发明内容

本发明是鉴于这样的问题而作出的，其目的是在装载ECC电路的半导体存储装置中通过使ECC处理动作和向存储单元写入数据等的定时最优化，来提高存储器动作速度性能。

本发明的发明人发现了如上所述的问题，为了解决该问题，而作出以下发明。

第1例的半导体存储装置的特征是，具有：存储阵列，其包含存储通常数据的正规存储阵列、以及存储用于进行通常数据的错误检测订正的错误检测订正符号数据的符号存储阵列；纠错电路，其包含根据写入上述正规存储阵列的通常数据来生成错误检测订正符号数据的符号生成部、以及根据从上述存储阵列读出的通常数据和错误检测订正符号数据来错误检测订正上述通常数据的错误检测订正部；以及定时控制信号生成部，其根据第1定时控制信号来生成第2定时控制信号，该第1定时控制信号控制向上述纠错电路输入的数据交接到该纠错电路的定时，该第2定时控制信号控制从上述纠错电路输出的数据从纠错电路交接到其它电路的定时，上述定时控制信号生成部构成为，包含与上述纠错电路的至少一部分相同或对应的电路，根据使上述第1定时控制信号延迟与上述纠错电路的延迟时间对应的时间的定时，来输出上述第2定时控制信号。

另外，第2例的半导体存储装置在第1例的半导体存储装置中的特征是，该半导体存储装置构成为，根据从上述存储阵列读出的通常数据以及错误检测订正符号数据，向上述存储阵列写入通常数据以及错误检测订正符号数据，该通常数据包含上述错误检测订正部进行了错误检测订正的数据中的至少一部分和从半导体存储装置的外部输入的数据中的至少一部分，该错误检测订正符号数据根据上述通常数据由上述符号生成部所生成，上述第1定时控制信号是控制从上述存储阵列读出的通常数据以及错误检测订正符号数据交接到上述错误检测订正部的定时的信号，另一方面，上述第2定时控制信号是控制写入上述存储阵列的通常数据以及错误检测订正符号数据交接到上述存储阵列的定时的信号，上述定时控制信号生成部构成为，包含与构成上述错误检测订正部以及上述符号生成部的电路的至少一部分相同或对应的电路，根据使上述第1定时控制信号延迟与上述错误检测订正部以及上述符号生成部的延迟时间对应的时间的定时，输出上述第2定时控制信号。

另外，第3例的半导体存储装置在第1例的半导体存储装置中的特征是，上述第1定时控制信号是控制从上述存储阵列读出的通常数据以及错误检测订正符号数据交接到上述错误检测订正部的定时的信号，另一方面，上述第2定时控制信号是控制上述错误检测订正部所错误检测订正的数据交接到半导体存储装置的外部电路的定时的信号，上述定时控制信号生成部构成为，包含与构成上述错误检测订正部的电路的至少一部分相同或对应的电路，根据使上述第1定时控制信号延迟与上述错误检测订正部的延迟时间对应的时间的定时，来输出上述第2定时控制信号。

另外，第4例的半导体存储装置在第1例的半导体存储装置中的特征是，上述第1定时控制信号是控制从半导体存储装置的外部输入并写入上述存储阵列的通常数据交接到上述符号生成部的定时的信号，另一方面，上述第2定时控制信号是控制写入上述存储阵列的通常数据以及根据上述通常数据由上述符号生成部生成的错误检测订正符号数据交接到上述存储阵列的定时的信号，上述定时控制信号生成部构成为，包含与构成上述符号生成部的电路的至少一部分相同或对应的电路，根据使上述第1定时控制信号延迟与上述符号生成部的延迟时间对应的时间的定时，来输出上述第2定时控制信号。

由此，根据错误检测订正部等的延迟时间来生成控制写入数据等交接到存储阵列的定时等的第2定时控制信号，所以容易将定时控制的裕度设定得小等。

另外，第5例的半导体存储装置在第1例的半导体存储装置中的特征是，上述定时控制信号生成部在上述第1、第2定时控制信号之间的信号路径中具有与上述纠错电路中的输入输出信号间的经由晶体管级数相同的晶体管级数。

另外，第6例的半导体存储装置在第1例的半导体存储装置中的特征是，上述定时控制信号生成部在上述第1、第2定时控制信号间的信号路径中具有与上述纠错电路中的输入输出信号间的经由逻辑元件对应的逻辑元件。

另外，第7例的半导体存储装置在第6例的半导体存储装置中的特征是，上述逻辑元件包含输入所传递的输入信号和其它1个以上信号的逻辑元件，上述其它1个以上信号保持为该逻辑元件的输出根据所传递输入信号的电平转变而转变的电平。

另外，第8例的半导体存储装置在第1例的半导体存储装置中的特征是，上述定时控制信号生成部中的设置在上述第1、第2定时控制信号间的信号路径内的晶体管的切换数与上述纠错电路中的输入输出信号间的经由晶体管的切换数相同。

另外，第9例的半导体存储装置在第1例的半导体存储装置中的特征是，上述定时控制信号生成部根据上述第1定时控制信号的电平转变来切换已设置在上述第1、第2定时控制信号间的信号路径内的全部晶体管。

另外，第10例的半导体存储装置在第1例的半导体存储装置中的特征是，上述纠错电路和上述定时控制信号生成部构成为，信号经由晶体管而导致的晶体管延迟与信号布线的布线寄生电阻以及布线寄生电容所引起的布线延迟的总和相等。

另外，第11例的半导体存储装置在第1例的半导体存储装置中的特征是，上述定时控制信号生成部在上述第1、第2定时控制信号间的信号路径中具有与上述纠错电路中的输入输出信号间的信号布线对应的布局信号布线。

另外，第12例的半导体存储装置在第1例的半导体存储装置中的特征是，上述定时控制信号生成部在上述第1、第2定时控制信号间的信号路径内具有沿着上述纠错电路的电路配置内布线图案的相互正交的2个方向中的至少一个方向往复的信号布线，该布线图案构成从输入由存储阵列读出的通常数据或者由半导体存储装置的外部输入并写入上述存储阵列的通常数据的位置到输出已错误检测订正的数据或错误检测订正符号数据的位置之间的信号路径。

另外，第13例的半导体存储装置在第1例的半导体存储装置中的特征是，上述定时控制信号生成部与将对上述存储阵列输入输出的数据位分为多个组的各个组相对应地设置，并根据各定时控制信号生成部所生成的第2定时控制信号，来分别控制与上述各组对应的数据的交接定时。

另外，第14例的半导体存储装置在第1例的半导体存储装置中的特征是，上述定时控制信号生成部构成为，具有多个基础定时控制信号生成部，该多个基础定时控制信号生成部分别包含与构成上述纠错电路的电路的至少一部分相同或对应的电路，并根据使上述第1定时控制信号延迟与上述纠错电路的延迟时间对应的时间的定时，来生成第3定时控制信号，将从上述多个基础定时控制信号生成部分别输出的多个第3定时控制信号中与某个定时对应的信号作为上述第2定时控制信号输出。

另外，第15例的半导体存储装置在第14例的半导体存储装置中的特征是，该半导体存储装置构成为，将上述多个第3定时控制信号中与最大延迟的定时对应的信号作为上述第2定时控制信号输出。

由此，能够容易地提高定时控制的精度。

另外，第16例的半导体存储装置在第1例的半导体存储装置中的特征是，上述定时控制信号生成部形成在形成控制纠错电路与半导体存储装置外部之间的数据的输入输出的输入输出电路部以及生成半导体存储装置各个部的控制信号的周边逻辑电路部中的至少任意一个的区域的内部或邻接的区域。

由此，如上所述，能够容易地将定时控制的裕度设定得小等，并且还能够容易地将电路面积抑制得小等。

另外，第17例的半导体存储装置在第1例的半导体存储装置中的特征是，介于构成上述纠错电路的布线的至少一部分和构成上述定时控制信号生成部的布线的至少一部分之间，配置1个以上的其它布线。

由此，能够容易地降低对各个信号的噪音影响。

(发明效果)

根据本发明，能够改善伴随ECC功能内置的动作速度性能的降低。

附图说明

图1是示出本发明第1实施方式的半导体存储装置的概括结构的框图。

图2是示出本发明第2实施方式的半导体存储装置的概括结构的框图。

图3是示出本发明第3实施方式的半导体存储装置的校验子生成电路的详细结构的电路图。

图4是示出本发明第3实施方式的半导体存储装置的复制电路的一部分详细结构的电路图。

图5是示出本发明第4实施方式的半导体存储装置的布局配置结构的框图。

图6是示出本发明第5实施方式的半导体存储装置的布局配置结构的布局图。

图7是示出本发明第6实施方式的半导体存储装置的布局配置结构的布局图。

图8是示出本发明第7实施方式的半导体存储装置的布局配置结构的布局图。

图9是示出本发明第8实施方式的半导体存储装置的布局结构的布局图。

图10是示出现有半导体存储装置的结构的框图。

符号说明

100存储阵列

100a正规存储阵列

100b奇偶存储阵列

101读锁存电路

102 ECC电路

102a校验子生成电路

102b错误检测电路

102c纠错电路

102d奇偶生成电路

103数据锁存/输入输出电路

104写缓存电路

105 ECC复制电路

105a校验子生成相当电路

105b错误检测相当电路

105c纠错相当电路

105d奇偶生成相当电路

201 ECC写复制电路

201d奇偶生成相当电路

202 ECC读复制电路

202a校验子生成相当电路

202b错误检测相当电路

202c纠错相当电路

301校验子运算单元

401校验子运算相当单元

600 DRAM

601存储阵列读出放大器

602行解码器/字驱动器

603周边控制电路

604 ECC电路A

605 ECC复制电路A

606 ECC电路B

607 ECC复制电路B

608数据锁存/输入输出电路

609读锁存器/写缓存电路

700 DRAM

701存储阵列/读出放大器

702行解码器/字驱动器

703周边控制电路

704区域

705 ECC电路

706 ECC复制电路

707数据锁存/输入输出电路

708读锁存器/写缓存电路

709存储器核心区域

800 DRAM

801存储阵列/读出放大器

802行解码器/字驱动器

803周边控制电路

804 ECC电路

805 ECC复制电路

806数据锁存/输入输出电路

807读锁存器/写缓存电路

901第n层电源/接地布线

902第n层ECC复制信号布线

903第n层ECC信号布线

904层电源/接地布线

905层ECC复制信号布线

906层ECC信号布线

具体实施方式

以下，根据附图来详细说明本发明的实施方式。此外，在以下各个实施方式中，对具有与其它实施方式同样功能的构成要素标注同一符号，并省略说明。

《发明的实施方式1》

图1是示出本发明第1实施方式的具备ECC(Error Correct Code)电路(纠错电路)的半导体存储装置的概括结构的框图，是适用于DRAM(Dynamic Random Access Memory)时的例子。以下，说明构成为在进行作为具有ECC电路的半导体存储装置的代表动作之一的读修改写动作时进行适当定时控制的例子。

存储阵列100具有：存储通常数据的正规存储阵列100a以及存储用于进行正规存储阵列100a的错误检测的检查数据的奇偶存储阵列100b。虽未详细图示，但正规存储阵列100a以及奇偶存储阵列100b都矩阵状地配置同一存储单元。虽未图示，但各个存储单元所存储的数据与从外部输入的地址信号对应着利用行解码器电路所选出的字线进行选择，并从存储单元读出至多个位线。已读出至位线的数据利用读出放大器进行检知放大，并经由门开关有选择地读出至多个正规数据线DL<127:0>以及奇偶数据线PDL<7:0>。读出放大器一般与各个位线对相应地列状配置在存储阵列100内并构成为多列。

如上所述，从存储单元经由位线读出至正规数据线DL<127:0>、奇偶数据线PDL<7:0>的数据输入到读锁存电路101。然后，将读出信号RYPA输入至读锁存电路101，数据作为正规读数据RD<127:0>以及奇偶读数据PRD<7:0>输入至后级的ECC电路102。这里，ECC电路102具有：校验子生成电路102a、错误检测电路102b、纠错电路102c以及奇偶生成电路102d。

已输入ECC电路102的正规读数据RD<127:0>以及奇偶读数据PRD<7:0>首先输入至校验子生成电路102a，并生成8位的校验子SYND<7:0>。接着，将该校验子SYND<7:0>输入至错误检测电路102b，解码后执行在哪位具有错误的错误检测，并生成错误标志ERRF<127:0>。将该错误标志ERRF<127:0>和正规读数据RD<127:0>输入至后级的纠错电路102c，并通过反转存在错误的位的数据来进行纠错，将订正后读数据RO<127:0>输入至后级的数据锁存/输入输出电路103进行保存。

然后，例如根据来自未图示的外部的指示，将数据锁存/输入输出电路103所保存的订正后读数据RO<127:0>中的一部分改写为来自外部的输入数据DI<127:0>中的一部分，并作为正规写数据WD<127:0>输入至奇偶生成电路102d。

在奇偶生成电路102d中，根据已输入的正规写数据WD<127:0>生成8位的奇偶写数据PWD<7:0>，并与正规写数据WD<127:0>一起输入至写缓存电路104。

在写缓存电路104中，利用写入信号WYPA来激活包含缓存器及其它逻辑元件的电路中的写入动作，并分别向正规存储阵列100a和奇偶存储阵列100b写入数据。

上述写入信号WYPA是根据与输入至上述读锁存电路101相同的读出信号RYPA而生成的。具体地说，在将读出信号RYPA输入至读锁存电路101的同时还输入至ECC复制电路105。ECC复制电路105分别由与校验子生成电路102a、错误检测电路102b、纠错电路102c、奇偶生成电路102d中的一部分等同的电路构成，并具备具有同等延迟的复制电路即校验子生成相当电路105a、错误检测相当电路105b、纠错相当电路105c以及奇偶生成相当电路105d。即，将已输入至ECC复制电路105的读出信号RYPA依次输入到校验子生成相当电路105a、错误检测相当电路105b、纠错相当电路105c、奇偶生成相当电路105d，并经由与ECC电路102中的信号传播路径对应的电路，在延迟了与上述信号传播时间对应的时间的定时中，作为写入信号WYPA输入至写缓存电路104。这里，上述延迟时间不是一定限定于与ECC电路102的信号传播时间正确等同，例如，只要是可进行满足写缓存电路104的控制等的裕度的定时控制等的范围既可。

根据如以上这样的结构，在将读出信号RYPA输入至读锁存电路101执行一连串的ECC处理之后，当从写缓存电路104向存储阵列100写入数据时，根据读出信号RYPA经由ECC复制电路105生成写入信号WYPA，由此可容易地作成包含与ECC电路102所需的信号延迟时间等同的延迟时间以及同样的偏差要因的写入信号WYPA，所以可针对ECC电路102所需的信号延迟时间削减在写入信号WYPA激活之前的期间内不需要的裕度。由此，能够使包含ECC处理的DRAM内部处理的定时适当化，并实现由存取时间缩短带来的DRAM速度性能的提高。

此外，在本实施方式中示出适用于DRAM的一例，但即使适用于其它半导体存储装置(SRAM及闪速存储器等)也能够获得同等的效果。

此外，在本实施方式中示出ECC复制电路由校验子生成相当电路105a、错误检测相当电路105b、纠错相当电路105c、奇偶生成相当电路105d构成的一例，但不仅限于此，在由上述电路中选出的一部分电路构成或者除了上述电路之外还追加其它电路的结构等中，只要是在可确保必要的定时精度及裕度的范围内省略一部分电路的结构等具有同等功能的结构既可。

此外，在本实施方式中示出生成仅延迟与ECC电路102中的信号传播时间相应的时间的信号作为写入信号WYPA的结构，但即使是生成读出信号RYPA的反转信号或单触发脉冲等其它逻辑信号作为写入信号WYPA信号的结构也能够获得同等的效果。

《发明的实施方式2》

图2是示出本发明第2实施方式的具有ECC电路的半导体存储装置的概括结构的框图，是适用于DRAM时的例子。以下，说明构成为在进行作为具有ECC电路的半导体存储装置的代表动作之一的写动作以及读动作时如以下这样进行适当定时控制的例子。

在DRAM的写动作中，在通过写数据输入信号WDIN的控制将来自DRAM外部的输入数据DI<127:0>输入至数据锁存/输入输出电路103之后，作为正规写数据WD<127:0>输入至奇偶生成电路102d，并与奇偶生成电路102d所生成的奇偶写数据PWD<7:0>一起向写缓存电路104输入，接收写入信号WYPA，在正规存储阵列100a以及奇偶存储阵列100b中写入数据。

上述写入信号WYPA是根据与输入至上述数据锁存/输入输出电路103相同的写数据输入信号WDIN而生成的。即，在写数据输入信号WDIN输入至数据锁存/输入输出电路103的同时，还输入至ECC写复制电路201。ECC写复制电路201由与奇偶生成电路102d中的一部分等同的电路构成，具备具有同等延迟的复制电路即奇偶生成相当电路201d。在已输入至ECC写复制电路201的写数据输入信号WDIN输入到奇偶生成相当电路201d之后，作为写入信号WYPA输入至写缓存电路104。

根据以上这样的结构，在写动作时将写数据输入信号WDIN输入至数据锁存/输入输出电路103，生成奇偶写数据PWD<7:0>，并经由写缓存电路104向存储阵列100输入数据，此时根据写数据输入信号WDIN经由ECC写复制电路201生成写入信号WYPA，由此可容易地作成包含与ECC电路102内的奇偶生成电路102d所需的信号延迟时间等同的延迟时间以及同样的偏差要因的写入信号WYPA，所以针对ECC电路102所需的信号延迟时间，能够削减在写入信号WYPA激活之前的期间的不需要裕度。由此，能够使包含ECC处理的DRAM内部处理的定时适当化，实现基于存取时间缩短的DRAM速度性能的提高。

另外，在DRAM中的读动作中，将从正规存储阵列100a以及奇偶存储阵列100b向正规数据线DL<127:0>、奇偶数据线PDL<7:0>读出的数据输入至读锁存电路101。然后，将读出信号RYPA输入至读锁存电路101，并将数据作为正规读数据RD<127:0>以及奇偶读数据PRD<7:0>输入至后级的ECC电路102。

已输入至ECC电路102的正规读数据RD<127:0>以及奇偶读数据PRD<7:0>首先输入至校验子生成电路102a，并生成8位的校验子SYND<7:0>。接着，将该校验子SYND<7:0>输入至错误检测电路102b，解码后执行在哪位具有错误的错误检测，并生成错误标志ERRF<127:0>。将该错误标志ERRF<127:0>和正规读数据RD<127:0>输入至后级的纠错电路102c，通过反转存在错误的位的数据来进行纠错，并作为订正后读数据RO<127:0>输入至后级的数据锁存/输入输出电路103，经由数据锁存/输入输出电路103作为输出数据DO<127:0>向DRAM外部输出。

上述读数据输出信号RDOUT是根据与输入至上述读锁存电路101相同的读出信号RYPA而生成的。具体地说，在将读出信号RYPA输入至读锁存电路101的同时，还输入至ECC读复制电路202。ECC读复制电路202分别由与校验子生成电路102a、错误检测电路102b、纠错电路102c中的一部分等同的电路构成，具备具有同等延迟的复制电路即校验子生成相当电路105a、错误检测相当电路105b以及纠错相当电路105c。在将输入至ECC读复制电路202的读出信号RYPA依次输入到校验子生成相当电路202a、错误检测相当电路202b、纠错相当电路202c之后，作为读数据输出信号RDOUT输入至数据锁存/输入输出电路103。

根据以上这样的结构，在读动作时将读出信号RYPA输入至读锁存电路101执行一连串的ECC处理之后，当从数据锁存/输入输出电路103向DRAM外部输出输出数据DO<127:0>时，根据读出信号RYPA经由ECC读复制电路202生成读数据输出信号RDOUT，由此可容易地作成包含与ECC电路102内的校验子生成电路102a、错误检测电路102b、纠错电路102c所需的信号延迟时间等同的延迟时间以及同样的偏差要因的读数据输出信号RDOUT，所以针对ECC电路102所需的信号延迟时间，能够削减在读数据输出信号RDOUT激活之前的期间的不需要裕度。由此，能够使包含ECC处理的DRAM内部处理的定时适当化，实现基于存取时间缩短的DRAM速度性能的提高。

此外，在本实施方式中说明了读动作以及写动作双方都采用ECC写复制电路201以及ECC读复制电路202的例子，但不仅于此，即使读动作或写动作的任意一方具有如上所述的电路结构，也能够针对各个动作获得期望的效果。

此外，在本实施方式中示出ECC写复制电路201、ECC读复制电路202由校验子生成相当电路202a、错误检测相当电路202b、纠错相当电路202c、奇偶生成相当电路201d构成的一例，但不仅限于此，在由上述电路中选出的一部分电路构成或者除了上述电路之外还追加其它电路的结构等中，只要是在可确保必要的定时精度及裕度的范围内构成的结构等具有同等功能的结构既可。

《发明的实施方式3》

图3以及图4是分别示出图1、图2所示的本发明第1、第2实施方式的具有ECC电路的半导体存储装置的概括结构中的可适用于校验子生成电路102a以及校验子生成相当电路105a(202a)的详细电路的例图。以下，举出作为具有ECC功能的半导体存储装置的代表动作之一的读修改写动作为例，来说明本发明的实施方式。

将已存储到存储阵列100中的正规数据和奇偶数据经由读锁存电路101输入至ECC电路102，其中输入至校验子生成电路102a。如图3所示，将输入至校验子生成电路102a的正规读数据RD<127:0>和奇偶读数据PRD<7:0>输入到8个校验子运算单元301，并经由EXOR逻辑元件生成校验子SYND<7:0>。以下虽未图示，但与校验子生成电路102a同样在错误检测电路102b、纠错电路102c、奇偶生成电路102d中也分别将校验子SYND<7:0>、错误标志ERRF<127:0>、正规写数据WD<127:0>作为输入经由逻辑元件输校验子误标志ERRF<127:0>、订正后读数据RO<127:0>、奇偶写数据PWD<7:0>。在奇偶生成电路102d中生成的奇偶写数据PWD<7:0>经由写缓存电路104与正规写数据WD<127:0>一起写入存储阵列100。

这里，如本发明第1实施方式所说明的那样，还将读出信号RYPA输入至ECC复制电路105，并经由校验子生成相当电路105a、错误检测相当电路105b、纠错相当电路105c、奇偶生成相当电路105d生成写入信号WYPA。更详细地说，读出信号RYPA在ECC复制电路105中，首先输入至校验子生成相当电路105a，并输入至校验子运算相当单元401。如图4所示，校验子运算相当单元401由与构成校验子运算单元301的逻辑元件的一部分相同的逻辑元件构成，并将所输入的读出信号RYPA经由EXOR逻辑元件作为读出复制信号RYPAD输出。构成校验子运算相当单元401的EXOR逻辑元件与校验子运算单元301相比，仅由读出信号RYPA以及根据该读出信号传播的信号所经由的EXOR逻辑元件构成，不包含其它EXOR元件。另外，向构成校验子运算相当单元401的EXOR逻辑元件的输入除了读出信号RYPA以及根据该读出信号传播的信号之外全部固定在L电平。校验子运算相当单元401中从读出信号RYPA到读出复制信号RYPAD的信号路径内所存在的晶体管或逻辑元件的级数与校验子运算单元301中从正规读数据RD<127:0>或奇偶读数据PRD<7:0>到校验子SYND<7:0>的信号路径内所存在的晶体管或逻辑元件的级数相同。此外，在上述级数根据路径而不同时，例如，可以为与最多的晶体管或逻辑元件的级数相同等。此外，即使未必与上述最多的级数相同，只要实质上能够进行必要的定时精度及裕度的确保等即可。

虽未图示，但与校验子生成相当电路105a同样，错误检测相当电路105b、纠错相当电路105c、奇偶生成相当电路105d也分别经由与错误检测电路102b、纠错电路102c、奇偶生成电路102d同一种类的逻辑元件、同一级数的晶体管或逻辑元件，最终生成写入信号WYPA。此外，即使关于实施方式2的ECC写复制电路201以及202也能够以同样的结构来生成读数据输出信号RDOUT及写入信号WYPA。

在如以上这样的结构中，根据读出信号RYPA经由包含校验子生成相当电路105a、校验子运算相当单元401、错误检测相当电路105b、纠错相当电路105c、奇偶生成相当电路105d的ECC复制电路105生成写入信号WYPA，由此可容易地作成包含与ECC电路102所需的信号延迟时间等同的延迟时间以及同样的偏差要因的写入信号WYPA，所以针对ECC电路102所需的信号延迟时间，能够削减在写入信号WYPA激活之前的期间的不需要裕度。由此，能够使包含ECC处理的DRAM内部处理的定时适当化，并实现基于存取时间缩短的DRAM速度性能的提高。

另外，通过使构成ECC电路102的晶体管的级数等与构成ECC复制电路105的晶体管的级数等相同，可以使ECC复制信号布线的信号延迟与ECC信号处理布线的信号延迟更高精度地接近。

另外，通过使构成ECC电路102的逻辑元件与构成ECC复制电路105的逻辑元件相同，可以使ECC复制信号布线的信号延迟更高精度地接近ECC信号处理布线的信号延迟。

另外，将构成ECC复制电路105的逻辑元件(例如，EXOR)的输入端子除了读出信号RYPA以及根据该读出信号传播的信号之外都固定在L电平，由此在读出信号RYPA的电平转变时，信号传播路径中的全部逻辑元件的输出转变，读出复制信号RYPAD的电平也一定转变。即，通过使上述信号传播路径中的全部晶体管开关(切换)，来适当传播与读出信号RYPA的电平转变相应的信号。因此例如，使上述信号传播路径与ECC电路102中的最坏路径相对应，逻辑元件的种类以及晶体管或逻辑元件的级数相同，由此能够容易地使ECC复制电路105的延迟与ECC电路102的最长延迟高精度地接近。

此外，在本实施方式中示出构成校验子运算单元301以及校验子运算相当单元401的逻辑元件由EXOR元件构成的一例，但不仅限于此，在其它逻辑元件及多种逻辑元件的组合中，关于校验子运算单元301只要构成可适当运算处理的逻辑电路既可。另一方面，关于校验子运算相当单元401，由于具有与校验子运算单元301同等的延迟，从而只要是能够确保必要的定时精度及裕度的结构等具有同等功能的结构既可。

此外，在本实施方式中示出构成校验子运算相当单元401的逻辑元件与构成校验子运算单元301的逻辑元件中的一部分相同的一例，但不仅限于此，即使全部采用与校验子运算单元301相同的逻辑元件来构成校验子运算相当单元401也能够实现同等的功能。

此外，在本实施方式中，作为一例示出了将校验子运算相当单元401内逻辑元件的输入端子中的除去作为输入信号的读出信号RYPA和根据该读出信号传播的信号之外的输入信号固定为L电平来生成写入信号WYPA的结构，但不仅限于此，即使在其它的固定方法中，只要是具有同等功能的结构既可。即，可根据所采用的元件，例如在AND电路的情况下固定为H电平、OR电路的情况下固定为L电平等根据所传递的输入信号的电平转变来转变各个逻辑元件的输出，并适当进行信号传播。

此外，在本实施方式中作为一例示出了使构成校验子运算单元301和校验子运算相当单元401的晶体管的级数等相同的结构，但不仅限于此，即使未必相同，只要是具有能够生成可确保必要的定时精度及裕度的写入信号WYPA等的功能的结构既可。

此外，在本实施方式中示出采用与构成校验子运算单元301的逻辑元件相同的逻辑元件来构成校验子运算相当单元401的一例，但不仅限于此，即使是由与校验子运算单元301所使用的逻辑元件不同的其它逻辑元件来构成校验子运算相当单元401等，只要是具有能够生成可确保必要的定时精度及裕度的写入信号WYPA等的功能的结构既可。

此外，在本实施方式中作为一例示出ECC电路102中的最坏路径等内的逻辑元件的开关数与ECC复制电路105中的逻辑元件的开关数相同的结构，但不仅限于此，即使开关数未必与最坏路径等相同，只要是具有能够生成可确保必要的定时精度及裕度的写入信号WYPA等的功能的结构既可。

《发明的实施方式4》

图5是示出可适用于图1所示的本发明第1实施方式的具有ECC电路的半导体存储装置的布局配置结构的概略图。以下，举出作为具有ECC功能的半导体存储装置的代表动作之一的读修改写动作为例，来说明本发明的实施方式。

从存储阵列100(未图示)向读锁存电路101输入的正规数据以及奇偶数据与第1实施方式同样经由校验子生成电路102a、错误检测电路102b、纠错电路102c、数据锁存/输入输出电路103、奇偶生成电路102d、写缓存电路104再次写入存储阵列100。与此相对，根据读出信号RYPA生成写入信号WYPA的ECC复制电路105在图5中分别具有校验子生成相当电路105a、错误检测相当电路105b、纠错相当电路105c以及奇偶生成相当电路105d。

如上所述，一般将ECC电路块作为布局结构配置在存储阵列与输入输出电路之间，从而容易产生块纵横变差(纵横块幅比率变大)这样的课题。除此之外，与上述ECC处理相关的各信号布线还具有在各要素块内例如校验子生成电路102a及错误检测电路102b内输入端子与输出端子数不同(在本实施例中示出8：128的一例)这样的特征。因此，与ECC处理相关的各信号布线具有为了在ECC电路102内连接逻辑元件而沿着同一方向往复的布线等，需要长距离连接的布线。而且，如上所述，随着近年来元件的微型化而具有布线电阻逐渐增大的倾向，所以除了电路元件中的晶体管延迟之外，布线电阻及布线间寄生电容等引起的布线延迟所占的比例变大。在此情况下，当利用ECC复制电路105生成写入信号WYPA时，如果构成ECC复制电路105的校验子生成相当电路105a、错误检测相当电路105b、纠错相当电路105c、奇偶生成相当电路105d以最短距离邻接配置，则与上述ECC处理信号路径中的信号布线延迟相比，ECC复制信号布线中的延迟、尤其布线寄生电阻及布线寄生电容所引起的信号布线延迟极小，从而有时没有充分发挥在ECC复制电路105中生成具有与ECC信号布线延迟同等延迟量的ECC复制信号布线这样的本来目的。

在这样的情况下，例如图5所示，将构成ECC复制电路105的电路中的一部分分散配置到ECC电路102区域内是有效的。具体地说，校验子生成相当电路105a以及错误检测相当电路105b被分为2块，并分别分散配置在校验子生成电路102a、错误检测电路102b区域内。更具体地说，例如，分散配置在校验子生成电路102a、错误检测电路102b区域内的中央部和端部这两个位置处。配置连接校验子生成相当电路105a等的布线，以使包含例如图5中的在左右方向或上下方向的至少1个方向上往复的布线。

根据以上这样的结构，在需要作为ECC处理信号沿同另一方向往复等的长距离布线的可能性大的校验子生成电路102a、错误检测电路102b中，将具有与ECC处理信号布线能取得的最大布线长同等布线长的ECC复制信号布线容易地配置在校验子生成相当电路105a、错误检测相当电路105b内，从而能够容易地实现ECC信号布线与ECC复制信号布线具有同等布线长、同等布线延迟量的结构。由此，除了构成信号布线延迟的要因即晶体管延迟之外，即使关于布线寄生电阻及布线寄生电容所引起的布线延迟也能够容易地使ECC信号布线与ECC复制信号布线中的延迟量等同，从而能够容易地使ECC复制信号布线的定时精度进一步提高。

另外，通过取得ECC复制信号布线的布线布局图案与ECC信号布线的布局图案等同、具体地说布线宽度及与其它布线的布线间隔等同的在同一布线层构成等的结构，可以使ECC信号布线与ECC复制信号布线之间的信号布线延迟更加接近等同。

此外，在本实施方式中作为一例示出分别将校验子生成相当电路105a以及错误检测相当电路105b分散配置在2个块内的结构，但不仅限于此，构成电路的逻辑元件不分散配置由1个块构成，即使在块内将ECC复制信号布线配置为与ECC信号布线等同距离的布线、或者分散配置在3个以上块内等中，只要是具有能够生成可确保必要的定时精度及裕度的写入信号WYPA等的同等功能的结构既可。

此外，在本实施方式中作为一例示出分别在校验子生成电路102a以及错误检测电路102b区域内的中央部和端部这2个位置分散配置校验子生成相当电路105a以及错误检测相当电路105b的结构，但不仅限于此，即使分散配置到上述以外3个以上的位置等中，只要是具有能够生成可确保必要的定时精度及裕度的写入信号WYPA等的同等功能的结构既可。

此外，在本实施方式中示出关于校验子生成相当电路105a以及错误检测相当电路105b分散配置的一例，但不仅限于此，除此之外即使在分散配置其它纠错相当电路105c及奇偶生成相当电路105d或者仅分散配置校验子生成相当电路105a、仅分散配置错误检测相当电路105b等中，只要是具有能够生成可确保必要的定时精度及裕度的写入信号WYPA等的同等功能的结构既可。

《发明的实施方式5》

图6是示出本发明第5实施方式的具备ECC电路的半导体存储装置的布局配置结构的概略图。

关于实施方式1的半导体存储装置，控制写缓存电路104的写入信号WYPA等不限于针对写入存储阵列100的所有位数据共同采用1个信号，而是将全部位分成多个组，并按照各个组来生成写入信号WYPA等。即，按照例如与ECC电路102中的各个组对应的每个电路块设置ECC复制电路105，由此即使在各个电路块的延迟时间中具有差时，也能够容易地进行分别对应的适当的定时控制。此外，还可以通过使ECC电路102的各个电路块和分别对应的ECC复制电路105邻接配置，来进行与半导体基板上的每个区域内形成的电路特性偏差等对应的定时控制。

另外，可同样设置多个ECC复制电路105，并且在利用它们生成的写入信号WYPA等中例如最迟的定时内控制写缓存电路104等。以下，具体进行说明。

如图6所示，配置存储阵列/读出放大器601、行解码器/字驱动器602、周边控制电路603、ECC电路A604、ECC复制电路A605、ECC电路B606、ECC复制电路B607、数据锁存/输入输出电路608、读锁存/写缓存电路609来构成DRAM600。ECC电路由如该图所示配置的ECC电路A604和ECC电路B606构成，同样，ECC复制电路也由ECC复制电路A605和ECC复制电路B607构成。

根据这些结构，ECC电路A604与ECC复制电路A605以及ECC电路B606与ECC复制电路B607分别成组，并利用ECC复制电路A605、ECC复制电路B607所生成的ECC复制信号来分别进行数据锁存/输入输出电路608或者读锁存/写缓存电路609中的ECC电路A604、ECC电路B606对应部分的控制，由此即使在同一DRAM宏内按照每个块在ECC信号的信号布线延迟中产生延迟差时，也能够针对每个块使ECC复制信号控制适当化，并可以实现作为DRAM宏的定时适当化。

另外，在利用逻辑元件将ECC复制电路A605和ECC复制电路B607所生成的各个ECC复制信号作为1个ECC复制信号生成、具体地说例如ECC复制信号为高激活时，利用AND逻辑生成为1个ECC复制信号等，利用整个DRAM宏作为1个ECC复制信号进行数据锁存/输入输出电路608或者读锁存/写缓存电路609的控制，由此可进行已加入每个块的ECC信号布线、ECC复制信号布线的偏差的DRAM整体控制，从而能够实现作为整个DRAM宏的定时适当化。

此外，在本实施方式中作为一例示出在1个DRAM宏内平均配置两块ECC电路以及ECC复制电路的结构，但不仅限于此，例如在1个DRAM宏内配置3个以上的ECC复制电路、或者为了从图6中的上下方向夹住周边控制电路603以及行解码器/字驱动器602，而在周边控制电路603以及行解码器/字驱动器602的上下方向两侧将ECC电路以及ECC复制电路与其它块共同配置等，只要是具有能够生成可确保必要的定时精度及裕度的写入信号WYPA等的同等功能的结构既可。

此外，在本实施方式中作为一例示出在1个DRAM宏内平均配置两块ECC电路以及ECC复制电路的结构，但不仅限于此，例如针对1个ECC电路配置2个以上的ECC复制电路，或者针对2个以上的ECC电路配置1个ECC复制电路等，只要是具有能够生成可确保必要的定时精度及裕度的写入信号WYPA等的同等功能的结构既可。

《发明的实施方式6》

例如，可利用如图7所示的配置来形成实施方式1所说明的电路结构。

图7是示出本发明第6实施方式的具有ECC电路的半导体存储装置的布局配置结构的概略图。

DRAM700具有：存储阵列/读出放大器701、行解码器/字驱动器702、周边控制电路703、字线衬里(裹打ち)区域704、ECC电路705、ECC复制电路706、数据锁存/输入输出电路707以及读锁存/写缓存电路708。字线衬里区域704配置在存储阵列/读出放大器701之间，ECC复制电路706配置在ECC电路705之间。字线衬里区域是用于降低在存储阵列/读出放大器701内配置的字线(未图示)的布线电阻、用于配置衬里字线(未图示)与字线之间的连接触点的区域。存储器核心区域709具有存储阵列/读出放大器701和字线衬里区域704。

根据这些结构，在利用ECC复制电路706所生成的ECC复制信号来进行数据锁存/输入输出电路707或读锁存/写缓存电路708的控制时，在与存储器核心区域709中的字线衬里区域704对应的区域内配置ECC复制电路706，由此在没有一般布局中所配置的元件的空区域内配置ECC复制电路706，所以可配置DRAM宏面积未增大的ECC复制电路706，从而能够使基于定时适当化的DRAM速度性能的提高和DRAM宏面积的削减都成立。

此外，在本实施方式中作为一例示出在DRAM宏内配置一个ECC复制电路706以及字线衬里区域704的结构，但不仅限于此，例如在1个DRAM宏内配置多个ECC复制电路706以及字线衬里区域704等，只要是具有能够生成可确保必要的定时精度及裕度的写入信号WYPA等的同等功能的结构既可。

《发明的实施方式7》

例如，可利用如图8所示的配置来形成实施方式1所说明的电路结构。

图8是示出本发明第7实施方式的具有ECC电路的半导体存储装置的布局配置结构的概略图。

DRAM800具有：存储阵列/读出放大器801、行解码器/字驱动器802、周边控制电路803、ECC电路804、ECC复制电路805、数据锁存/输入输出电路806以及读锁存/写缓存电路807。ECC复制电路805在周边控制电路803的区域内与ECC电路804邻接配置。

根据这些结构，在利用ECC复制电路805所生成的ECC复制信号来控制数据锁存/输入输出电路806或者读锁存/写缓存电路807时，将ECC复制电路805配置在周边控制电路803的区域内，由此即使在ECC电路804内无法配置ECC复制电路805，也可以将DRAM宏面积的增加抑制为最小并内置ECC复制电路805，从而在数据锁存/输入输出电路806或者读锁存/写缓存电路807的任意一个中都能够无较大布线损失地供给ECC复制信号，由此能够使基于定时适当化的DRAM速度性能的提高和DRAM宏面积的削减都成立。

此外，在本实施方式中作为一例示出将ECC复制电路805配置在周边控制电路803的区域内的结构，但不仅限于此，只要是配置在数据锁存/输入输出电路806、读锁存/写缓存电路807或者其以外的电路块内的结构等能够生成可包含信号布线距离等引起的信号延迟、确保必要的定时精度及裕度的写入信号WYPA等的结构既可。

此外，在本实施方式中作为一例示出将ECC复制电路805配置在周边控制电路803的区域内的结构，但不仅限于此，只要是与周边控制电路803、ECC电路804、数据锁存/输入输出电路806及读锁存/写缓存电路807等块邻接配置的结构等能够生成可确保必要的定时精度及裕度的写入信号WYPA等的结构既可。

《发明的实施方式8》

例如，在如实施方式1所说明的电路构成中可适用图9所示的布线布局。

图9是示出本发明第8实施方式的具有ECC电路的半导体存储装置的布线布局结构的详细图。

电源/接地布线具有第n层电源/接地布线901和第(n+1)层电源/接地布线904，与ECC复制电路相关的信号布线具有第n层ECC复制信号布线902和第(n+1)层ECC复制信号布线905，与ECC电路相关的信号布线具有第n层ECC信号布线903和第(n+1)层ECC信号布线906。利用布线间连接触点907来连接第n层布线与第(n+1)层布线。在第n层ECC复制信号布线902以及第(n+1)层ECC复制信号布线905与第n层ECC信号布线903以及第(n+1)层ECC信号布线906之间，配置由同一布线层构成的第n层电源/接地布线901以及第(n+1)层电源/接地布线904。

根据这些结构，因为在与ECC复制电路相关的信号布线和与ECC电路相关的信号布线之间配置屏蔽布线，所以能够抑制在两者间的噪音干涉，并提高DRAM的动作稳定性。

另外，因为在ECC电路区域以及ECC复制电路区域内不平均地配置电源布线及接地布线，所以可向电源电压的DRAM宏内进行稳定供给，并通过抑制电压下降来提高DRAM的动作稳定性。

此外，在本实施方式中作为一例示出在ECC复制关联的信号布线与ECC电路关联的信号布线之间配置1种电源或者接地布线的结构，但不仅限于此，只要是对同一电源或接地布线进行多个配置、或者对多种电源或接地布线进行多个配置的结构等具有同等功能的结构既可。

此外，在本实施方式中作为一例示出2层的布线层第n层、第(n+1)层的布线层中的屏蔽结构，但不仅限于此，只要是利用单一布线层或者3层以上的多个布线层来构成屏蔽等的具有同等功能的结构既可。

此外，上述各实施方式及变形例所说明的构成要素可以在逻辑上可能的范围内进行各种组合。具体地说，例如，实施方式4～8所说明的结构可适用于实施方式2所说明的结构。

如上所述，利用本ECC电路技术，即使不装载栏目冗余救济功能也能够确保充分的合格率以及可靠性，另外，还可以容易地抑制芯片面积增大等。更详细地说，例如，装载ECC电路并具有自己订正功能的半导体存储装置能够提高伴随ECC处理动作的存取速度性能，并且通过改进ECC复制电路的配置布局结构，来使芯片面积的缩小和高速化都成立，从而能够更容易地实现合格率以及可靠性的提高。

产业上的可利用性

本发明的半导体存储装置具有能够改善伴随ECC功能内置的动作速度性能降低的效果，尤其作为具有纠错(ECC：Error Correct Code)电路的半导体存储装置等是有用的。

Claims

1.一种半导体存储装置，其特征在于，具有：

存储阵列，其包含存储通常数据的正规存储阵列、以及存储用于进行通常数据的错误检测订正的错误检测订正符号数据的符号存储阵列；

纠错电路，其包含根据写入上述正规存储阵列的通常数据来生成错误检测订正符号数据的符号生成部、以及根据从上述存储阵列读出的通常数据和错误检测订正符号数据来对上述通常数据进行错误检测订正的错误检测订正部；以及

定时控制信号生成部，其根据第1定时控制信号来生成第2定时控制信号，该第1定时控制信号控制向上述纠错电路输入的数据交接到该纠错电路的定时，该第2定时控制信号控制从上述纠错电路输出的数据从纠错电路交接到其它电路的定时，

上述定时控制信号生成部构成为，包含与上述纠错电路的至少一部分相同或对应的电路，根据使上述第1定时控制信号延迟与上述纠错电路的延迟时间对应的时间的定时，来输出上述第2定时控制信号。

2.根据权利要求1所述的半导体存储装置，其特征在于，

该半导体存储装置构成为，根据从上述存储阵列读出的通常数据以及错误检测订正符号数据，向上述存储阵列写入通常数据以及错误检测订正符号数据，该通常数据包含上述错误检测订正部进行了错误检测订正的数据中的至少一部分和从半导体存储装置的外部输入的数据中的至少一部分，该错误检测订正符号数据根据上述通常数据由上述符号生成部所生成，

上述第1定时控制信号是控制从上述存储阵列读出的通常数据以及错误检测订正符号数据交接到上述错误检测订正部的定时的信号，

另一方面，上述第2定时控制信号是控制写入上述存储阵列的通常数据以及错误检测订正符号数据交接到上述存储阵列的定时的信号，

上述定时控制信号生成部构成为，包含与构成上述错误检测订正部以及上述符号生成部的电路的至少一部分相同或对应的电路，根据使上述第1定时控制信号延迟与上述错误检测订正部以及上述符号生成部的延迟时间对应的时间的定时，输出上述第2定时控制信号。

3.根据权利要求1所述的半导体存储装置，其特征在于，

另一方面，上述第2定时控制信号是控制上述错误检测订正部进行了错误检测订正的数据交接到半导体存储装置的外部电路的定时的信号，

上述定时控制信号生成部构成为，包含与构成上述错误检测订正部的电路的至少一部分相同或对应的电路，根据使上述第1定时控制信号延迟与上述错误检测订正部的延迟时间对应的时间的定时，来输出上述第2定时控制信号。

4.根据权利要求1所述的半导体存储装置，其特征在于，

上述第1定时控制信号是控制从半导体存储装置的外部输入并写入上述存储阵列的通常数据交接到上述符号生成部的定时的信号，

另一方面，上述第2定时控制信号是控制写入上述存储阵列的通常数据以及根据上述通常数据由上述符号生成部生成的错误检测订正符号数据交接到上述存储阵列的定时的信号，

上述定时控制信号生成部构成为，包含与构成上述符号生成部的电路的至少一部分相同或对应的电路，根据使上述第1定时控制信号延迟与上述符号生成部的延迟时间对应的时间的定时，来输出上述第2定时控制信号。

5.根据权利要求1所述的半导体存储装置，其特征在于，

上述定时控制信号生成部在上述第1、第2定时控制信号间的信号路径中具有与上述纠错电路中的输入输出信号间的经由晶体管级数相同的晶体管级数。

6.根据权利要求1所述的半导体存储装置，其特征在于，

上述定时控制信号生成部在上述第1、第2定时控制信号间的信号路径中具有与上述纠错电路中的输入输出信号间的经由逻辑元件对应的逻辑元件。

7.根据权利要求6所述的半导体存储装置，其特征在于，

上述逻辑元件包含输入所传递的输入信号和其它1个以上信号的逻辑元件，上述其它1个以上信号保持为该逻辑元件的输出根据所传递的输入信号的电平转变而转变的电平。

8.根据权利要求1所述的半导体存储装置，其特征在于，

上述定时控制信号生成部中的在上述第1、第2定时控制信号间的信号路径内设置的晶体管的切换数与上述纠错电路中的输入输出信号间的经由晶体管的切换数相同。

9.根据权利要求1所述的半导体存储装置，其特征在于，

上述定时控制信号生成部根据上述第1定时控制信号的电平转变来切换在上述第1、第2定时控制信号间的信号路径内设置的全部晶体管。

10.根据权利要求1所述的半导体存储装置，其特征在于，

上述纠错电路和上述定时控制信号生成部构成为，信号经由晶体管而导致的晶体管延迟与由信号布线的布线寄生电阻以及布线寄生电容所引起的布线延迟的总和相等。

11.根据权利要求1所述的半导体存储装置，其特征在于，

上述定时控制信号生成部在上述第1、第2定时控制信号间的信号路径中具有与上述纠错电路中的输入输出信号间的信号布线对应的布局的信号布线。

12.根据权利要求1所述的半导体存储装置，其特征在于，

上述定时控制信号生成部在上述第1、第2定时控制信号间的信号路径内具有沿着上述纠错电路的电路配置内布线图案的相互正交的2个方向中的至少一个方向往复的信号布线，该布线图案构成从输入由存储阵列读出的通常数据或者由半导体存储装置的外部输入并写入上述存储阵列的通常数据的位置到输出进行了错误检测订正的数据或错误检测订正符号数据的位置之间的信号路径。

13.根据权利要求1所述的半导体存储装置，其特征在于，

上述定时控制信号生成部与将对上述存储阵列输入输出的数据位分为多个组的各个组相对应地设置，并根据各定时控制信号生成部所生成的第2定时控制信号，来分别控制与上述各组对应的数据的交接定时。

14.根据权利要求1所述的半导体存储装置，其特征在于，

上述定时控制信号生成部构成为，具有多个基础定时控制信号生成部，该多个基础定时控制信号生成部分别包含与构成上述纠错电路的电路的至少一部分相同或对应的电路，并根据使上述第1定时控制信号延迟与上述纠错电路的延迟时间对应的时间的定时，来生成第3定时控制信号，

将从上述多个基础定时控制信号生成部分别输出的多个第3定时控制信号中与任一定时对应的信号作为上述第2定时控制信号输出。

15.根据权利要求14所述的半导体存储装置，其特征在于，

该半导体存储装置构成为，将上述多个第3定时控制信号中与最大延迟的定时对应的信号作为上述第2定时控制信号输出。

16.根据权利要求1所述的半导体存储装置，其特征在于，

上述定时控制信号生成部形成在形成有输入输出电路部以及周边逻辑电路部中的至少任意一个的区域的内部或邻接的区域，上述输入输出电路部对纠错电路与半导体存储装置外部之间的数据的输入输出进行控制，上述周边逻辑电路部生成半导体存储装置各个部的控制信号。

17.根据权利要求1所述的半导体存储装置，其特征在于，

介于构成上述纠错电路的布线的至少一部分和构成上述定时控制信号生成部的布线的至少一部分之间，配置1个以上的其它布线。