JPH0357048A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ．産業上の利用分野 Ｂ．発明の概要 Ｃ．従来技術［第４図〕 Ｄ，発明が解決しようとする問題点 Ｅ．問題点を解決するための手段 Ｆ．作用 Ｇ，実施例［第１図乃至第３図］ ａ．第１の実施例［第１図、第２図１ ｂ．第２の実施例［第３図コ Ｈ６発明の効果 （Ａ．産業上の利用分野） 本発明は半導体メモリ、特に複数のセルアレイを有し、
該セルアレイそれぞれに対して同時に同一の情報を入力
し各セルアレイから同時に出力することによりセルアレ
イの互いに対応ずるセルどうしが故障の補償をし合うよ
うにした半導体メモリに関する。

（Ｂ．発明の概要） 本発明は、上記の半導体メモリにおいて、より信頼性を
高め、不良率を少なくするため、同一情報を３以上のメ
モリセルに記憶することとし、読み出した時はその３以
上のメモリセルの中から多数決により出力データを決定
するようにするか、 あるいは、互いに欠陥を補い合うセルを２つのセルアレ
イに跨って一定距離を離れたメモリセルに割り当てるよ
うにしたものである。

＋ （Ｃ．従来技術）［第ｌ図］ Ｅ２ＦＲＯＭにおいては信頼性の向上を図るため、ダブ
ルセル方式により不良ビットの救済を行なうことができ
るようにする場合が有る。このダブルセル方式とは同じ
アレイを２つ並べ、書込む時は同じ情報を同時にその２
つのセルアレイに書き込み、読み出す時は２つのセルア
レイの対応するビット線から出力された信号の例えば論
理積をもって出力信号とすることとし、２つのセルアレ
イの対応し合うセル同士が互いに不良（破壊）を補償し
合うようにしたものである。

第４図はその２つのセルアレイを示すものである。同図
において、Ａ．Ｂはセルアレイで、ａｌとｂ１とを、そ
して、ａ２とｂ２とを互いに補償し合うセルとして例示
した。

従来においては、第４図に示すように２つのセルアレイ
ＡとＢとの間の中心線Ｃを中心として線対称となるよう
にセルが配置され、互いに補償し合うセル（例えばａ１
とｂｌ，ａ２とｂ２）は対称中線Ｃからの距離が等しく
なるようになっていた。

ここで、このダブルセルの方式の原理について説明する
。

互いに補償し合う２個のセルのデータをＸ１、ｘ２とす
ると、その論理積ｘ（＝ｘｌ・ｘ２）をもってそのビッ
トのデータとする。データの逆転はＯから１の場合のみ
起こり、１からＯのへの逆転が絶対に起こらないと仮定
するとこのように扱うのには妥当性がある。

上記表に整理した各ケース（１）〜（４）について検討
すると、ケース（１）は正常，ケース（２）はＸ２が不
良だが全体として正常、ケース（３）はＸ１が不良だが
、全体として正常、ケース（４）はｘｌ，ｘ２が共に不
良で、全体としても不良である。

尚、この表はあくまでフローティングゲート中の電荷は
せいぜいＯになってしまうことはあってち逆転すること
はないと仮定し、電荷が負と０の時は論理１、電荷が正
の時論理Ｏであることを前提としている。

このような救済方法によれば、ケース（４）のように２
つのセルが不良の場合は救済不能であるが、ケース（２
）、（３）のように一方のセルが不良である場合には一
応救済できるといえる。

（Ｄ．発明が解決しようとする問題点）ところで、一方
のセルのみが不良である場合には一応救済できるといっ
たが、それはあくまで論理０から論理１へのデータの逆
転は起こり得ても論理１から論理Ｏへの逆転は起こり得
ないと仮定した場合である。そして、実際、論理Ｏから
論理１への逆転の生じる率よりも論理ｌから論理Ｏへの
逆転が生じる率は少ない。しかし、論理ｌから論理Ｏへ
逆転する不良が絶対に起きないというわけではない。そ
して、ダブルセル方式は論理１から論理Ｏへ逆転する不
良に対して完全に無力であった。

また、従来のダブルセルの方式は第３図に示すように、
互いに補償し合うセル同士は対称中心線Ｃを挾んで対称
のところに位置するように配置されているので、２つの
メモリセルアレイＡ，Ｂの境界近傍で不良が発生した場
合（ｄが発生箇所）　互いに補償し合うセル、例えばａ
ｌ、ｂ１が共に不良になるケースの生じる可能性が多か
った。そして、互いに補償し合うセルが共に不良になっ
た場合は救済は不能である。

本発明はこのような問題点を解決すべく為されたもので
あり、第ｌに論理ｌからＯへの逆転が生じてもそれとは
逆に論理Ｏから１への逆転が生じても救済ができるよう
にすることを目的とするものであり、第２に互いに補償
し合うセルが共に不良になることを防止することを目的
とするものである。

（Ｅ．問題点を解決するための手段） 本発明半導体メモリは上記問題点を解決するため、同一
情報を３以上のメモリセルに記憶することとし、読み出
した時はその３以上のメモリセルの中から多数決により
出力データを決定するようにすることを特徴とする。

本発明半導体メモリの第２のものは、互いに欠陥を補い
合うセルを複数のセルアレイに跨って一定距離を離れた
メモリセルに割り当てることを特徴とする。

（Ｆ．作用〉 本発明半導体メモリの第１のものによれば、同一情報を
３以上のメモリセルに記憶し、その３つのメモリセルか
ら読み出し３つ以上の出力結果から多数決で出力データ
を得るので、論理１からＯへの逆転であるか論理Ｏから
１への逆転であるかを聞わず、救済が可能である。

本発明半導体メモリの第２のものによれば、互いに補償
し合うセルが２つのセルアレイの間の中心線を対称とし
て配置されているのではなく、紀で同じ距離離れるよう
に配置されているので、不良箇所が非常に大きくない限
り共に不良になる確率は少ない。従って、不良が生じて
も補償される可能性が大きいので、実質的に不良率の低
減を図ることができる。

（Ｇ．実施例）［第１図乃至第３図］ 以下、本発明半導体メモリを図示実施例に従って詳細に
説明する。

（ａ．第１の実施例）［第１図、第２図１第１図及び第
２図は本発明をＥ”　ＰＲＯＭに適用した一つの実施例
を示すものであり、第１図は全体の回路ブロック図、第
２図は多数決回路の回路図である。

図面において１、２はアドレスバッファ、３、４はアド
レスロウデコーダ、５、６はロウデコーダ３、４の出力
信号を高電圧のレベルにレベル変換する高電圧レベル変
換回路である。

７ａ、７ｂ、７ｃは全く同じ構成のメモリセルアレイで
ある。該メモリセルアレイ７ａ、７ｂ、７ｃはワードラ
インを共有しているがビットラインについてはそれぞれ
が独立して所有している。

８、８、８、・・・はメモリセル、９ａ，９ｂ、９Ｃは
ビット線を選択するＹセレクタで、Ｙセレクタ８ａはセ
ルアレイ７ａに対応し、Ｙセレクタ８ｂはセルアレイ７
ｂに対応し、Ｙセレクタ９Ｃはセルアレイ７Ｃに対応し
ている。１０ａ、１０ｂ、１０ｃはセンスアンプ・書込
回路群で、センスアンプ・書込回路群１０ａはＹセレク
タ９ａに対応し、センスアンプ・書込回路群１０ｂはＹ
セレクタ９ｂに対応し、センサンブ・書込回路群１０ｃ
はＹセレクタ９Ｃに対応している。センスアンプは各ビ
ット線に対応して１個ずつ設けられている。また、書込
回路も各ビット線に対応して１個ずつ設けられている。

従って、１ワード８ビット構或のメモリの場合はセンス
アンプ及び書込回路は共に２４個ずつ存在している。

ｌ１はバッファ回路で、入カバッファ部（図面では単に
人力部と表示した）と出力バッファ部（図面では単に出
力部と表示した）の組み合わせが８組ある。各人カバフ
ァ部はセンスアンプ・書込回路１０ａ、１０ｂ．１０ｃ
に対して入力データ信号を伝送する。

また、各出力バッファ部は、センスアンプ・書込回路群
１０ａのｌつのセンスアンプからの出力データ信号と、
センスアンプ・書込回路１０ｂの上記センスアンプと対
応するセンスアンプからの出力データ信号と、センスア
ンプ・．書込回路群１．　Ｏ　ｃの上記センスアンプと
対応するセンスアンプからの出力データ信号とを受けて
それ等の多数決をとりその結果をデータとして出力する
ところの第２図に示す多数決回路を内蔵している。この
多数決回路については後で説明する。

１２はＥ”　ＰＲＯＭ全体を制｛卸する制御回路な示ｊ
，、、チップイネーブル信号、出力イネーブル信号、ラ
イトイネーブル信号を受ける。１３はタイ゛７で、この
夕・イマ１３により書込みの開始及び終１゛の夕・イミ
ング制御が為される。１４はクロックゼネレー夕で、タ
イマ１３からの信号に応じてク口ツクを発生する。１５
はクロックゼネレータ１４から発生されたクロックパル
スを昇圧する昇圧回路で、該昇圧回路１５から得られる
プログラム電圧Ｖ　ｐｐがセンスアンプ・書込回路群１
０ａ、１　０　ｂ、１０ｃ及び高電圧レベル変換回路５
、６に供給される。ｌ６は高電圧制御回路である。

次に、バッファ回路１ｌの各出力バッファ部に内蔵され
た第２図に示す多数決回路を説明する。

該多数決回路は、信号ＡとＢの排他的論理和（Ａ−Ｂ＋
Ｂ−Ａ）を得る排他的論理和回路ＥＸＯＲと、該排他的
論理和回路ＥＸＯＲの出力信号と信号Ｃの論理積を得る
第１の論理積回路ＡＮＤＩと、信号ＡとＢの論理積を得
る第２の論理積回路ＡＮＤ２と、第１の論理積回路ＡＮ
ＤＩの出力信号と第２の論理積回路Ａ．　Ｎ　Ｄ　２の
出力信号との論理和を得る論理和回路ＯＲとからなる。

多数決回路が行なう論理演算の演算式は下記のとおりで
ある。

Ｆ　（Ａ．Ｂ，Ｃ）＝　（Ａ−Ｂ＋Ａ−Ｂ）　　・Ｃ＋
Ａ−Ｂ ここで、信号Ａ％Ｂ．Ｃが互いに等しい場合を（１）　
　ＢとＣが等しくＡが異なる場合を（２），ＡとＣが等
しくＢが異なる場合を（３）、ＡとＢが等しくＣが異な
る場合を（４）とすると、各場合における出力Ｆと多数
派とぱ下記の表に示す関係になる。

表 この表から明らかなように、演算結果と多数派とが一致
する。

従って、３つのメモリセルの出力結果の間の多数決をと
って出力できることが明らかであり、論理Ｏから１への
逆転をする不良があっても、論理１から論理Ｏへの逆転
をする不良があっても不良の数が過半数とならない限り
ビットのデータが補償されることになる。

本Ｅ２ＦＲＯＭにおいては、信号を書込む時は同じ信号
を同時にセルアレイ゛７ａ，７ｂ，７ｃに書込む。そし
て、信号を読み出す時はセルアレイ７ａから出力された
信号Ａはセンスアンプ・書込み回路群１０ａ内のセンス
アンプによって増幅し、セルアレイ７ｂから出力された
信号Ｂはセンスアンプ・書込回路群ｌｂ内のセンスアン
プによって増幅し、セルアレイ７Ｃから出力された信号
Ｃはセンスアンプ・書込回路群１０ｃ内のセンスアンプ
によって増幅した上で、バッファ回路１１の出力バッフ
ァ部内において上記多数決回路によりセルアレイ７ａ、
７ｂ及び７ｃからの信号の多数決をとり、これを出力デ
ータ信号として外部へ送出するのである。従って、仮に
セルアレイ７ａの１つのセルに不良が発生したとしても
、そのセルの不良はセルアレイ７ｂ、７ｃのその不良セ
ルと対応するセルによって多数決の原理で補償されるの
である。そして、不良セルの数が互いに補償し合うセル
のうちの過半数にならない限りデータを補償できるので
信頼性の著しい向上を図ることができる。

上記実施例は１つのビットに３以上の単位セルを割当て
るものであったが、奇数であればそれより多い数の単位
セルを１つのビットに割り当てるようにしても良い。

尚、本実施例は本発明をＥ２ＰＲＯＭに適用したもので
あったが、必ずしもこれに限定されるものではなく、本
発明はＥＰＲＯＭ，ＳＲＡＭ等他の半導体メモリにも適
用することができる。

（ｂ．第２の実施例）［第３図］ 第３図は本発明半導体メモリの第２の実施例を示す全体
のブロック図である。本実施例も本発明をＥ”ＰＲＯＭ
に適用したものである。

本半導体メモリはセルアレイが７ａ、７ｂと２つしかな
い点と、バッファ回路１ｌの各出力部においてセルアレ
イ７ａ、８ｂからの２つの信号Ａ．Ｈの論理ＩＪＩ　（
あるいは論理和）を得てそれＡ−Ｂ（あるいはＡ　十Ｂ
　）を出力するようになっている点で第１の実施例と異
なっているが、それ以外の点では共通しており、共通点
については既に説明済なので説明は省略する。

本半導体メモリは、従来のダブルセル方式（第４図参照
）とは互いに補償し合うセル間の間隔βがすべてのベア
（例えば８ａと８ｂ、８Ｃと８ｄ）について等しくなる
ようにセルが配置されている点で異なっている。従って
、２つのセルアレイ７ａと７ｂの境界近傍において不良
が発生しても互いに補償し合うセルが共に不良になる虞
れはなく、補償が可能である。

従って、実質的な不良率の低減を図ることができる。

尚、互いに補償し合うセル間の距離℃を一定にすること
により不良率の低減を図るといつ技ｆホｉ的思想は第３
図に示すようなダブルセル方式の半導体メモリだけでな
く、第１図に示すような謂わば三重セルセル方式のもの
あるいはそれ以上の多申セル方式の半導体メモリにも適
用できる。そして、実際に第｛図に示す実施例において
はかかる技術的思想も実施されている。

（Ｈ．発明の効果） 以上に述べたように、本発明半導体メモリの第１のもの
は、同一情報を３以上のメモリセルに記憶し、読み出す
時同一情報を記憶した上記３以上のメモリセルを選択し
、読み出されたデータのうち最も多数の出力結果を出力
データとするようにしたことを特徴とするものである。

従って、本発明半導体メモリの第ｌのものによれば、同
一情報を３以上のメモリセルに記憶し、その３つのメモ
リセルかも読み出し、読み出したその３つ以上の出力結
果から多数決で出力データを得るので、論理１からＯへ
の逆転であるか論理ＯからＯへの逆転であるかを問わず
、救済が可能である。

本発明半導体メモリの第２のものは、複数のセルアレイ
を有し、該セルアレイそれぞれに対して同時に同一の情
報を入力しそれぞれから同時に出力することによりセル
アレイの互いに対応するセルどうしが故障の補償をし合
うようにした半導体メモリにおいて、互いに欠陥を補い
合うセルを複数のセルアレイに跨って一定の距離離れた
メモリセルに割当ててなることを特徴とするものである
。

本発明半導体メモリの第２のものによれば互いに補償し
合うセルが２つのセルアレイの間の中心線を対称として
配置されているのではなく、みな同じ距離離れるように
配置されているので、不良箇所が非常に大きくない限り
共に不良になる確率は少ない。従って、不良が生じても
補償が可能なので実質的に不良率の低減を図ることがで
きる。

【図面の簡単な説明】

第１図及び第２図は本発明半導体メモリの一つの実施例
を説明するためのもので、第ｌ図は全体のブロック図、
第２図は多数決回路を示す回路図、第３図は本発明半導
体メモリの第２の実施例を示す全体のブロック図、第４
図は従来例の要部を示すブロック図である。 符号の説明 ７ａ、７ｂ、７ｃ・・・セルアレイ、 ８・・・セル、 ８ａ、８ｂ・・・互いに補償し合うセル、８ｃ、 ８　ｄ　・ ・互いに補償し合うセル、 Ｃ ・互いに補償し合うセル間の距離。

Claims (2)

【特許請求の範囲】
1. （１）同一情報を３以上のメモリセルに記憶し、読み出
   す時同一情報を記憶した上記３以上のメモリセルを選択
   し、 読み出されたデータのうち最も多数の出力結果を出力デ
   ータとするようにした ことを特徴とする半導体メモリ
2. （２）複数のセルアレイを有し、該セルアレイそれぞれ
   に対して同時に同一の情報を入力し、それぞれから同時
   に出力することによりセルアレイの互いに対応するセル
   どうしが故障の補償をし合うようにした半導体メモリに
   おいて、 互いに欠陥を補い合う一対のセルを複数のセルアレイに
   跨って一定の距離離れたメモリセルに割当ててなる ことを特徴とする半導体メモリ