JPH0357048A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0357048A JPH0357048A JP1192856A JP19285689A JPH0357048A JP H0357048 A JPH0357048 A JP H0357048A JP 1192856 A JP1192856 A JP 1192856A JP 19285689 A JP19285689 A JP 19285689A JP H0357048 A JPH0357048 A JP H0357048A
- Authority
- JP
- Japan
- Prior art keywords
- cells
- memory cells
- semiconductor memory
- output
- cell arrays
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 230000015654 memory Effects 0.000 claims abstract description 29
- 238000003491 array Methods 0.000 claims abstract description 26
- 230000007547 defect Effects 0.000 claims description 20
- 230000002950 deficient Effects 0.000 abstract description 20
- 239000000872 buffer Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
A.産業上の利用分野
B.発明の概要
C.従来技術[第4図〕
D,発明が解決しようとする問題点
E.問題点を解決するための手段
F.作用
G,実施例[第1図乃至第3図]
a.第1の実施例[第1図、第2図1
b.第2の実施例[第3図コ
H6発明の効果
(A.産業上の利用分野)
本発明は半導体メモリ、特に複数のセルアレイを有し、
該セルアレイそれぞれに対して同時に同一の情報を入力
し各セルアレイから同時に出力することによりセルアレ
イの互いに対応ずるセルどうしが故障の補償をし合うよ
うにした半導体メモリに関する。
該セルアレイそれぞれに対して同時に同一の情報を入力
し各セルアレイから同時に出力することによりセルアレ
イの互いに対応ずるセルどうしが故障の補償をし合うよ
うにした半導体メモリに関する。
(B.発明の概要)
本発明は、上記の半導体メモリにおいて、より信頼性を
高め、不良率を少なくするため、同一情報を3以上のメ
モリセルに記憶することとし、読み出した時はその3以
上のメモリセルの中から多数決により出力データを決定
するようにするか、 あるいは、互いに欠陥を補い合うセルを2つのセルアレ
イに跨って一定距離を離れたメモリセルに割り当てるよ
うにしたものである。
高め、不良率を少なくするため、同一情報を3以上のメ
モリセルに記憶することとし、読み出した時はその3以
上のメモリセルの中から多数決により出力データを決定
するようにするか、 あるいは、互いに欠陥を補い合うセルを2つのセルアレ
イに跨って一定距離を離れたメモリセルに割り当てるよ
うにしたものである。
+
(C.従来技術)[第l図]
E2FROMにおいては信頼性の向上を図るため、ダブ
ルセル方式により不良ビットの救済を行なうことができ
るようにする場合が有る。このダブルセル方式とは同じ
アレイを2つ並べ、書込む時は同じ情報を同時にその2
つのセルアレイに書き込み、読み出す時は2つのセルア
レイの対応するビット線から出力された信号の例えば論
理積をもって出力信号とすることとし、2つのセルアレ
イの対応し合うセル同士が互いに不良(破壊)を補償し
合うようにしたものである。
ルセル方式により不良ビットの救済を行なうことができ
るようにする場合が有る。このダブルセル方式とは同じ
アレイを2つ並べ、書込む時は同じ情報を同時にその2
つのセルアレイに書き込み、読み出す時は2つのセルア
レイの対応するビット線から出力された信号の例えば論
理積をもって出力信号とすることとし、2つのセルアレ
イの対応し合うセル同士が互いに不良(破壊)を補償し
合うようにしたものである。
第4図はその2つのセルアレイを示すものである。同図
において、A.Bはセルアレイで、alとb1とを、そ
して、a2とb2とを互いに補償し合うセルとして例示
した。
において、A.Bはセルアレイで、alとb1とを、そ
して、a2とb2とを互いに補償し合うセルとして例示
した。
従来においては、第4図に示すように2つのセルアレイ
AとBとの間の中心線Cを中心として線対称となるよう
にセルが配置され、互いに補償し合うセル(例えばa1
とbl,a2とb2)は対称中線Cからの距離が等しく
なるようになっていた。
AとBとの間の中心線Cを中心として線対称となるよう
にセルが配置され、互いに補償し合うセル(例えばa1
とbl,a2とb2)は対称中線Cからの距離が等しく
なるようになっていた。
ここで、このダブルセルの方式の原理について説明する
。
。
互いに補償し合う2個のセルのデータをX1、x2とす
ると、その論理積x(=xl・x2)をもってそのビッ
トのデータとする。データの逆転はOから1の場合のみ
起こり、1からOのへの逆転が絶対に起こらないと仮定
するとこのように扱うのには妥当性がある。
ると、その論理積x(=xl・x2)をもってそのビッ
トのデータとする。データの逆転はOから1の場合のみ
起こり、1からOのへの逆転が絶対に起こらないと仮定
するとこのように扱うのには妥当性がある。
上記表に整理した各ケース(1)〜(4)について検討
すると、ケース(1)は正常,ケース(2)はX2が不
良だが全体として正常、ケース(3)はX1が不良だが
、全体として正常、ケース(4)はxl,x2が共に不
良で、全体としても不良である。
すると、ケース(1)は正常,ケース(2)はX2が不
良だが全体として正常、ケース(3)はX1が不良だが
、全体として正常、ケース(4)はxl,x2が共に不
良で、全体としても不良である。
尚、この表はあくまでフローティングゲート中の電荷は
せいぜいOになってしまうことはあってち逆転すること
はないと仮定し、電荷が負と0の時は論理1、電荷が正
の時論理Oであることを前提としている。
せいぜいOになってしまうことはあってち逆転すること
はないと仮定し、電荷が負と0の時は論理1、電荷が正
の時論理Oであることを前提としている。
このような救済方法によれば、ケース(4)のように2
つのセルが不良の場合は救済不能であるが、ケース(2
)、(3)のように一方のセルが不良である場合には一
応救済できるといえる。
つのセルが不良の場合は救済不能であるが、ケース(2
)、(3)のように一方のセルが不良である場合には一
応救済できるといえる。
(D.発明が解決しようとする問題点)ところで、一方
のセルのみが不良である場合には一応救済できるといっ
たが、それはあくまで論理0から論理1へのデータの逆
転は起こり得ても論理1から論理Oへの逆転は起こり得
ないと仮定した場合である。そして、実際、論理Oから
論理1への逆転の生じる率よりも論理lから論理Oへの
逆転が生じる率は少ない。しかし、論理lから論理Oへ
逆転する不良が絶対に起きないというわけではない。そ
して、ダブルセル方式は論理1から論理Oへ逆転する不
良に対して完全に無力であった。
のセルのみが不良である場合には一応救済できるといっ
たが、それはあくまで論理0から論理1へのデータの逆
転は起こり得ても論理1から論理Oへの逆転は起こり得
ないと仮定した場合である。そして、実際、論理Oから
論理1への逆転の生じる率よりも論理lから論理Oへの
逆転が生じる率は少ない。しかし、論理lから論理Oへ
逆転する不良が絶対に起きないというわけではない。そ
して、ダブルセル方式は論理1から論理Oへ逆転する不
良に対して完全に無力であった。
また、従来のダブルセルの方式は第3図に示すように、
互いに補償し合うセル同士は対称中心線Cを挾んで対称
のところに位置するように配置されているので、2つの
メモリセルアレイA,Bの境界近傍で不良が発生した場
合(dが発生箇所) 互いに補償し合うセル、例えばa
l、b1が共に不良になるケースの生じる可能性が多か
った。そして、互いに補償し合うセルが共に不良になっ
た場合は救済は不能である。
互いに補償し合うセル同士は対称中心線Cを挾んで対称
のところに位置するように配置されているので、2つの
メモリセルアレイA,Bの境界近傍で不良が発生した場
合(dが発生箇所) 互いに補償し合うセル、例えばa
l、b1が共に不良になるケースの生じる可能性が多か
った。そして、互いに補償し合うセルが共に不良になっ
た場合は救済は不能である。
本発明はこのような問題点を解決すべく為されたもので
あり、第lに論理lからOへの逆転が生じてもそれとは
逆に論理Oから1への逆転が生じても救済ができるよう
にすることを目的とするものであり、第2に互いに補償
し合うセルが共に不良になることを防止することを目的
とするものである。
あり、第lに論理lからOへの逆転が生じてもそれとは
逆に論理Oから1への逆転が生じても救済ができるよう
にすることを目的とするものであり、第2に互いに補償
し合うセルが共に不良になることを防止することを目的
とするものである。
(E.問題点を解決するための手段)
本発明半導体メモリは上記問題点を解決するため、同一
情報を3以上のメモリセルに記憶することとし、読み出
した時はその3以上のメモリセルの中から多数決により
出力データを決定するようにすることを特徴とする。
情報を3以上のメモリセルに記憶することとし、読み出
した時はその3以上のメモリセルの中から多数決により
出力データを決定するようにすることを特徴とする。
本発明半導体メモリの第2のものは、互いに欠陥を補い
合うセルを複数のセルアレイに跨って一定距離を離れた
メモリセルに割り当てることを特徴とする。
合うセルを複数のセルアレイに跨って一定距離を離れた
メモリセルに割り当てることを特徴とする。
(F.作用〉
本発明半導体メモリの第1のものによれば、同一情報を
3以上のメモリセルに記憶し、その3つのメモリセルか
ら読み出し3つ以上の出力結果から多数決で出力データ
を得るので、論理1からOへの逆転であるか論理Oから
1への逆転であるかを聞わず、救済が可能である。
3以上のメモリセルに記憶し、その3つのメモリセルか
ら読み出し3つ以上の出力結果から多数決で出力データ
を得るので、論理1からOへの逆転であるか論理Oから
1への逆転であるかを聞わず、救済が可能である。
本発明半導体メモリの第2のものによれば、互いに補償
し合うセルが2つのセルアレイの間の中心線を対称とし
て配置されているのではなく、紀で同じ距離離れるよう
に配置されているので、不良箇所が非常に大きくない限
り共に不良になる確率は少ない。従って、不良が生じて
も補償される可能性が大きいので、実質的に不良率の低
減を図ることができる。
し合うセルが2つのセルアレイの間の中心線を対称とし
て配置されているのではなく、紀で同じ距離離れるよう
に配置されているので、不良箇所が非常に大きくない限
り共に不良になる確率は少ない。従って、不良が生じて
も補償される可能性が大きいので、実質的に不良率の低
減を図ることができる。
(G.実施例)[第1図乃至第3図]
以下、本発明半導体メモリを図示実施例に従って詳細に
説明する。
説明する。
(a.第1の実施例)[第1図、第2図1第1図及び第
2図は本発明をE” PROMに適用した一つの実施例
を示すものであり、第1図は全体の回路ブロック図、第
2図は多数決回路の回路図である。
2図は本発明をE” PROMに適用した一つの実施例
を示すものであり、第1図は全体の回路ブロック図、第
2図は多数決回路の回路図である。
図面において1、2はアドレスバッファ、3、4はアド
レスロウデコーダ、5、6はロウデコーダ3、4の出力
信号を高電圧のレベルにレベル変換する高電圧レベル変
換回路である。
レスロウデコーダ、5、6はロウデコーダ3、4の出力
信号を高電圧のレベルにレベル変換する高電圧レベル変
換回路である。
7a、7b、7cは全く同じ構成のメモリセルアレイで
ある。該メモリセルアレイ7a、7b、7cはワードラ
インを共有しているがビットラインについてはそれぞれ
が独立して所有している。
ある。該メモリセルアレイ7a、7b、7cはワードラ
インを共有しているがビットラインについてはそれぞれ
が独立して所有している。
8、8、8、・・・はメモリセル、9a,9b、9Cは
ビット線を選択するYセレクタで、Yセレクタ8aはセ
ルアレイ7aに対応し、Yセレクタ8bはセルアレイ7
bに対応し、Yセレクタ9Cはセルアレイ7Cに対応し
ている。10a、10b、10cはセンスアンプ・書込
回路群で、センスアンプ・書込回路群10aはYセレク
タ9aに対応し、センスアンプ・書込回路群10bはY
セレクタ9bに対応し、センサンブ・書込回路群10c
はYセレクタ9Cに対応している。センスアンプは各ビ
ット線に対応して1個ずつ設けられている。また、書込
回路も各ビット線に対応して1個ずつ設けられている。
ビット線を選択するYセレクタで、Yセレクタ8aはセ
ルアレイ7aに対応し、Yセレクタ8bはセルアレイ7
bに対応し、Yセレクタ9Cはセルアレイ7Cに対応し
ている。10a、10b、10cはセンスアンプ・書込
回路群で、センスアンプ・書込回路群10aはYセレク
タ9aに対応し、センスアンプ・書込回路群10bはY
セレクタ9bに対応し、センサンブ・書込回路群10c
はYセレクタ9Cに対応している。センスアンプは各ビ
ット線に対応して1個ずつ設けられている。また、書込
回路も各ビット線に対応して1個ずつ設けられている。
従って、1ワード8ビット構或のメモリの場合はセンス
アンプ及び書込回路は共に24個ずつ存在している。
アンプ及び書込回路は共に24個ずつ存在している。
l1はバッファ回路で、入カバッファ部(図面では単に
人力部と表示した)と出力バッファ部(図面では単に出
力部と表示した)の組み合わせが8組ある。各人カバフ
ァ部はセンスアンプ・書込回路10a、10b.10c
に対して入力データ信号を伝送する。
人力部と表示した)と出力バッファ部(図面では単に出
力部と表示した)の組み合わせが8組ある。各人カバフ
ァ部はセンスアンプ・書込回路10a、10b.10c
に対して入力データ信号を伝送する。
また、各出力バッファ部は、センスアンプ・書込回路群
10aのlつのセンスアンプからの出力データ信号と、
センスアンプ・書込回路10bの上記センスアンプと対
応するセンスアンプからの出力データ信号と、センスア
ンプ・.書込回路群1. O cの上記センスアンプと
対応するセンスアンプからの出力データ信号とを受けて
それ等の多数決をとりその結果をデータとして出力する
ところの第2図に示す多数決回路を内蔵している。この
多数決回路については後で説明する。
10aのlつのセンスアンプからの出力データ信号と、
センスアンプ・書込回路10bの上記センスアンプと対
応するセンスアンプからの出力データ信号と、センスア
ンプ・.書込回路群1. O cの上記センスアンプと
対応するセンスアンプからの出力データ信号とを受けて
それ等の多数決をとりその結果をデータとして出力する
ところの第2図に示す多数決回路を内蔵している。この
多数決回路については後で説明する。
12はE” PROM全体を制{卸する制御回路な示j
,、、チップイネーブル信号、出力イネーブル信号、ラ
イトイネーブル信号を受ける。13はタイ゛7で、この
夕・イマ13により書込みの開始及び終1゛の夕・イミ
ング制御が為される。14はクロックゼネレー夕で、タ
イマ13からの信号に応じてク口ツクを発生する。15
はクロックゼネレータ14から発生されたクロックパル
スを昇圧する昇圧回路で、該昇圧回路15から得られる
プログラム電圧V ppがセンスアンプ・書込回路群1
0a、1 0 b、10c及び高電圧レベル変換回路5
、6に供給される。l6は高電圧制御回路である。
,、、チップイネーブル信号、出力イネーブル信号、ラ
イトイネーブル信号を受ける。13はタイ゛7で、この
夕・イマ13により書込みの開始及び終1゛の夕・イミ
ング制御が為される。14はクロックゼネレー夕で、タ
イマ13からの信号に応じてク口ツクを発生する。15
はクロックゼネレータ14から発生されたクロックパル
スを昇圧する昇圧回路で、該昇圧回路15から得られる
プログラム電圧V ppがセンスアンプ・書込回路群1
0a、1 0 b、10c及び高電圧レベル変換回路5
、6に供給される。l6は高電圧制御回路である。
次に、バッファ回路1lの各出力バッファ部に内蔵され
た第2図に示す多数決回路を説明する。
た第2図に示す多数決回路を説明する。
該多数決回路は、信号AとBの排他的論理和(A−B+
B−A)を得る排他的論理和回路EXORと、該排他的
論理和回路EXORの出力信号と信号Cの論理積を得る
第1の論理積回路ANDIと、信号AとBの論理積を得
る第2の論理積回路AND2と、第1の論理積回路AN
DIの出力信号と第2の論理積回路A. N D 2の
出力信号との論理和を得る論理和回路ORとからなる。
B−A)を得る排他的論理和回路EXORと、該排他的
論理和回路EXORの出力信号と信号Cの論理積を得る
第1の論理積回路ANDIと、信号AとBの論理積を得
る第2の論理積回路AND2と、第1の論理積回路AN
DIの出力信号と第2の論理積回路A. N D 2の
出力信号との論理和を得る論理和回路ORとからなる。
多数決回路が行なう論理演算の演算式は下記のとおりで
ある。
ある。
F (A.B,C)= (A−B+A−B) ・C+
A−B ここで、信号A%B.Cが互いに等しい場合を(1)
BとCが等しくAが異なる場合を(2),AとCが等
しくBが異なる場合を(3)、AとBが等しくCが異な
る場合を(4)とすると、各場合における出力Fと多数
派とぱ下記の表に示す関係になる。
A−B ここで、信号A%B.Cが互いに等しい場合を(1)
BとCが等しくAが異なる場合を(2),AとCが等
しくBが異なる場合を(3)、AとBが等しくCが異な
る場合を(4)とすると、各場合における出力Fと多数
派とぱ下記の表に示す関係になる。
表
この表から明らかなように、演算結果と多数派とが一致
する。
する。
従って、3つのメモリセルの出力結果の間の多数決をと
って出力できることが明らかであり、論理Oから1への
逆転をする不良があっても、論理1から論理Oへの逆転
をする不良があっても不良の数が過半数とならない限り
ビットのデータが補償されることになる。
って出力できることが明らかであり、論理Oから1への
逆転をする不良があっても、論理1から論理Oへの逆転
をする不良があっても不良の数が過半数とならない限り
ビットのデータが補償されることになる。
本E2FROMにおいては、信号を書込む時は同じ信号
を同時にセルアレイ゛7a,7b,7cに書込む。そし
て、信号を読み出す時はセルアレイ7aから出力された
信号Aはセンスアンプ・書込み回路群10a内のセンス
アンプによって増幅し、セルアレイ7bから出力された
信号Bはセンスアンプ・書込回路群lb内のセンスアン
プによって増幅し、セルアレイ7Cから出力された信号
Cはセンスアンプ・書込回路群10c内のセンスアンプ
によって増幅した上で、バッファ回路11の出力バッフ
ァ部内において上記多数決回路によりセルアレイ7a、
7b及び7cからの信号の多数決をとり、これを出力デ
ータ信号として外部へ送出するのである。従って、仮に
セルアレイ7aの1つのセルに不良が発生したとしても
、そのセルの不良はセルアレイ7b、7cのその不良セ
ルと対応するセルによって多数決の原理で補償されるの
である。そして、不良セルの数が互いに補償し合うセル
のうちの過半数にならない限りデータを補償できるので
信頼性の著しい向上を図ることができる。
を同時にセルアレイ゛7a,7b,7cに書込む。そし
て、信号を読み出す時はセルアレイ7aから出力された
信号Aはセンスアンプ・書込み回路群10a内のセンス
アンプによって増幅し、セルアレイ7bから出力された
信号Bはセンスアンプ・書込回路群lb内のセンスアン
プによって増幅し、セルアレイ7Cから出力された信号
Cはセンスアンプ・書込回路群10c内のセンスアンプ
によって増幅した上で、バッファ回路11の出力バッフ
ァ部内において上記多数決回路によりセルアレイ7a、
7b及び7cからの信号の多数決をとり、これを出力デ
ータ信号として外部へ送出するのである。従って、仮に
セルアレイ7aの1つのセルに不良が発生したとしても
、そのセルの不良はセルアレイ7b、7cのその不良セ
ルと対応するセルによって多数決の原理で補償されるの
である。そして、不良セルの数が互いに補償し合うセル
のうちの過半数にならない限りデータを補償できるので
信頼性の著しい向上を図ることができる。
上記実施例は1つのビットに3以上の単位セルを割当て
るものであったが、奇数であればそれより多い数の単位
セルを1つのビットに割り当てるようにしても良い。
るものであったが、奇数であればそれより多い数の単位
セルを1つのビットに割り当てるようにしても良い。
尚、本実施例は本発明をE2PROMに適用したもので
あったが、必ずしもこれに限定されるものではなく、本
発明はEPROM,SRAM等他の半導体メモリにも適
用することができる。
あったが、必ずしもこれに限定されるものではなく、本
発明はEPROM,SRAM等他の半導体メモリにも適
用することができる。
(b.第2の実施例)[第3図]
第3図は本発明半導体メモリの第2の実施例を示す全体
のブロック図である。本実施例も本発明をE”PROM
に適用したものである。
のブロック図である。本実施例も本発明をE”PROM
に適用したものである。
本半導体メモリはセルアレイが7a、7bと2つしかな
い点と、バッファ回路1lの各出力部においてセルアレ
イ7a、8bからの2つの信号A.Hの論理IJI (
あるいは論理和)を得てそれA−B(あるいはA 十B
)を出力するようになっている点で第1の実施例と異
なっているが、それ以外の点では共通しており、共通点
については既に説明済なので説明は省略する。
い点と、バッファ回路1lの各出力部においてセルアレ
イ7a、8bからの2つの信号A.Hの論理IJI (
あるいは論理和)を得てそれA−B(あるいはA 十B
)を出力するようになっている点で第1の実施例と異
なっているが、それ以外の点では共通しており、共通点
については既に説明済なので説明は省略する。
本半導体メモリは、従来のダブルセル方式(第4図参照
)とは互いに補償し合うセル間の間隔βがすべてのベア
(例えば8aと8b、8Cと8d)について等しくなる
ようにセルが配置されている点で異なっている。従って
、2つのセルアレイ7aと7bの境界近傍において不良
が発生しても互いに補償し合うセルが共に不良になる虞
れはなく、補償が可能である。
)とは互いに補償し合うセル間の間隔βがすべてのベア
(例えば8aと8b、8Cと8d)について等しくなる
ようにセルが配置されている点で異なっている。従って
、2つのセルアレイ7aと7bの境界近傍において不良
が発生しても互いに補償し合うセルが共に不良になる虞
れはなく、補償が可能である。
従って、実質的な不良率の低減を図ることができる。
尚、互いに補償し合うセル間の距離℃を一定にすること
により不良率の低減を図るといつ技fホi的思想は第3
図に示すようなダブルセル方式の半導体メモリだけでな
く、第1図に示すような謂わば三重セルセル方式のもの
あるいはそれ以上の多申セル方式の半導体メモリにも適
用できる。そして、実際に第{図に示す実施例において
はかかる技術的思想も実施されている。
により不良率の低減を図るといつ技fホi的思想は第3
図に示すようなダブルセル方式の半導体メモリだけでな
く、第1図に示すような謂わば三重セルセル方式のもの
あるいはそれ以上の多申セル方式の半導体メモリにも適
用できる。そして、実際に第{図に示す実施例において
はかかる技術的思想も実施されている。
(H.発明の効果)
以上に述べたように、本発明半導体メモリの第1のもの
は、同一情報を3以上のメモリセルに記憶し、読み出す
時同一情報を記憶した上記3以上のメモリセルを選択し
、読み出されたデータのうち最も多数の出力結果を出力
データとするようにしたことを特徴とするものである。
は、同一情報を3以上のメモリセルに記憶し、読み出す
時同一情報を記憶した上記3以上のメモリセルを選択し
、読み出されたデータのうち最も多数の出力結果を出力
データとするようにしたことを特徴とするものである。
従って、本発明半導体メモリの第lのものによれば、同
一情報を3以上のメモリセルに記憶し、その3つのメモ
リセルかも読み出し、読み出したその3つ以上の出力結
果から多数決で出力データを得るので、論理1からOへ
の逆転であるか論理OからOへの逆転であるかを問わず
、救済が可能である。
一情報を3以上のメモリセルに記憶し、その3つのメモ
リセルかも読み出し、読み出したその3つ以上の出力結
果から多数決で出力データを得るので、論理1からOへ
の逆転であるか論理OからOへの逆転であるかを問わず
、救済が可能である。
本発明半導体メモリの第2のものは、複数のセルアレイ
を有し、該セルアレイそれぞれに対して同時に同一の情
報を入力しそれぞれから同時に出力することによりセル
アレイの互いに対応するセルどうしが故障の補償をし合
うようにした半導体メモリにおいて、互いに欠陥を補い
合うセルを複数のセルアレイに跨って一定の距離離れた
メモリセルに割当ててなることを特徴とするものである
。
を有し、該セルアレイそれぞれに対して同時に同一の情
報を入力しそれぞれから同時に出力することによりセル
アレイの互いに対応するセルどうしが故障の補償をし合
うようにした半導体メモリにおいて、互いに欠陥を補い
合うセルを複数のセルアレイに跨って一定の距離離れた
メモリセルに割当ててなることを特徴とするものである
。
本発明半導体メモリの第2のものによれば互いに補償し
合うセルが2つのセルアレイの間の中心線を対称として
配置されているのではなく、みな同じ距離離れるように
配置されているので、不良箇所が非常に大きくない限り
共に不良になる確率は少ない。従って、不良が生じても
補償が可能なので実質的に不良率の低減を図ることがで
きる。
合うセルが2つのセルアレイの間の中心線を対称として
配置されているのではなく、みな同じ距離離れるように
配置されているので、不良箇所が非常に大きくない限り
共に不良になる確率は少ない。従って、不良が生じても
補償が可能なので実質的に不良率の低減を図ることがで
きる。
第1図及び第2図は本発明半導体メモリの一つの実施例
を説明するためのもので、第l図は全体のブロック図、
第2図は多数決回路を示す回路図、第3図は本発明半導
体メモリの第2の実施例を示す全体のブロック図、第4
図は従来例の要部を示すブロック図である。 符号の説明 7a、7b、7c・・・セルアレイ、 8・・・セル、 8a、8b・・・互いに補償し合うセル、8c、 8 d ・ ・互いに補償し合うセル、 C ・互いに補償し合うセル間の距離。
を説明するためのもので、第l図は全体のブロック図、
第2図は多数決回路を示す回路図、第3図は本発明半導
体メモリの第2の実施例を示す全体のブロック図、第4
図は従来例の要部を示すブロック図である。 符号の説明 7a、7b、7c・・・セルアレイ、 8・・・セル、 8a、8b・・・互いに補償し合うセル、8c、 8 d ・ ・互いに補償し合うセル、 C ・互いに補償し合うセル間の距離。
Claims (2)
- (1)同一情報を3以上のメモリセルに記憶し、読み出
す時同一情報を記憶した上記3以上のメモリセルを選択
し、 読み出されたデータのうち最も多数の出力結果を出力デ
ータとするようにした ことを特徴とする半導体メモリ - (2)複数のセルアレイを有し、該セルアレイそれぞれ
に対して同時に同一の情報を入力し、それぞれから同時
に出力することによりセルアレイの互いに対応するセル
どうしが故障の補償をし合うようにした半導体メモリに
おいて、 互いに欠陥を補い合う一対のセルを複数のセルアレイに
跨って一定の距離離れたメモリセルに割当ててなる ことを特徴とする半導体メモリ
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1192856A JPH0357048A (ja) | 1989-07-25 | 1989-07-25 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1192856A JPH0357048A (ja) | 1989-07-25 | 1989-07-25 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0357048A true JPH0357048A (ja) | 1991-03-12 |
Family
ID=16298111
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1192856A Pending JPH0357048A (ja) | 1989-07-25 | 1989-07-25 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0357048A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05120892A (ja) * | 1991-10-25 | 1993-05-18 | Nec Kyushu Ltd | メモリ集積回路 |
JPH0683717A (ja) * | 1992-02-14 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | 大型耐故障不揮発性複数ポート・メモリー |
US6147903A (en) * | 1997-12-12 | 2000-11-14 | Matsushita Electronics Corporation | Non-volatile semiconductor memory device and method for driving the same |
US6259639B1 (en) | 2000-02-16 | 2001-07-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device capable of repairing defective parts in a large-scale memory |
US6941505B2 (en) | 2000-09-12 | 2005-09-06 | Hitachi, Ltd. | Data processing system and data processing method |
JP2006302487A (ja) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | 不良セル補正が可能なメモリを含むrfid装置及びその補正方法 |
JP2008097403A (ja) * | 2006-10-13 | 2008-04-24 | Nec Corp | 不揮発性メモリ装置 |
JP2008186515A (ja) * | 2007-01-30 | 2008-08-14 | Sharp Corp | 半導体記憶装置および電子機器 |
JP2011525022A (ja) * | 2008-06-19 | 2011-09-08 | ヨーロピアン エーロナウティック ディフェンス アンド スペース カンパニー イーズ フランス | 構造が非対称な挙動を示すメモリのエラー検出及び訂正方法、対応するメモリ及びその使用 |
JP4798379B2 (ja) * | 2004-09-08 | 2011-10-19 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
JP2011248654A (ja) * | 2010-05-27 | 2011-12-08 | Mitsutoyo Corp | 情報処理方法 |
US10861510B2 (en) | 2018-05-29 | 2020-12-08 | Lapis Semiconductor Co., Ltd. | Majority voting processing device, semiconductor memory device, and majority voting method for information data |
-
1989
- 1989-07-25 JP JP1192856A patent/JPH0357048A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05120892A (ja) * | 1991-10-25 | 1993-05-18 | Nec Kyushu Ltd | メモリ集積回路 |
JPH0683717A (ja) * | 1992-02-14 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | 大型耐故障不揮発性複数ポート・メモリー |
US6147903A (en) * | 1997-12-12 | 2000-11-14 | Matsushita Electronics Corporation | Non-volatile semiconductor memory device and method for driving the same |
US6310800B1 (en) | 1997-12-12 | 2001-10-30 | Matsushita Electronics Corporation | Non-volatile semiconductor memory device and method for driving the same |
US6259639B1 (en) | 2000-02-16 | 2001-07-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device capable of repairing defective parts in a large-scale memory |
US6941505B2 (en) | 2000-09-12 | 2005-09-06 | Hitachi, Ltd. | Data processing system and data processing method |
JP4798379B2 (ja) * | 2004-09-08 | 2011-10-19 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
JP2006302487A (ja) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | 不良セル補正が可能なメモリを含むrfid装置及びその補正方法 |
JP2008097403A (ja) * | 2006-10-13 | 2008-04-24 | Nec Corp | 不揮発性メモリ装置 |
JP2008186515A (ja) * | 2007-01-30 | 2008-08-14 | Sharp Corp | 半導体記憶装置および電子機器 |
JP2011525022A (ja) * | 2008-06-19 | 2011-09-08 | ヨーロピアン エーロナウティック ディフェンス アンド スペース カンパニー イーズ フランス | 構造が非対称な挙動を示すメモリのエラー検出及び訂正方法、対応するメモリ及びその使用 |
JP2011248654A (ja) * | 2010-05-27 | 2011-12-08 | Mitsutoyo Corp | 情報処理方法 |
US10861510B2 (en) | 2018-05-29 | 2020-12-08 | Lapis Semiconductor Co., Ltd. | Majority voting processing device, semiconductor memory device, and majority voting method for information data |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4394763A (en) | Error-correcting system | |
KR100480607B1 (ko) | 리던던시 워드라인에 의하여 결함 워드라인을 대체하는경우 대체효율을 향상시키는 반도체 메모리 장치 | |
JP2590897B2 (ja) | 半導体メモリ | |
US6188618B1 (en) | Semiconductor device with flexible redundancy system | |
US20060156212A1 (en) | Semiconductor memory | |
JPH0357048A (ja) | 半導体メモリ | |
JPS63106998A (ja) | テスト回路を有する半導体メモリ | |
JP2006216136A (ja) | 半導体記憶装置 | |
US7430150B2 (en) | Method and system for providing sensing circuitry in a multi-bank memory device | |
US20240145022A1 (en) | Memory with error checking and correcting unit | |
KR100490084B1 (ko) | 효율적인 리던던시 구제율을 갖는 반도체 메모리 장치 | |
US5386387A (en) | Semiconductor memory device including additional memory cell block having irregular memory cell arrangement | |
EP0172112B1 (en) | Semiconductor memory device | |
JPS62214599A (ja) | 半導体記憶装置 | |
EP0953912B1 (en) | Semiconductor memory device with redundancy | |
US6529435B2 (en) | Semiconductor memory device | |
JP3067866B2 (ja) | 半導体記憶装置 | |
KR940006079B1 (ko) | 반도체 메모리 장치 | |
US10861520B2 (en) | SRAM/ROM memory reconfigurable by supply connections | |
JPH05342855A (ja) | 半導体メモリ回路 | |
JPS63247992A (ja) | 集積メモリ回路 | |
US6330198B1 (en) | Semiconductor storage device | |
JPH01125799A (ja) | 半導体記憶装置 | |
JPH1173792A (ja) | 半導体記憶装置 | |
JPH0440697A (ja) | 半導体記憶装置 |