JPS62146484A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62146484A JPS62146484A JP60288750A JP28875085A JPS62146484A JP S62146484 A JPS62146484 A JP S62146484A JP 60288750 A JP60288750 A JP 60288750A JP 28875085 A JP28875085 A JP 28875085A JP S62146484 A JPS62146484 A JP S62146484A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体記憶装置、特にランダムアクセス型の半
導体記憶装置に関する。
導体記憶装置に関する。
〈従来の技術〉
第２図は従来のランダムアクセス型半導体記憶装置を示
している。図中、ｌは１つの記憶セルを示しており、こ
れら記憶セル１は行列状に配列され記憶セルの配列体２
を構成している。各記憶セル１は互に交叉接続されフリ
ップフロップを構成する１対の相補型ＭＯＳインバータ
３．４と、フリップフロップの１対の記憶ノードと１対
の列線対Ｙ Ｉ ｔ Ｙ’Ｌ ＋ ｙ２１ Ｙ’２ ＋
−−−との間に介在するアクセス用Ｎチャンネル型Ｍ
ＯＳトランジスタ（以下、ＮＭＯ８）５．６とで構成さ
れており、列線対Ｙ Ｉ ＋ Ｙ ’ｌ ＋ Ｙ ２
＋ Ｙ ’２には、プリチャージ手段７が接続されてお
り、プリチャージ手段７は電源と列線対との間に設けら
れ、プリチャージ指令信号φＰＨに応答してオン状態に
なるＰチャンネル型ＭＯＳトランジスタ（以下、ＰＭ（
ＪＳ ）と、列線対間の電圧を均衡させるための２ＭＯ
８とで構成さｎている。各列線対Ｙ＋、Ｙ＋ 、Ｙ２．
Ｙ２ＫＨ１ＰＭＯ８で構成されるトランスファゲート８
．９゜１０．１１と、トランスフアゲ−１−８，９，１
０゜１１をバイパスしＮＭＯ８で構成されるトランスフ
ァゲート１２．１３．１４．１５とが設けられており、
各トランスファゲート８〜１５のケートは選択線を介し
て列デコーダ１６に接続されている。各列線対Ｙ Ｉ
＋ Ｙ４ ＋ Ｙ２ ＋ Ｙ’２は、差動増幅器１７と
データ書き込み手段１８とにそれぞれ並列接続されてお
り、差動増幅器１７は、互に交叉接続さｎた１対の相補
型ＭＯ８インバータと、該１対の相補型ＭＯＳインバー
タの共通ノードと接地ノードとの間に介在し活性化信号
φＡＴに応答してオン状態となり交叉接続点、すなわち
１対の検知ノードの電圧差を増幅させるＮＭＯ８とで構
成されている。一方、データ書き込み手段１８は、外部
から供給されるデータ信号に応答して反転し列線対の一
方と接地点とおよび他方と接地点との間に介在する１対
のトランスファゲート金相補的に開閉させる相補型ＭＯ
Ｓインバータと、書き込み七−ド信号φ■に応答して相
補的に開閉する１対のトランスファゲートと列線対とを
接続、遮断する１対のＮＭＯ８とで構成されている。
している。図中、ｌは１つの記憶セルを示しており、こ
れら記憶セル１は行列状に配列され記憶セルの配列体２
を構成している。各記憶セル１は互に交叉接続されフリ
ップフロップを構成する１対の相補型ＭＯＳインバータ
３．４と、フリップフロップの１対の記憶ノードと１対
の列線対Ｙ Ｉ ｔ Ｙ’Ｌ ＋ ｙ２１ Ｙ’２ ＋
−−−との間に介在するアクセス用Ｎチャンネル型Ｍ
ＯＳトランジスタ（以下、ＮＭＯ８）５．６とで構成さ
れており、列線対Ｙ Ｉ ＋ Ｙ ’ｌ ＋ Ｙ ２
＋ Ｙ ’２には、プリチャージ手段７が接続されてお
り、プリチャージ手段７は電源と列線対との間に設けら
れ、プリチャージ指令信号φＰＨに応答してオン状態に
なるＰチャンネル型ＭＯＳトランジスタ（以下、ＰＭ（
ＪＳ ）と、列線対間の電圧を均衡させるための２ＭＯ
８とで構成さｎている。各列線対Ｙ＋、Ｙ＋ 、Ｙ２．
Ｙ２ＫＨ１ＰＭＯ８で構成されるトランスファゲート８
．９゜１０．１１と、トランスフアゲ−１−８，９，１
０゜１１をバイパスしＮＭＯ８で構成されるトランスフ
ァゲート１２．１３．１４．１５とが設けられており、
各トランスファゲート８〜１５のケートは選択線を介し
て列デコーダ１６に接続されている。各列線対Ｙ Ｉ
＋ Ｙ４ ＋ Ｙ２ ＋ Ｙ’２は、差動増幅器１７と
データ書き込み手段１８とにそれぞれ並列接続されてお
り、差動増幅器１７は、互に交叉接続さｎた１対の相補
型ＭＯ８インバータと、該１対の相補型ＭＯＳインバー
タの共通ノードと接地ノードとの間に介在し活性化信号
φＡＴに応答してオン状態となり交叉接続点、すなわち
１対の検知ノードの電圧差を増幅させるＮＭＯ８とで構
成されている。一方、データ書き込み手段１８は、外部
から供給されるデータ信号に応答して反転し列線対の一
方と接地点とおよび他方と接地点との間に介在する１対
のトランスファゲート金相補的に開閉させる相補型ＭＯ
Ｓインバータと、書き込み七−ド信号φ■に応答して相
補的に開閉する１対のトランスファゲートと列線対とを
接続、遮断する１対のＮＭＯ８とで構成されている。
一方、各記憶セル１のアクセス用ＮＭＯ８５゜６のゲー
トは行線Ｘ、、Ｘ、、−−−に接続されており、行線Ｘ
、、Ｘ、は行デコーダ１９に接続されている。かかる従
来の半導体記憶装置の作用をトランスファゲート８〜１
５の機能に着目して説明すれば以下の通りである。
トは行線Ｘ、、Ｘ、、−−−に接続されており、行線Ｘ
、、Ｘ、は行デコーダ１９に接続されている。かかる従
来の半導体記憶装置の作用をトランスファゲート８〜１
５の機能に着目して説明すれば以下の通りである。
まず、第２図中左上端の記憶セル１にアクセスし、情報
を読み出す動作を説明すると、全ての列線対Ｙ １ ｐ
Ｙ （ｔ Ｙ ２ ＋ Ｙ ’２をロウレベルに保っ
た状態で、プリチャ−７指令信号φＰＲをローレベルに
移行し、プリチャージ手段７により全列線対Ｙ’ｌ＋Ｙ
’１ 、 Ｙ２． Ｙ’、を略電源電圧にプリチャー
ジし、しかる後、外部から印加されるアドレス信号に応
答して行デコーダ１９が行線Ｘ１をハイレベルに移行さ
せると、アクセス用ＮＭＯ８５，６がオン状態になり、
記憶セル１の記憶しているデータに応じて各列線対Ｙ
ｌ ＊ Ｙ’ｌ ｔ ｙ、 ｌ Ｙ’２の一方は略電源
電圧を維持するが、他方は接地電圧に移行する。
を読み出す動作を説明すると、全ての列線対Ｙ １ ｐ
Ｙ （ｔ Ｙ ２ ＋ Ｙ ’２をロウレベルに保っ
た状態で、プリチャ−７指令信号φＰＲをローレベルに
移行し、プリチャージ手段７により全列線対Ｙ’ｌ＋Ｙ
’１ 、 Ｙ２． Ｙ’、を略電源電圧にプリチャー
ジし、しかる後、外部から印加されるアドレス信号に応
答して行デコーダ１９が行線Ｘ１をハイレベルに移行さ
せると、アクセス用ＮＭＯ８５，６がオン状態になり、
記憶セル１の記憶しているデータに応じて各列線対Ｙ
ｌ ＊ Ｙ’ｌ ｔ ｙ、 ｌ Ｙ’２の一方は略電源
電圧を維持するが、他方は接地電圧に移行する。
一方、列デコーダ１６は２ＭＯ８から成るトランスファ
ゲート８，９のゲートに接続されている選択線をローレ
ベルに移行させ、トランスファゲート８，９’ｔオン状
態に移行させているので、列線対Ｙ、、Ｙｔに読み出さ
れたデータのみ差動増幅器１７に印加され、記憶セル１
により生じた電圧差を急速に増幅する。
ゲート８，９のゲートに接続されている選択線をローレ
ベルに移行させ、トランスファゲート８，９’ｔオン状
態に移行させているので、列線対Ｙ、、Ｙｔに読み出さ
れたデータのみ差動増幅器１７に印加され、記憶セル１
により生じた電圧差を急速に増幅する。
一方、書き込みモード時には、書き込み手段１８が外部
から印加されるデータ信号に基き、プリチャージされた
列線対ＹＩ＋Ｙ１のいずれかを接地し、こうして生じた
電圧差を、主としてオン状態に移行したトランスフアゲ
−１−１２，１３およびアクセス用ＮＭＯ８５，６ｆ、
介して記憶セル１に印加し、クリップフロップの状態を
決定する。
から印加されるデータ信号に基き、プリチャージされた
列線対ＹＩ＋Ｙ１のいずれかを接地し、こうして生じた
電圧差を、主としてオン状態に移行したトランスフアゲ
−１−１２，１３およびアクセス用ＮＭＯ８５，６ｆ、
介して記憶セル１に印加し、クリップフロップの状態を
決定する。
〈発明の解決しようとする問題点〉
上記従来例においては、読み出し時にトランスファゲー
ト８，９を使用し、書き込み時にはトランスファゲート
１２．１３を使用しているものの、トランスファゲート
１２．１３はトランスフアゲ−１８，９をバイパスする
構成になっているので、差動増幅器１７の検知ノードに
は、トランス７アゲート８，９，１２，１３の浮遊容量
が付加さｎ、かかる浮遊容量が差動増幅器１７の動作を
遅延させていたという問題点を有していた。
ト８，９を使用し、書き込み時にはトランスファゲート
１２．１３を使用しているものの、トランスファゲート
１２．１３はトランスフアゲ−１８，９をバイパスする
構成になっているので、差動増幅器１７の検知ノードに
は、トランス７アゲート８，９，１２，１３の浮遊容量
が付加さｎ、かかる浮遊容量が差動増幅器１７の動作を
遅延させていたという問題点を有していた。
く問題点を解決するための手段〉
本発明は、列線対を出力手段と書込手段とに並列接続し
、列線対と判別手段との間に第１トランスファ手段を、
列線対と書込手段との間に第２トランスファ手段とをそ
れぞれ介在させ、出力手段に付加される浮遊容量を減少
させたことを要旨とする。
、列線対と判別手段との間に第１トランスファ手段を、
列線対と書込手段との間に第２トランスファ手段とをそ
れぞれ介在させ、出力手段に付加される浮遊容量を減少
させたことを要旨とする。
〈実施例〉
第１図は本発明の一実施例を示しており、従来例と同一
構成部分には同一符号のみ付して説明は省略する。各列
線対Ｙ１ｐ Ｙ′１＋ Ｙ２＋ Ｙ’２には、２ＭＯ８
で構成されるトランスフアゲ−１−２１，２２゜２３．
２４が介在しており、トランスファゲート２１．２２と
差動増幅器１７との間で列線対Ｙ２ｙＹｌ２は列線対Ｙ
、、Ｙ（に接続されている。列線対Ｙ ｌ ＋ ＹＬ
＋ Ｙｌ ＋ Ｙ’２は、配列体２とトランスファケー
ト２１〜２４との間において分岐しており、分岐した列
線対Ｙ１．Ｙ、、Ｙ、、Ｙ、はＮＭＯ８で構成されたト
ランスファゲート２５．２６．２７゜２８を介して書き
込み手段１８に接続されている。
構成部分には同一符号のみ付して説明は省略する。各列
線対Ｙ１ｐ Ｙ′１＋ Ｙ２＋ Ｙ’２には、２ＭＯ８
で構成されるトランスフアゲ−１−２１，２２゜２３．
２４が介在しており、トランスファゲート２１．２２と
差動増幅器１７との間で列線対Ｙ２ｙＹｌ２は列線対Ｙ
、、Ｙ（に接続されている。列線対Ｙ ｌ ＋ ＹＬ
＋ Ｙｌ ＋ Ｙ’２は、配列体２とトランスファケー
ト２１〜２４との間において分岐しており、分岐した列
線対Ｙ１．Ｙ、、Ｙ、、Ｙ、はＮＭＯ８で構成されたト
ランスファゲート２５．２６．２７゜２８を介して書き
込み手段１８に接続されている。
トランスファゲート２１〜２４のゲートは第１列デコー
ダ２９に接続されており、トランス７アゲート２５〜２
８のゲートは第２列デコーダ３０に接続されている。
ダ２９に接続されており、トランス７アゲート２５〜２
８のゲートは第２列デコーダ３０に接続されている。
かかる構成において、読み出し時および書き込み時の基
本的な動作は従来例と変わらないものの、差動増幅器１
７の検知ノードに付加されるトランスファケートの浮遊
容量は減少し、その増幅作用の速度は増加する。
本的な動作は従来例と変わらないものの、差動増幅器１
７の検知ノードに付加されるトランスファケートの浮遊
容量は減少し、その増幅作用の速度は増加する。
く効果〉
以上説明してきたように本発明によれば、各列線対を第
１トランスファ手段を介して出力手段に、第２トランス
ファ手段を介して書込手段にそれぞれ接続するようにし
たので、出力手段に付加される浮遊容量が減少し、出力
手段の動作速度が向上するという効果が得られる。
１トランスファ手段を介して出力手段に、第２トランス
ファ手段を介して書込手段にそれぞれ接続するようにし
たので、出力手段に付加される浮遊容量が減少し、出力
手段の動作速度が向上するという効果が得られる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来例のブロック図である。 ２・・・・・・配列体、１７・・・・・・出力手段、１
８・・・・・・書込手段、１９・・・・・・行選択手段
、２１〜２４，２９・°°°°゛第１トランスファ手段
、２５〜２８．３０・・・・°゛第２トランスファ手段
、Ｘ、、Ｘ、・・・・・・行線、Ｙｌ ＋ Ｙ’ｌ ＋
Ｙ、 ？ Ｙ’２・・・・・・列線対。 ＼−一／゛
従来例のブロック図である。 ２・・・・・・配列体、１７・・・・・・出力手段、１
８・・・・・・書込手段、１９・・・・・・行選択手段
、２１〜２４，２９・°°°°゛第１トランスファ手段
、２５〜２８．３０・・・・°゛第２トランスファ手段
、Ｘ、、Ｘ、・・・・・・行線、Ｙｌ ＋ Ｙ’ｌ ＋
Ｙ、 ？ Ｙ’２・・・・・・列線対。 ＼−一／゛
Claims (1)
- 行選択手段に接続された複数の行線と、列選択手段に
接続された複数の列線対と、各々が１対の列線と１本の
行線とに接続され行線に印加される活性化信号により１
対の列線対を介してデータの入出力を行なう記憶セルの
配列体と、列線対を介して記憶セルから供給されるデー
タの判別を行なう出力手段と、列線対を介して記憶セル
にデータを書き込む書込手段とを含む半導体記憶装置に
おいて、前記列選択手段を、各列線対と出力手段との間
に設けられゲートが第１烈デコーダに接続された第１ト
ランスファ手段と、各列線対と書込手段との間に設けら
れゲートが第２列デコーダに接続された第２トランスフ
ァ手段とを備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288750A JPH0823995B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288750A JPH0823995B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62146484A true JPS62146484A (ja) | 1987-06-30 |
| JPH0823995B2 JPH0823995B2 (ja) | 1996-03-06 |
Family
ID=17734216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288750A Expired - Lifetime JPH0823995B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823995B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140491A (ja) * | 1987-11-27 | 1989-06-01 | Sony Corp | メモリ装置 |
| JPH0279295A (ja) * | 1988-09-16 | 1990-03-19 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1985
- 1985-12-20 JP JP60288750A patent/JPH0823995B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140491A (ja) * | 1987-11-27 | 1989-06-01 | Sony Corp | メモリ装置 |
| JPH0279295A (ja) * | 1988-09-16 | 1990-03-19 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0823995B2 (ja) | 1996-03-06 |
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