KR0168831B1

KR0168831B1 - 메모리 장치

Info

Publication number: KR0168831B1
Application number: KR1019880014199A
Authority: KR
Inventors: 마사또시 야노; 히데끼 우스끼; 순페이 고리
Original assignee: 오오가노리오; 소니가부시끼 가이샤
Priority date: 1987-11-27
Filing date: 1988-10-31
Publication date: 1999-02-01
Also published as: KR890008835A; JPH01140491A

Abstract

스태틱 랜덤 액세스 메모리(SRAM)는, 비트 라인 끝에 있는 가변 저항 역할을 하는 한 쌍의 p채널 금속산화 반도체(PMOS) 트랜지스터와, 상기 PMOS 트랜지스터가 판독 동안에는 저 임피던스 레벨로 제어하고 기록 동안에는 중간 임피던스 레벨로 제어하여 급격한 직류 전류가 흐르지 않게 하고 상기 비트라인에서 전압이 강하되지 않도록 하는 제어회로를 포함한다. 상기 가변 저항기 장치는, 상기 제어회로의 금속 절연체 반도체(MIS)트랜지스터를 갖는 전류 미러 회로를 구성하여, 오차가 발생하지 않는 안정한 제어를 할 수 있게 한다.

Description

메모리 장치

제1도는 본 발명 메모리 장치의 한 실시예의 요부를 도시한 회로도.

제2도는 제1도의 메모리 장치의 동작을 설명하기 위한 파형도.

제3도는 종래 기술에 따른 메모리 장치의 요부를 도시한 회로도.

제4도는 제3도의 메모리 장치에 관한 파형도.

* 도면의 주요부분에 대한 부호의 설명

1, 2 : PMOS 트랜지스터 3 : 비트선 부하 구동회로

10 : 메모리 셀 11, 12 : NMOS 트랜지스터

13, 14 : 저항 15, 16 : 액세스 트랜지스터

BL₁, BL₂: 비트선 WL : 워드선

[기술분야]

본 발명은 SRAM(스태틱 RAM)등의 메모리 장치로서, 특히 가변 임피던스형 비트(데이터)선 부하 회로를 갖는 메모리 장치에 관한 것이다.

[개요]

본 발명은, 적어도 2개의 NMOS 트랜지스터로 형성된 메모리 셀과, 이른바 가변 임피던스형 비트선 부하회로를 갖는 메모리 장치에서, 가변저항이 되는 PMOS 트랜지스터를 판독시에 저 레벨로 제어함과 함께 기록시에 중간 레벨로 제어함으로써, 급격한 전류 흐름을 억제함과 동시에 비트선 전압 강하 발생을 방지한 메모리 장치를 제공한다.

[종래기술]

스태틱 RAM 등의 메모리 장치는 기록시의 직류전류를 저감하기 위하여 비트선 부하 임피던스를 가변으로 하는 것으로 알려져 있다. 이와 같은 메모리 장치 기술의 예로는 특공소 60-44747호에 공개된 기술이 있다.

그러나, 단순히 부하 임피던스를 가변으로 하는 것만으로는 기록시에서 판독 시로의 사이클 반전 시에 급격한 임피던스의 변동을 수반할 가능성이 있으며, 이를 해결할 기술로서 특개소 62-200595 호에 공개된 기술이 있다.

제3도는 상기 종래 기술에 따른 가변 임피던스형 비트선 부하 회로를 갖는 메모리 장치의 한 예의 요부를 나타낸 것이다. 상기 메모리 셀(30)에는 플립플롭을 구성하도록 한 쌍의 NMOS 트랜지스터(31, 32)와 한 쌍의 저항(33, 34)이 설치되고 워드선(WL)에 연결된 액세스 트랜지스터(35, 36)가 설치된다. 상기 메모리 셀(30)은 한 쌍의 비트선(BL₁, BL₂) 사이에 복수개가 형성되고, 그들 각 비트선(BL₁, BL₂)의 각 끝에는 가변 저항으로서의 NMOS 트랜지스터(37, 38)가 각각 설치된다. 이 NMOS 트랜지스터(37, 38)의 각 게이트 전극은 비트선 부하 구동 회로(39)에 접속된다.

제4도는 비트선 부하 구동회로(39)에 공급되는 판독/기록 제어신호(R/W)와 상기 NMOS 트랜지스터(37, 38)의 게이트 전극에 공급되는 게이트 전압(V_G)의 파형도이다. 판독시에는 게이트 저압(V_G)이 H 레벨(고 레벨)로 되어 비트선(BL₁, BL₂)은 전원 전압(V_DD)까지 상승한다. 기록시에 게이트 전압(V_G)은 H레벨과 L 레벨(저 레벨)의 중간인 M 레벨로 되고, 갑자기 L 레벨로 반전시킬 경우에 비교하여, 기록시에서 판독 시로의 급격한 임피던스 변화로 인한 이른바 과도 전류(rush current)를 억제할 수 있게 된다.

[해결하고자 하는 문제점]

그렇지만 상기 종래 기술의 메모리 장치에서, 가변 저항을 구성하는 MOS 트랜지스터는 NMOS(37, 38)이고, 비트선 전위의 저하를 일으킬 우려가 있다. 즉, 기록 시 NMOS 트랜지스터(37, 38)를 하이 임피던스 상태로 하기 때문에, 게이트 전극에 공급되는 게이트 전압(V_G)은 M 레벨까지 떨어진다. 그러면 NMOS 트랜지스터(37, 28)의 소스에 연장되는 비트선(BL₁, BL₂)이, M 레벨에서 더욱더 임계 전압(V_th+ΔV_th)만큼 전압 강하가 발생한 전위로 된다. 이와 같이 비트선(BL₁, BL₂)의 전위가 현저하게 떨어짐으로써, 연결된 메모리 셀 데이터의 파괴가 문제가 된다.

따라서, 본 발명은 급격한 전류의 흐름을 억제함과 동시에 비트선 전압 강하 발생을 방지하기 위한 메모리 장치의 제공을 목적으로 한다.

[문제점을 해결하고자 하는 수단]

본 발명은, 적어도 2개의 NMOS 트랜지스터로 형성된 메모리 셀과, 비트선과, 상기 비트선 끝에 연결된 부하를 포함하며, 상기 부하는 가변 저항인, 메모리 장치로서, 상기 가변 저항이 PMOS 트랜지스터이고, 상기 PMOS 트랜지스터의 게이트 전위가, 데이터 판독시에는 저 레벨로, 데이터 기록 시에는 저 레벨과 고 레벨간의 중간 레벨로 각각 제어되는 것을 특징으로 하는 메모리 장치를 통해 상술한 문제점을 해결한다.

여기서, 적어도 2개의 NMOS 트랜지스터를 갖는 메모리 셀은, 예를 들어, 한 쌍의 NMOS 트랜지스터의 공핍 부하형이나 저항 부하형 타입이라도 좋고, 풀 CMOS 타입이어도 좋다.

[작용]

본 발명의 메모리 장치에서는, 메모리 셀이 NMOS 트랜지스터만으로 구성되더라도, 그 비트선에 구비되는 가변 저항은 PMOS 트랜지스터로 구성된다. 이 경우, 상기 PMOS 트랜지스터는 소스 쪽이 전원 전압(V_DD)에 고정되기 때문에, 게이트 전압에서 비트선 전압을 추종하지 않는다. 또, 데이터 기록시에 게이트 전압을 저 레벨과 고 레벨간의 중간 레벨에 설정하여, 기록 시에서 판독 시로의 급격한 임피던스의 변화로 인한 이른바 과도 전류를 억제할 수 있다.

[실시예]

본 발명에 적합한 실시예를 도면을 참조하면서 설명한다.

먼저 본 실시예의 메모리 장치는 제1도에서 나타내는 것과 같은 회로 구성을 가지고 있다.

메모리 셀(10)은 드레인과 게이트가 상호 접속된 한 쌍의 NMOS 트랜지스터(11, 12)와, 부하 저항으로서의 한 쌍의 고저항인 저항(13, 14)이 설치되어 있다. 또한 각 NMOS 트랜지스터(11, 12)의 드레인과 각각 접속되고 워드선(WL)에 연결된 액세스 트랜지스터(15, 16)가 설치되어 잇다. NMOS 트랜지스터(11)는 비트선(BL₁)에 접속되고, NMOS 트랜지스터(12)는 비트선(BL₂)에 접속된다. 도시하지는 않았지만, 상기 메모리 셀(10)은 매트릭스 상에 복수개 설치되며, 한 쌍의 비트선(BL₁, BL₂) 사이에 비트선의 길이 방향을 따라 형성되고, 다른 비트선 한 쌍 사이에도 워드선 길이 방향을 따라 형성된다.

상기 메모리 셀(10)이 설치된 비트선(BL₁, BL₂)의 끝에는 가변 저항으로서의 PMOS 트랜지스터(1, 2)가 각각 구비된다. PMOS 트랜지스터(1, 2)의 소스는 전원 전압(V_DD)에 접속되고, PMOS 트랜지스터(1, 2) 드레인은 각각 비트선(BL₁, BL₂)에 접속된다. 상기 PMOS 트랜지스터(1, 2)의 각 게이트 전극은, 비트선 부하 구동회로(3)에 접속된다. 또한 다른 열에 대해서도 마찬가지고 PMOS 트랜지스터의 각 게이트 전극이 비트선 부하 구동회로(3)에 공통으로 접속된다.

판독/기록 신호(R/W)는 상기 비트선 부하 구동 회로(3)에 입력되고, 그 신호(R/W) 레벨에 대응하여 L 레벨(저 레벨) 출력 신호와 M 레벨(중간 레벨)의 출력 신호를 발생한다. 상기 비트선 부하 구동 회로(3)는, 중간 레벨을 얻기 위해 다이오드 강하(diode drop) 등을 사용할 수 있다.

다음에 제2도를 참조하면서 본 실시예의 메모리 장치 작동에 대해 설명한다.

먼저, 판독시에, 판독/기록 신호(R/W)의 신호는 L 레벨(저 레벨: 접지 레벨 GND)이 된다. 그러면 상기 비트선 부하 구동 회로(3)의 출력 신호는 L 레벨로 되고, 그 L 레벨이 게이트 전압(V_G)이 되어, 상기 가변 저항인 PMOS 트랜지스터(12)는 로우 임피던스 상태로 된다. 이와 같이 PMOS 트랜지스터(1, 2)를 로우 임피던스 상태로 한 경우에서는 각 비트선(BL₁, BL₂)의 전위가 상승하고, 그 비트선(BL₁, BL₂)에 접속된 감지 증폭기(도시하지 않음)가 알맞은 감도로 감지할 수 있다. 또 이때 PMOS 트랜지스터(1, 2)를 흐르는 전류는, 메모리 셀(10)의 전류 능력으로 결정된다.

다음에, 기록시에 있어서는 판독/기록 신호(R/W)의 신호는 H 레벨(고 레벨)로 된다. 그러면 상기 비트선 부하 구동 회로(3)의 출력 신호는 고 레벨(전원 전압 V_DD)과 저 레벨간의 M 레벨(중간 레벨)이 된다. 그 결과 게이트 전압(V_G)은 M 레벨이 되고, 상기 가변 저항인 PMOS 트랜지스터(1, 2)는 로우 임피던스와 하이 임피던스의 중간 상태가 된다. 이 PMOS 트랜지스터(1, 2)를 흐르는 전류는 상기 PMOS 트랜지스터(1, 2)의 전류 능력으로 결정된다. 게이트 전압(V_G)의 중간 레벨을, PMOS 트랜지스터의 임피던스를 증가시키는 레벨에 설정하여, 기록 시 소비가 감소하고, 상기 임피던스를 낮추어 기록에서 판독으로의 천이 시 이른바 과도 전류를 감소시킬 수 있다. 이때 각 비트선(BL₁, BL₂)은 각 PMOS 트랜지스터(1, 2)의 드레인에 접속되어 있기 때문에 아무런 회로상의 문제가 없이 동작하게 된다. 즉, 종래 기술처럼 NMOS 트랜지스터를 사용한 경우와 같은 비트선 전압 강하가 발생하지 않는다. 따라서 비트선 전압 강하에 따른 메모리 셀 데이터 파괴를 미연에 방지할 수 있다.

본 실시예는, 단지 메모리 셀을 한 쌍의 NMOS 트랜지스터를 갖는 부하 저항형으로 설명했으나, 공핍 부하형이나 풀 CMOS 형이라도 가능하다. 또한, 본 발명은 상술한 실시예에 한정되지 않으며, 본 발명 요지를 변경하지 않는 범위에서의 여러 가지 응용이 가능하다.

[효과]

본 발명은 비트선 가변 저항으로서 PMOS 트랜지스터를 사용하고 있기 때문에 전압 강하 등의 문제가 발생하지 않는다. 또한, 기록시 가변 저항 임피던스에서 직류 전류가 저감됨과 동시에 이른바 과도 전류를 억제할 수 있다.

Claims

메모리 셀과. 상기 메모리 셀에 접속된 제1 및 제2 비트 라인과, 제어 신호에 응답하여 상기 제1 비트 라인과 소스 전원 사이에 가변 임피던스를 제공하는 제1가변 임피던스 수단으로서, 상기 소스 전원에 연결된 소스 전극과, 상기 제1 비트 라인에 연결된 드레인 전극과, 임피던스 제어 신호 라인에 연결된 게이트 전극을 갖는 제1의 p채널 금속-절연 반도체(MIS) 트랜지스터를 포함한 제1가변 임피던스 수단과, 상기 제어 신호에 응답하여 상기 제2 비트라인과 소스 전원 사이에 가변 임피던스를 제공하는 제2가변 임피던스 수단으로서, 상기 소스 전원에 연결된 소스 전극과, 상기 제2 비트 라인에 연결된 드레인 전극과, 임피던스 제어 신호 라인에 연결된 게이트 전극을 갖는 제2의 p채널 금속-절연 반도체(MIS)트랜지스터를 포함한 제2 가변 임피던스 수단과, 메모리 판독/기록 명령신호에 응답하여 상기 제어 신호를 생성하는 제어 회로 수단을 포함하며, 상기 제어 신호는 상기 임피던스 제어 신호 라인상에 생성되고, 상기 판독/기록 명령 신호는, 상기 제어 회로 수단이, 상기 셀로의 데이터 기록 시에는 상기 제1 및 제2의 p채널 MIS 트랜지스터를 제1 임피던스로 스위칭시키는 제1의 소정 전위의 제어 신호를 생성하도록 하고, 상기 셀로부터의 데이터 판독시에는 상기 제1 및 제2의 p채널 MIS 트랜지스터를 상기 제1 임피던스보다 낮은 제2 임피던스로 스위칭시키는 제2의 소정 전위의 제어 신호를 생성하도록 하는 것을 특징으로 하는 메모리.