JPH05342877A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH05342877A JPH05342877A JP4171947A JP17194792A JPH05342877A JP H05342877 A JPH05342877 A JP H05342877A JP 4171947 A JP4171947 A JP 4171947A JP 17194792 A JP17194792 A JP 17194792A JP H05342877 A JPH05342877 A JP H05342877A
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Abstract
(57)【要約】
【目的】 信号線間の結合容量の影響による誤動作を防
止することができる半導体記憶回路を提供する。 【構成】 本発明は、一対の負荷素子３，４を有する記
憶素子２を備えた半導体記憶回路１において、記憶素子
２の一対のノードａ，ｂに各々接続した一対の読み出し
信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃと、記憶素子２の一方の
ノードａにこの記憶素子２を構成する記憶動作用のトラ
ンジスタＴ1 と同等若しくは同等以上の駆動能力を有す
る駆動トランジスタ６を介して接続した一本の書き込み
信号線Ｗ−ｂｌと、記憶素子２の他方のノードｂと電源
Ｖｃとの間に接続した記憶動作用のトランジスタＴ2 よ
り駆動能力の小さい書き込み動作用の駆動トランジスタ
７とを有するものである。３本の信号線により結合容量
による誤動作の無い安定した動作を発揮させることが可
能となる。
止することができる半導体記憶回路を提供する。 【構成】 本発明は、一対の負荷素子３，４を有する記
憶素子２を備えた半導体記憶回路１において、記憶素子
２の一対のノードａ，ｂに各々接続した一対の読み出し
信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃと、記憶素子２の一方の
ノードａにこの記憶素子２を構成する記憶動作用のトラ
ンジスタＴ1 と同等若しくは同等以上の駆動能力を有す
る駆動トランジスタ６を介して接続した一本の書き込み
信号線Ｗ−ｂｌと、記憶素子２の他方のノードｂと電源
Ｖｃとの間に接続した記憶動作用のトランジスタＴ2 よ
り駆動能力の小さい書き込み動作用の駆動トランジスタ
７とを有するものである。３本の信号線により結合容量
による誤動作の無い安定した動作を発揮させることが可
能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶回路に関
し、より詳しくは、記憶素子に対する書き込み、読み出
し動作が独立して行われる半導体記憶回路に関する。
し、より詳しくは、記憶素子に対する書き込み、読み出
し動作が独立して行われる半導体記憶回路に関する。
【０００２】
【従来の技術】この種の半導体記憶回路の従来例を図３
を参照して説明する。同図に示す半導体記憶回路５０
は、ＣＭＯＳ型でフリップフロップ回路構成とした記憶
素子５１と、この記憶素子５１の対称のノードａ，ｂに
各々書き込み動作用の駆動トランジスタ５３，５４を介
して書き込み信号を送る一対の書き込み信号線Ｗ−ｂｌ
ｔ，Ｗ−ｂｌｃと、記憶素子５１の対称のノードａ，ｂ
に各々読み出し動作用の駆動トランジスタ５５，５６を
介して接続した一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ−
ｂｌｃと、駆動トランジスタ５３，５４のゲートに各々
接続した書き込みワードラインＷＷＬと、駆動トランジ
スタ５５，５６のゲートに各々接続した読み出しワード
ラインＲＷＬと、一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ
−ｂｌｃとに読み出す記憶素子の記憶内容を検出し増幅
する差動センスアンプ５７とを具備している。
を参照して説明する。同図に示す半導体記憶回路５０
は、ＣＭＯＳ型でフリップフロップ回路構成とした記憶
素子５１と、この記憶素子５１の対称のノードａ，ｂに
各々書き込み動作用の駆動トランジスタ５３，５４を介
して書き込み信号を送る一対の書き込み信号線Ｗ−ｂｌ
ｔ，Ｗ−ｂｌｃと、記憶素子５１の対称のノードａ，ｂ
に各々読み出し動作用の駆動トランジスタ５５，５６を
介して接続した一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ−
ｂｌｃと、駆動トランジスタ５３，５４のゲートに各々
接続した書き込みワードラインＷＷＬと、駆動トランジ
スタ５５，５６のゲートに各々接続した読み出しワード
ラインＲＷＬと、一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ
−ｂｌｃとに読み出す記憶素子の記憶内容を検出し増幅
する差動センスアンプ５７とを具備している。
【０００３】記憶素子５１は、Ｐ型トランジスタ６１と
Ｎ型トランジスタ６２との接続点をノードａとし、Ｐ型
トランジスタ６３とＮ型トランジスタ６４との接続点を
ノードｂとするとともに、これらを相補的に接続してフ
リップフロップ回路構成としたものである。
Ｎ型トランジスタ６２との接続点をノードａとし、Ｐ型
トランジスタ６３とＮ型トランジスタ６４との接続点を
ノードｂとするとともに、これらを相補的に接続してフ
リップフロップ回路構成としたものである。
【０００４】
【発明が解決しようとする課題】ところで、集積回路が
微細化して線間のピッチが狭くなると、線間容量が無視
できなくなり、一の信号線の信号の変動により、他の信
号線の信号に悪影響を及ぼすことがある。図３に示す半
導体記憶回路５０の場合、書き込み信号はその振幅が大
きく、電源とグランド間でフルに振幅するので、相補信
号の電位差は数ボルトである。これに対して、読み出し
信号は記憶素子５１に記憶した信号であるから、その振
幅が小さく、通常数十ミリボルトから数百ミリボルトで
ある。このため、図３に示すように、書き込み信号線と
読み出し信号線とが隣接している場合、書き込み信号線
の信号が電源電圧からグランド電圧或いはグランド電圧
から電源電圧へと変動すると、容量結合により読み取り
信号線に意図しない電流が流れ、読み出しに時間がかか
ったり、誤動作の原因となる。
微細化して線間のピッチが狭くなると、線間容量が無視
できなくなり、一の信号線の信号の変動により、他の信
号線の信号に悪影響を及ぼすことがある。図３に示す半
導体記憶回路５０の場合、書き込み信号はその振幅が大
きく、電源とグランド間でフルに振幅するので、相補信
号の電位差は数ボルトである。これに対して、読み出し
信号は記憶素子５１に記憶した信号であるから、その振
幅が小さく、通常数十ミリボルトから数百ミリボルトで
ある。このため、図３に示すように、書き込み信号線と
読み出し信号線とが隣接している場合、書き込み信号線
の信号が電源電圧からグランド電圧或いはグランド電圧
から電源電圧へと変動すると、容量結合により読み取り
信号線に意図しない電流が流れ、読み出しに時間がかか
ったり、誤動作の原因となる。
【０００５】図４は、従来の半導体記憶回路の信号線間
の結合容量を示す説明図である。以下図４をも参照し
て、図３に示す従来の半導体記憶回路の結合容量の影響
について詳述する。図３に示す従来の半導体記憶回路５
０において、書き込み動作時の初期状態として、書き込
みワードラインＷＷＬをハイ、読み出しワードラインＲ
ＷＬをハイ、書き込み信号線Ｗ−ｂｌｔをハイ、書き込
み信号線Ｗ−ｂｌｃをローとしておき、また、読み出し
信号線Ｒ−ｂｌｔをハイ、読み出し信号線Ｒ−ｂｌｃを
ローとしておくものとする。
の結合容量を示す説明図である。以下図４をも参照し
て、図３に示す従来の半導体記憶回路の結合容量の影響
について詳述する。図３に示す従来の半導体記憶回路５
０において、書き込み動作時の初期状態として、書き込
みワードラインＷＷＬをハイ、読み出しワードラインＲ
ＷＬをハイ、書き込み信号線Ｗ−ｂｌｔをハイ、書き込
み信号線Ｗ−ｂｌｃをローとしておき、また、読み出し
信号線Ｒ−ｂｌｔをハイ、読み出し信号線Ｒ−ｂｌｃを
ローとしておくものとする。
【０００６】この状態では、書き込み信号線Ｗ−ｂｌｔ
と読み出し信号線Ｒ−ｂｌｔとの間の結合容量Ｃｔは、
書き込み信号線Ｗ−ｂｌｔの電位レベルが読み出し信号
線Ｒ−ｂｌｔの電位レベルよりも大きいので、図４に示
すように書き込み信号線Ｗ−ｂｌｔ側がプラス、読み出
し信号線Ｒ−ｂｌｔ側がマイナスとなる。一方、書き込
み信号線Ｗ−ｂｌｃと読み出し信号線Ｒ−ｂｌｃとはい
ずれもローの状態であるが、書き込み信号線Ｗ−ｂｌｃ
の電位レベルが読み出し信号線Ｒ−ｂｌｃの電位レベル
よりも低く、この結果、書き込み信号線Ｗ−ｂｌｃと読
み出し信号線Ｒ−ｂｌｃとの間の結合容量Ｃｃは、図４
に示すように書き込み信号線Ｗ−ｂｌｃ側がマイナス、
読み出し信号線Ｒ−ｂｌｃ側がプラスとなる。
と読み出し信号線Ｒ−ｂｌｔとの間の結合容量Ｃｔは、
書き込み信号線Ｗ−ｂｌｔの電位レベルが読み出し信号
線Ｒ−ｂｌｔの電位レベルよりも大きいので、図４に示
すように書き込み信号線Ｗ−ｂｌｔ側がプラス、読み出
し信号線Ｒ−ｂｌｔ側がマイナスとなる。一方、書き込
み信号線Ｗ−ｂｌｃと読み出し信号線Ｒ−ｂｌｃとはい
ずれもローの状態であるが、書き込み信号線Ｗ−ｂｌｃ
の電位レベルが読み出し信号線Ｒ−ｂｌｃの電位レベル
よりも低く、この結果、書き込み信号線Ｗ−ｂｌｃと読
み出し信号線Ｒ−ｂｌｃとの間の結合容量Ｃｃは、図４
に示すように書き込み信号線Ｗ−ｂｌｃ側がマイナス、
読み出し信号線Ｒ−ｂｌｃ側がプラスとなる。
【０００７】この状態で、書き込み信号線Ｗ−ｂｌｔを
ローに、書き込み信号線Ｗ−ｂｌｃをハイにして書き込
み動作を行うと、結合容量Ｃｔのプラス側の電位が下が
りマイナス側の電位もより低くなってしまう。一方、結
合容量Ｃｃにおいては、マイナス側の電位が上昇するの
でプラス側の電位はより上昇してしまう。このため、読
み出し信号線Ｒ−ｂｌｔのハイ信号は低くなり、読み出
し信号線Ｒ−ｂｌｃのロー信号は高くなり、両者の信号
レベルが逆転してしまうこともある。
ローに、書き込み信号線Ｗ−ｂｌｃをハイにして書き込
み動作を行うと、結合容量Ｃｔのプラス側の電位が下が
りマイナス側の電位もより低くなってしまう。一方、結
合容量Ｃｃにおいては、マイナス側の電位が上昇するの
でプラス側の電位はより上昇してしまう。このため、読
み出し信号線Ｒ−ｂｌｔのハイ信号は低くなり、読み出
し信号線Ｒ−ｂｌｃのロー信号は高くなり、両者の信号
レベルが逆転してしまうこともある。
【０００８】このように従来の半導体記憶回路５０で
は、読み出し動作時に、結合容量Ｃｃ，Ｃｔの電位変動
による不要な信号が発生し、記憶素子５１に記憶した信
号を正確に読み出すことができないという問題がある。
は、読み出し動作時に、結合容量Ｃｃ，Ｃｔの電位変動
による不要な信号が発生し、記憶素子５１に記憶した信
号を正確に読み出すことができないという問題がある。
【０００９】本発明は上記事情に基づいてなされたもの
であり、信号線間の結合容量の影響による誤動作を防止
することができる半導体記憶回路を提供することを目的
とするものである。
であり、信号線間の結合容量の影響による誤動作を防止
することができる半導体記憶回路を提供することを目的
とするものである。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに請求項１記載の発明は、フリップフロップ回路構成
で一対の負荷素子を有する記憶素子を備えた半導体記憶
回路において、前記記憶素子の一対のノードに各々接続
した一対の読み出し信号線と、前記記憶素子の一方のノ
ードにこの記憶素子を構成する記憶動作用のトランジス
タと同等若しくは同等以上の駆動能力を有する駆動トラ
ンジスタを介して接続した一本の書き込み信号線と、前
記記憶素子の他方のノードと電源との間に接続した前記
記憶動作用のトランジスタより駆動能力の小さい書き込
み動作用の駆動トランジスタとを有するものである。
めに請求項１記載の発明は、フリップフロップ回路構成
で一対の負荷素子を有する記憶素子を備えた半導体記憶
回路において、前記記憶素子の一対のノードに各々接続
した一対の読み出し信号線と、前記記憶素子の一方のノ
ードにこの記憶素子を構成する記憶動作用のトランジス
タと同等若しくは同等以上の駆動能力を有する駆動トラ
ンジスタを介して接続した一本の書き込み信号線と、前
記記憶素子の他方のノードと電源との間に接続した前記
記憶動作用のトランジスタより駆動能力の小さい書き込
み動作用の駆動トランジスタとを有するものである。
【００１１】
【作用】上述した構成の発明の作用を以下に説明する。
この半導体記憶回路において、記憶素子に対する書き込
み動作を行う場合に、記憶素子の一方のノードに一本の
書き込み信号線が記憶素子を構成する記憶動作用のトラ
ンジスタと同等若しくは同等以上の駆動能力を有する駆
動トランジスタを介して接続されており、また、記憶素
子の他方のノードと電源との間に記憶動作用のトランジ
スタより駆動能力の小さい書き込み動作用の駆動トラン
ジスタを接続したものであるから、記憶素子の一方のノ
ードのローからハイへの転換、他方のノードのハイから
ローへの転換を各々確実に行うことができ、また、信号
線が一本の書き込み信号線と一対の読み出し信号線の３
本構成であるので、信号線間の各結合容量は２本の読み
出し信号線の信号レベルを一緒に上昇又は下降するもの
であり、結合容量が変化しても２本の読み出し信号線間
の相対的な信号レベルの差は変わらない。
この半導体記憶回路において、記憶素子に対する書き込
み動作を行う場合に、記憶素子の一方のノードに一本の
書き込み信号線が記憶素子を構成する記憶動作用のトラ
ンジスタと同等若しくは同等以上の駆動能力を有する駆
動トランジスタを介して接続されており、また、記憶素
子の他方のノードと電源との間に記憶動作用のトランジ
スタより駆動能力の小さい書き込み動作用の駆動トラン
ジスタを接続したものであるから、記憶素子の一方のノ
ードのローからハイへの転換、他方のノードのハイから
ローへの転換を各々確実に行うことができ、また、信号
線が一本の書き込み信号線と一対の読み出し信号線の３
本構成であるので、信号線間の各結合容量は２本の読み
出し信号線の信号レベルを一緒に上昇又は下降するもの
であり、結合容量が変化しても２本の読み出し信号線間
の相対的な信号レベルの差は変わらない。
【００１２】
【実施例】以下に本発明の実施例を詳細に説明する。図
１に示す半導体記憶回路１は、ＭＩＳ型の記憶動作用の
トランジスタＴ1 ，Ｔ2 をフリップフロップ回路構成に
接続するとともに、一対の負荷素子３，４をトランジス
タＴ1 ，Ｔ2 の負荷として接続した記憶素子２と、この
記憶素子２の一対のノードａ，ｂに各々読み出し用の駆
動トランジスタ８，９を介して接続した一対の読み出し
信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃと、記憶素子２の一方の
ノードａに前記トランジスタＴ1 と同等若しくは同等以
上の駆動能力を有する駆動トランジスタ６を介して接続
した一本の書き込み信号線Ｗ−ｂｌと、ノードｂにソー
スを、電源Ｖｃにドレインを接続した記憶動作用のトラ
ンジスタＴ2 より駆動能力の小さい書き込み動作用の駆
動トランジスタ７と、駆動トランジスタ６，７の各ゲー
トに接続した書き込みワードラインＷＷＬと、駆動トラ
ンジスタ８，９のゲートに各々接続した読み出しワード
ラインＲＷＬと、一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ
−ｂｌｃにより読み出す記憶素子２の記憶内容を検出し
増幅する差動センスアンプ５７とを具備している。
１に示す半導体記憶回路１は、ＭＩＳ型の記憶動作用の
トランジスタＴ1 ，Ｔ2 をフリップフロップ回路構成に
接続するとともに、一対の負荷素子３，４をトランジス
タＴ1 ，Ｔ2 の負荷として接続した記憶素子２と、この
記憶素子２の一対のノードａ，ｂに各々読み出し用の駆
動トランジスタ８，９を介して接続した一対の読み出し
信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃと、記憶素子２の一方の
ノードａに前記トランジスタＴ1 と同等若しくは同等以
上の駆動能力を有する駆動トランジスタ６を介して接続
した一本の書き込み信号線Ｗ−ｂｌと、ノードｂにソー
スを、電源Ｖｃにドレインを接続した記憶動作用のトラ
ンジスタＴ2 より駆動能力の小さい書き込み動作用の駆
動トランジスタ７と、駆動トランジスタ６，７の各ゲー
トに接続した書き込みワードラインＷＷＬと、駆動トラ
ンジスタ８，９のゲートに各々接続した読み出しワード
ラインＲＷＬと、一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ
−ｂｌｃにより読み出す記憶素子２の記憶内容を検出し
増幅する差動センスアンプ５７とを具備している。
【００１３】記憶素子２は、トランジスタＴ1 と負荷素
子３との接続点をノードａとし、トランジスタＴ2 と負
荷素子４との接続点をノードｂとするとともに、これら
を相補的に接続してフリップフロップ回路構成としたも
のである。一対の負荷素子３，４としては、抵抗、コン
デンサ等のインピーダンス素子、トランジスタ等を用い
ることができる。
子３との接続点をノードａとし、トランジスタＴ2 と負
荷素子４との接続点をノードｂとするとともに、これら
を相補的に接続してフリップフロップ回路構成としたも
のである。一対の負荷素子３，４としては、抵抗、コン
デンサ等のインピーダンス素子、トランジスタ等を用い
ることができる。
【００１４】従来の回路は、前述のように２つのトラン
ジスタを用いて書き込み動作を制御していたが、本実施
例では、１つのトランジスタ６で書き込み動作を制御す
る。このため、トランジスタ６はトランジスタＴ1 に比
べてドライブ能力が大きいものを用いる。トランジスタ
６のドライブ能力がトランジスタＴ1 のドライブ能力よ
りも小さいと、ノードａをローからハイにすることがで
きないからである。
ジスタを用いて書き込み動作を制御していたが、本実施
例では、１つのトランジスタ６で書き込み動作を制御す
る。このため、トランジスタ６はトランジスタＴ1 に比
べてドライブ能力が大きいものを用いる。トランジスタ
６のドライブ能力がトランジスタＴ1 のドライブ能力よ
りも小さいと、ノードａをローからハイにすることがで
きないからである。
【００１５】図２は、書き込み信号線Ｗ−ｂｌと一対の
読み出し信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃとの間の結合容
量Ｃ1 ，Ｃ2 を示すものである。次に、上述した半導体
記憶回路１の動作を図２をも参照しつつ説明する。書き
込み動作時の初期状態として、書き込みワードラインＷ
ＷＬをハイ、読み出しワードラインＲＷＬをハイ、書き
込み信号線Ｗ−ｂｌをローとしておき、また、読み出し
信号線Ｒ−ｂｌｔをハイ、読み出し信号線Ｒ−ｂｌｃを
ローとしておくものとする。
読み出し信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃとの間の結合容
量Ｃ1 ，Ｃ2 を示すものである。次に、上述した半導体
記憶回路１の動作を図２をも参照しつつ説明する。書き
込み動作時の初期状態として、書き込みワードラインＷ
ＷＬをハイ、読み出しワードラインＲＷＬをハイ、書き
込み信号線Ｗ−ｂｌをローとしておき、また、読み出し
信号線Ｒ−ｂｌｔをハイ、読み出し信号線Ｒ−ｂｌｃを
ローとしておくものとする。
【００１６】この状態では、書き込み信号線Ｗ−ｂｌと
読み出し信号線Ｒ−ｂｌｔとの間の結合容量Ｃ1 は、書
き込み信号線Ｗ−ｂｌの電位レベルが読み出し信号線Ｒ
−ｂｌｔの電位レベルよりも低いので、図２に示すよう
に書き込み信号線Ｗ−ｂｌ側がマイナス、読み出し信号
線Ｒ−ｂｌｔ側がプラスとなる。一方、書き込み信号線
Ｗ−ｂｌと読み出し信号線Ｒ−ｂｌｃとはいずれもロー
の状態であるが、書き込み信号線Ｗ−ｂｌの電位レベル
が読み出し信号線Ｒ−ｂｌｃの電位レベルよりも低く、
この結果、書き込み信号線Ｗ−ｂｌと読み出し信号線Ｒ
−ｂｌｃとの間の結合容量Ｃ2 は、図２に示すように書
き込み信号線Ｗ−ｂｌ側がマイナス、読み出し信号線Ｒ
−ｂｌｃ側がプラスとなる。
読み出し信号線Ｒ−ｂｌｔとの間の結合容量Ｃ1 は、書
き込み信号線Ｗ−ｂｌの電位レベルが読み出し信号線Ｒ
−ｂｌｔの電位レベルよりも低いので、図２に示すよう
に書き込み信号線Ｗ−ｂｌ側がマイナス、読み出し信号
線Ｒ−ｂｌｔ側がプラスとなる。一方、書き込み信号線
Ｗ−ｂｌと読み出し信号線Ｒ−ｂｌｃとはいずれもロー
の状態であるが、書き込み信号線Ｗ−ｂｌの電位レベル
が読み出し信号線Ｒ−ｂｌｃの電位レベルよりも低く、
この結果、書き込み信号線Ｗ−ｂｌと読み出し信号線Ｒ
−ｂｌｃとの間の結合容量Ｃ2 は、図２に示すように書
き込み信号線Ｗ−ｂｌ側がマイナス、読み出し信号線Ｒ
−ｂｌｃ側がプラスとなる。
【００１７】この状態で、書き込み信号線Ｗ−ｂｌをハ
イにして書き込み動作を行うと、結合容量Ｃ1 のマイナ
ス側の電位が上りプラス側の電位はより上昇する。一
方、結合容量Ｃ2 においては、マイナス側の電位が上昇
するのでプラス側の電位はより上昇する。この結果、結
合容量Ｃ1 ，Ｃ2 が変化しても、２本の読み出し信号線
Ｒ−ｂｌｃ，Ｒ−ｂｌｔ間の信号レベルは全体として上
昇するが、両信号レベルの相対的な信号レベルの差は変
わらない。したがって、結合容量Ｃ1 ，Ｃ2 による誤動
作の発生を無くすことができる。また、結合容量Ｃ1 ，
Ｃ2 による動作マージン、スピード等の悪化を軽減する
ことができる。尚、書き込み信号線Ｗ−ｂｌがハイであ
る状態から、書き込み信号線Ｗ−ｂｌをローにして書き
込み動作を行う場合も同様である。
イにして書き込み動作を行うと、結合容量Ｃ1 のマイナ
ス側の電位が上りプラス側の電位はより上昇する。一
方、結合容量Ｃ2 においては、マイナス側の電位が上昇
するのでプラス側の電位はより上昇する。この結果、結
合容量Ｃ1 ，Ｃ2 が変化しても、２本の読み出し信号線
Ｒ−ｂｌｃ，Ｒ−ｂｌｔ間の信号レベルは全体として上
昇するが、両信号レベルの相対的な信号レベルの差は変
わらない。したがって、結合容量Ｃ1 ，Ｃ2 による誤動
作の発生を無くすことができる。また、結合容量Ｃ1 ，
Ｃ2 による動作マージン、スピード等の悪化を軽減する
ことができる。尚、書き込み信号線Ｗ−ｂｌがハイであ
る状態から、書き込み信号線Ｗ−ｂｌをローにして書き
込み動作を行う場合も同様である。
【００１８】また、書き込み動作は、負荷素子３がイン
ピーダンスであっても、確実に行われる。今、ノードａ
はハイを、ノードｂはローを保持しているとして、これ
をノードａがローを、ノードｂがハイを保持するように
書き換えるには、まず書き込みワードラインＷＷＬをハ
イに、書き込み信号線Ｗ−ｂｌをローにする。これによ
り、トランジスタ６がＯＮとなり、ノードａはローとな
る。ノードａがローになると、トランジスタＴ2 がＯＦ
Ｆとなる。すると、トランジスタ７がＯＮされているの
で、ノードｂは直ちにハイになり、このノードｂのハイ
はトランジスタ７がＯＦＦになっても負荷素子４を介し
た電源Ｖｃにより保持される。ノードｂがハイになると
トランジスタＴ1 がＯＮになりノードａは負荷素子３の
抵抗が大きいので、ローを保持する。
ピーダンスであっても、確実に行われる。今、ノードａ
はハイを、ノードｂはローを保持しているとして、これ
をノードａがローを、ノードｂがハイを保持するように
書き換えるには、まず書き込みワードラインＷＷＬをハ
イに、書き込み信号線Ｗ−ｂｌをローにする。これによ
り、トランジスタ６がＯＮとなり、ノードａはローとな
る。ノードａがローになると、トランジスタＴ2 がＯＦ
Ｆとなる。すると、トランジスタ７がＯＮされているの
で、ノードｂは直ちにハイになり、このノードｂのハイ
はトランジスタ７がＯＦＦになっても負荷素子４を介し
た電源Ｖｃにより保持される。ノードｂがハイになると
トランジスタＴ1 がＯＮになりノードａは負荷素子３の
抵抗が大きいので、ローを保持する。
【００１９】次に、ノードａがローを、ノードｂがハイ
を保持しているときに、ノードａがハイを、ノードｂが
ローを保持するように書き換えるには、まず書き込みワ
ードラインＷＷＬをハイに、書き込み信号線Ｗ−ｂｌを
ハイにする。これにより、トランジスタ６がＯＮとな
る。ここで、前述のようにトランジスタ６の駆動能力は
トランジスタＴ1 の駆動能力よりも同じか又は大きいの
で、トランジスタＴ1 がＯＮしていても、ノードａはハ
イとなる。これによりトランジスタＴ2 がＯＮする。す
ると、トランジスタＴ2 の駆動能力はトランジスタ７の
駆動能力よりも大きいので、トランジスタ７がＯＮして
いてもノードｂはローとなる。ノードｂは負荷素子４を
介して電源Ｖｃにつながれているが、負荷素子４の抵抗
が大きく且つトランジスタＴ2 がＯＮしているので、ロ
ーを保持する。ノードｂがローを保持すると、トランジ
スタＴ1 はＯＦＦとなり、ノードａはハイを保持する。
尚、読み込み動作は従来と同様であるので、詳細な説明
は省略する。
を保持しているときに、ノードａがハイを、ノードｂが
ローを保持するように書き換えるには、まず書き込みワ
ードラインＷＷＬをハイに、書き込み信号線Ｗ−ｂｌを
ハイにする。これにより、トランジスタ６がＯＮとな
る。ここで、前述のようにトランジスタ６の駆動能力は
トランジスタＴ1 の駆動能力よりも同じか又は大きいの
で、トランジスタＴ1 がＯＮしていても、ノードａはハ
イとなる。これによりトランジスタＴ2 がＯＮする。す
ると、トランジスタＴ2 の駆動能力はトランジスタ７の
駆動能力よりも大きいので、トランジスタ７がＯＮして
いてもノードｂはローとなる。ノードｂは負荷素子４を
介して電源Ｖｃにつながれているが、負荷素子４の抵抗
が大きく且つトランジスタＴ2 がＯＮしているので、ロ
ーを保持する。ノードｂがローを保持すると、トランジ
スタＴ1 はＯＦＦとなり、ノードａはハイを保持する。
尚、読み込み動作は従来と同様であるので、詳細な説明
は省略する。
【００２０】上述したように本実施例によれば、一本の
書き込み信号線Ｗ−ｂｌのみで、記憶素子２に対する書
き込み動作を適確に行うことができる。また、本実施例
によれば、信号線間の結合容量Ｃ1 ，Ｃ2 による影響を
排除して、誤動作を防止することができる。更に、本実
施例によれば、従来のものに比べて書き込み信号線が一
本少ないので、集積度を向上させることができる。更
に、一対の負荷素子３，４として、抵抗、コンデンサ等
のインピーダンス素子を形成することにより、負荷素子
３，４としてトランジスタを用いた場合よりも集積度を
さらに向上させることができる。
書き込み信号線Ｗ−ｂｌのみで、記憶素子２に対する書
き込み動作を適確に行うことができる。また、本実施例
によれば、信号線間の結合容量Ｃ1 ，Ｃ2 による影響を
排除して、誤動作を防止することができる。更に、本実
施例によれば、従来のものに比べて書き込み信号線が一
本少ないので、集積度を向上させることができる。更
に、一対の負荷素子３，４として、抵抗、コンデンサ等
のインピーダンス素子を形成することにより、負荷素子
３，４としてトランジスタを用いた場合よりも集積度を
さらに向上させることができる。
【００２１】本発明は、上述した実施例に限定されるも
のではなく、その要旨の範囲内で種々の変形が可能であ
る。例えば、上記の実施例では、書き込み信号線Ｗ−ｂ
ｌを記憶素子２と読み出し信号線Ｒ−ｂｌｔとの間に配
置した場合について説明したが、書き込み信号線Ｗ−ｂ
ｌは記憶素子２と読み出し信号線Ｒ−ｂｌｃとの間に配
置してもよい。
のではなく、その要旨の範囲内で種々の変形が可能であ
る。例えば、上記の実施例では、書き込み信号線Ｗ−ｂ
ｌを記憶素子２と読み出し信号線Ｒ−ｂｌｔとの間に配
置した場合について説明したが、書き込み信号線Ｗ−ｂ
ｌは記憶素子２と読み出し信号線Ｒ−ｂｌｃとの間に配
置してもよい。
【００２２】
【発明の効果】以上詳述したように本発明によれば、上
述した構成としたので、１本の書き込み信号線と２本の
読み出し信号線の合計３本の信号線により、結合容量に
よる誤動作の無い安定した動作を発揮させることが可能
な半導体記憶回路を提供することができる。
述した構成としたので、１本の書き込み信号線と２本の
読み出し信号線の合計３本の信号線により、結合容量に
よる誤動作の無い安定した動作を発揮させることが可能
な半導体記憶回路を提供することができる。
【図１】本発明の半導体記憶回路の実施例を示す回路図
である。
である。
【図２】第１の実施例における信号線間の結合容量を示
す説明図である。
す説明図である。
【図３】従来の半導体記憶回路を示す回路図である。
【図４】従来の半導体記憶回路の信号線間の結合容量を
示す説明図である。
示す説明図である。
１ 半導体記憶回路 ２ 記憶素子 ３ 負荷素子 ４ 負荷素子 ６ 駆動トランジスタ ７ 駆動トランジスタ Ｗ−ｂｌ 書き込み信号線 Ｒ−ｂｌｔ 読み出し信号線 Ｒ−ｂｌｃ 読み出し信号線
Claims (2)
- 【請求項１】 フリップフロップ回路構成で一対の負荷
素子を有する記憶素子を備えた半導体記憶回路におい
て、前記記憶素子の一対のノードに各々接続した一対の
読み出し信号線と、前記記憶素子の一方のノードにこの
記憶素子を構成する記憶動作用のトランジスタと同等若
しくは同等以上の駆動能力を有する駆動トランジスタを
介して接続した一本の書き込み信号線と、前記記憶素子
の他方のノードと電源との間に接続した前記記憶動作用
のトランジスタより駆動能力の小さい書き込み動作用の
駆動トランジスタとを有することを特徴とする半導体記
憶回路。 - 【請求項２】 前記読み出し信号線はスイッチィング素
子を介して前記ノードに接続されている請求項１記載の
半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4171947A JPH05342877A (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4171947A JPH05342877A (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342877A true JPH05342877A (ja) | 1993-12-24 |
Family
ID=15932750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4171947A Withdrawn JPH05342877A (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342877A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076200A (ja) * | 2008-12-05 | 2009-04-09 | Renesas Technology Corp | 半導体記憶装置 |
-
1992
- 1992-06-05 JP JP4171947A patent/JPH05342877A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076200A (ja) * | 2008-12-05 | 2009-04-09 | Renesas Technology Corp | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |