JPH01129616A - フオーマツト変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は並列フォーマットから直列フォーマットに複数
ビット・データ信号を直列化する、もしくは直列フォー
マットから並列フォーマットに複数ビット・データ信号
を非直列化する回路に関する。

Ｂ、従来技術 データ・ビットが読取られる時に直列ビットが多段シフ
ト・レジスタ中の１つの段から次の段にシフトされ、１
フレームのデータ中の所望のピット数が読取られる迄カ
ウンタ回路によってシフト数を数える非直列化回路は知
られている。データのフレーム全体がシフト・レジスタ
中におさまった時に、ビットは並列フォーマットでシフ
ト・レジスタから読出される。フレームの最後のビット
がこのような回路に読込まれる時は、すべてのビットが
１つの段から次の段にシフトされねばならず、またカウ
ンタはこれが最後のビットであることを判断し、そして
、次のフレームの最初のビットがシフト・レジスタに読
取られる前に、すべてのビットが並列フォーマットで読
出されなくてはならない。

米国特許用４０１５２５２号は多くの遅延線を形成する
複数の能動論理素子を有する直列−並列回路を開示して
いる。直列データのデータ・ビットは遅延線を下って転
送され、最後にすべてのデータ・ビットが夫々の遅延線
の出力に得られる。

次にこのデータは並列ワードとしてフリップ・フロップ
中にクロックに従って入力される。

１９８０年７月刊ＩＢＭテクニカル会ディスクロージャ
Ｑプレティン（Ｔｅｃｈｎｉｃａｌ　　Ｄｉｓｃｌｏｓ
ｕｒｅＢｕｌｌｅｔｉｎ）第２６巻、第２号の「カウン
タを使用しないシフト・レジスタの非直列化Ｊ（”Ｓｈ
ｉｆｔＲｅｇｉｓｔｅｒ　　Ｄａｔａ　　Ｄｅｓｅｖｉ
ａｌｉｚａｔｉｏｎＷｉｔｈｏｕｔ　　ａ　　Ｃｏｕｎ
ｔｅｒ”）と題するＲ、　Ａ、シャート（Ｓｃｈａａｄ
ｔ）の論文中には１バイトのマーカより成る直列データ
ービットがシフト・レジスタの段を通してシフトされ非
直列化が完了した時を判断する回路が開示されている。

この回路ではマーカがシフト−レジスタの端に達する時
は、データ・ビットが並列フォーマットで読出され、最
初の段を除くすべての段がリセットされる。最初の段の
セット条件がデータの次のバイトのためのマーカとして
使用さ、れている。

米国特許第４３７７８０６号は記録用チャネルに使用さ
れるコンバータを開示している。コンバータは並列のコ
ード化記号入力を受取るのに適応した多重チャネル入力
端子を含む。入力によって受取られる各ビットはビット
が受取られる入力線に依存して予定の量だけインクレメ
ントに遅延されている。

米国特許第４４２９３００号はデータ・ビットがシフト
・レジスタを通してシフトされる、並列−直列コンバー
タもしくは直列−並列コンバータに有用なシフト・レジ
スタを開示している。シフト・レジスタの各ビットは予
定の論理状態になるようにセットされる。検出装置が、
シフト・レジスタ中のビットの論理条件に基すいて、シ
フ）−レジスタが予定の回数シフト動作を遂行したかど
うかを検出する。

米国特許第４６８０７３３号はサービス・プロセッサの
制御の下にリング状に形成されたラッチのストリングに
可変長のビット構成をロードし、もしくは読出すための
回路を開示している。

Ｃ０発明が解決しようとする問題点 本発明の目的は高いデータ速度のデータ転送システムで
使用可能な、１つのフォーマットから他のフォーマット
に複数ビット・データ信号を変換する直列化−非直列化
回路を与えることにある。

本発明に従えば、多段リング・カウンタ及び複数のデー
タ・ラッチを有し、各データ・ラッチがリング・カウン
タ段の１つからの出力信号に応答して、変換すべき複数
ビット信号のうち選択されたデータ・ビットをラッチす
る直列化−非直列化回路が与えられる。

本発明に従えば、複数のラッチ及びリング・カウンタを
有し、複数ビット・データ信号のデータｅピットが１つ
のフォーマットでラッチの入力に同時に与えられ、リン
グ・カウンタがデータ・ビットをラッチの出力から他の
フォーマットで読出す直列化−非直列化回路が与えられ
る。

Ｄ１問題点を解決するための手段 本発明に従い、複数ビット・データ信号を第１のフォー
マットから第２のフォーマットに変換する直列化−非直
列化回路が与えられる。本発明の回路は第１のフォーマ
ットで複数ビット・データ信号を受取る入力手段、第２
のフォーマットで複数ビット・データ信号を与える出力
手段、及び順次に投出力信号を与える多数の段を有する
リング・カウンタを含む。上記入力手段と出力手段との
間に接続されているフォーマット変換手段は多くのラッ
チを有し、各ラッチは第１のフォーマットの複数ビット
曝データ信号のデータφビットを同時に受取るように入
力手段に接続されている。デ−タ・ビットはリング・カ
ウンタの出力信号に応答して夫々のラッチにラッチされ
る。ラッチと出力手段との間には転送手段が設けられ、
ラッチされたビットを上記出力手段へ第２のフォーマッ
トで転送する。１つのフォーマットから他のフォーマッ
トに変換されるデータ・ビットはシフト・レジスタを通
してシフトされないので、光ファイバを使用するシステ
ムのような高いデータ速度を有するデータ伝送システム
とともに使用可能な直列化−非直列化回路が与えられる
。

Ｅ、実施例 第１回は非直列化回路１０として接続された本発明の１
つの実施例のブロック図である。この非直列化回路１０
は１フレーム当シ定まった数のビットを有するフレーム
として転送される直列データと記された、複数ビット直
列データ信号を受取るための入力１２を含む。この実施
例では、非直列化回路１０は１０個の直列ビットを１対
の５ビツトの並列バイトに変換するように設計されてい
るが、１バイトあるいは１フレームａ　Ｄのビットの数
は必要に応じて変化できる。非直列化回路１０はさらに
位相ロック・ループ（図示せず）のようなタイミング装
置からタイミング信号ＰＬＬを受取って、直列データ信
号中のビットのビット時間を与える入力１４を含む。Ｐ
ＬＬ信号は１／２分割回路として働く負の縁（エツジ）
でトリガされるフリップ争フロップ１６をクロックし、
又り型の正の縁でトリガされるフリップ・フロップ（Ｆ
／Ｆ　）　１ｓをクロックする。フリップ・フロップ１
８は入力１２に受取った直列データ信号のタイミングを
再び取って、５ＤＡＴＡと示されているデータ信号を発
生する制御装置である。ＣＬＯＣＲと示されたクロック
信号は１／２分割回路１６のＱ出力に現われて、出力信
号Ｃ１及至Ｃ１０を順　　次に発生するリング・カウン
タ２０に入力される。

フリップ・フロップ１８からの５ＤＡＴＡ信号は複数の
ラッチを有するラッチ回路２２に入力される。各ラッチ
はリング・カウンタ２０の出力信号Ｃ１及至Ｃ１０の夫
々の１つを受取る。第２図に関して後に説明するように
、５ＤＡＴＡ信号中のすべての直列データ・ビットはラ
ッチ回路２２中のラッチの各々に同時に提示される。リ
ング・カウンタ２０からの信号Ｃ１及至Ｃ１０とフリッ
プ・フロップ１８からの５ＤＡＴＡ信号のタイミングは
、ラッチ回路２２の各ラッチが５ＤＡＴＡ信号中の指示
されたビットだけをラッチするようになっている。この
ようにして、ラッチ回路２２の出力Ｑ１及至ＱＩＯ上に
は、非直列化回路１０からの並列データ・ビットＤ１及
至ＤＩＯが提示される。１対のドライバ２６及び２４が
与えられて、並列データ・ビットが有効な時にラッチ回
路２２からのデータｅビットによって並列データ・バス
（図示せず）を駆動する。ドライバ２３はデータ・ビッ
トＤ１及至Ｄ５よシ成る第１のバイトを駆動し、ドライ
バ２４はデータ・ビット１及至Ｄ１０よシ成る第２のバ
イトを駆動する。セット−リセット・フリップ・フロッ
プ２６は受託バイト・クロック（ＲＢＣ）を与え、デー
タ・バイトが有効で、転送可能な時を示すＲＢＣ信号を
発生する。フリップ・フロップ２６のセット（Ｓ）入力
はリング・カウンタ２０のＣ５出力に、フリップ・・フ
ロップ２６のす七ツ）（Ｒ）入力はリング・カウンタ２
０のＣ１０出力に接続されている。フリップ・フロップ
２６のＱ出力が正に向う縁を発生する時、ビット１及至
５が有効になシ、負に向う縁を発生する時はビット６及
至１ｏが有効になる。フリップ・フロップ２６のＲＢＣ
信号は良く知られているように、データ・ビットが有効
な時に並列バス上のビットの転送を制御するために、バ
ス・コントローラ（図示されず）のような回路によって
使用される。

第２図は第１図の非直列化回路１ｏのリング・カウンタ
２０及びラッチ回路２２の素子を示すブロック図である
。リング・カウンタ２ｏは複数の段即ちラッチ６１及至
４ｏを有し、データ・ピットＤ１及至Ｄ１０の各々のた
めに１つの段が与えられている。リング・カウンタ２ｏ
はＣＬＯＣＫ信号をラッチ（Ｌ）３１及至４ｏのＣ入力
に与えるためのＣＬＯＣＫ線３ｏを有する。奇数番号の
ラッチ、即ちラッチ３１．３３．３５．３７及び３９（
Ｌ１ラッチとして示されている）はＣＬＯＣＫ信号の正
に向う縁でラッチし、偶数番号のラッチ、即ち３２．３
４．６６．３８及び４０（Ｌ２ラッチとして示されてい
る）はＣＬＯＣＫ信号の負に向う縁でラッチする。各ラ
ッチ６１及至４０のＱ出力は直後のラッチのＤ入力に接
続されている。たとえばＬ１ラッチ３１のＱ出力はＬ２
ラッチ３２のＤ入力に接続されている。最後のＬ２ラッ
チ４０の場合には、そのＱ出力は線２９によってＬ１ラ
ッチ３１のＤ入力に接続されている。ラッチ６１及至４
０の各々のＱ出力はＣ１及至Ｃ１０として示された夫々
の出力信号を与える。

ラッチ回路２２は複数のＬ１ラッチ４１及至５０を含み
、リング拳カウンタ２０のラッチ６１及至４Ｑの各々に
１つのＬ１ランチが接続さｔている。５ＤＡＴＡ信号は
線５１を介してラッチ４１及至５０の各々のＤ入力に接
続されている。ラッチ４１及至５０の各々のＣ入力はリ
ング・カウンタ２０のラッチ３１及至４０の各１つから
夫々のクロック信号（ｃ１１及至Ｃ１０信の１つ）を受
取る。ラッチ４１及至５０の各々のＱ出力はデータピッ
Ｉ・をドライバ２６及び２４（第１図参照）の夫々の入
力端子に転送するために夫々のデータ出力端子Ｄ１及至
Ｄ１０に接続されている。

第２図の実施例で、リング・カウンタ２０のラッチ６１
及至６９は最初リセットされ、それ等のＱ出力がＯ即ち
低レベルの状態にあり、ラッチ４０はセットされていて
、そのＱ出力は１即ち高レベル状態にある。線６０上の
ＣＬＯＣＫ信号の最初の正に向う縁でラッチろ１の出力
信号Ｃ１は高くなる。この高レベルはラッチ３２のＤ入
力に入力れる。線ろＯ上のＣＬＯＣＫ信号の最初の負に
向う縁でラッチ３２はその入力上の高レベルをラッチし
、その出力信号Ｃ２が高くなる。ラッチ６９の出力信号
Ｃ９は低レベルにあるので、ラッチ４０の出力信号Ｃ１
０も線３０の上のＣＬＯＣＫ信号の最初の負に向う縁で
低レベルになる。この低レベルの出力信号ＣＩＯは線２
９によってラッチ６１のＤ入力に入力され、線３０上の
ＣＬＯＣＫ信号の次の正に向う縁で、ラッチ６１の出力
信号Ｃ１も低レベルに々る。このようにして、カウンタ
信号（最初はラッチ４０のＱ出力が高レベルにある）が
リング・カウンタ２０の全体を通してシフトされ、夫々
出力信号Ｃ１及至Ｃ１０としてラッチ６１及至４０の各
Ｑ出力上に現われる。各信号Ｃ１及至Ｃ１０がその１状
態即ち高レベル状態になると、これ等の出力信号に接続
されているラッチ回路２２の正に向う縁でトリガされる
ラッチ４１及至５０が活性化される。信号Ｃ１及至Ｃ１
０の各々がその０即ち低レベルに戻る時、線５１上の５
ＤＡＴＡ信号のデータ・ビットが夫々のラッチ４１及至
５０によってラッチされる。以下説明するように、ラッ
チ４１及至５００１つにラッチされた各データ・ビット
は第１図の入力１２に受取った直列データ信号のデータ
・ビットを表わす。

第６図はリング・カウンタ２０のＬ１ラッチ３１のＤ入
力に最初の１即ち高状態を入力するための代替回路のブ
ロック図である。第６図で、複数人力ＮＯＲゲート５５
はラッチ３２．６４．３６及び３日のＱ出力に接続され
ていてＣ２、Ｃ４、Ｃ６及びＣ８信号を受取る入力を有
する。ＮＯＲゲート５５の出力はリング・カウンタ２０
のラッチ３１のＤ入力に接続されている。信号Ｃ２，Ｃ
４、Ｃ６及びＣ８が同時にその０条件にある時は、ラッ
チ６１のＤ入力上に１即ち高レベルを与えて、リング・
カウンタ２０を再始動する。従って最後の偶数番号のラ
ッチ４０を除き偶数番号のラッチのすべてのＱ出力はＮ
ＯＲゲート５５の入力に接続されている。第３図の回路
は自己修正的であるという利点を有する。

第４図は直列データ、ＰＬＬ、５ＤＡＴＡ、ＣＬＯＣＫ
及びＣ１及至Ｃ１０信号の関係を示すタイミング図であ
る。第４図の波形６０は第１図の非直列化回路１０の入
力１２に入力される直列データ信号のデータ・ビットの
例を示す。直列データ信号６０は一連の直列ビット６１
及至７０（直列データ・ビット１〜１０）を有する。こ
の例では、直列データ信号６０は６Ｌ　　６３．６４．
６５．６７及び６９で示したように高い時に１ビツトを
転送し、信号６０が６２．６６．６８及び７０で示した
ように低レベルにある時に、０ビツトを転送する。第４
図の波形７１は第１図の非直列化回路１０の入力１４に
入力されるＰＬＬ信号を示す。

ＰＬＬ信号７１は直列データ信号６０の直列ビット６１
及至７０の各々の中心位置に正に向う縁を有し、直列ビ
ット６１及至７０の状態を感知するのに使用されている
。直列データ信号６ＤとＰＬＬ信号７１間のこのタイミ
ングは転送線上の直列データ信号の転送によって生じた
スキュー及び転送ひずみによって影響を受けない定常状
態にある時にビット６１及至７０の値を感知するために
与えられているので好ましいものである。

第４図の波形７２は第１図のフリップ・フロップ１８の
Ｑ出力に出力される５ＤＡＴＡ信号の波形である。第１
図を参照すると、フリップ・フロップ１８はＰＬＬ信号
の各正に向う縁によってクロックされ、その時にフリッ
プ・フロップ１８のＤ入力にある直列データ信号のビッ
ト値をそのＱ出力に置くことが明らかである。ここで第
４図を参照すると、直列ビット６１及至７０はフリップ
・フロップ１８によって制御され即ち再びタイミングを
合わされ、５ＤＡＴＡ信号７２のビット値６１’及至７
０１によって示されたようにＰＬＬ信号７１の正に向う
縁で開始する形になる。

第１図の１／２分割回路１６はＰＬＬ信号の負に向う縁
によってクロックされ、ＣＬＯＣＫ信号７４はＰＬＬ信
号７１の各員に向う縁で状態を変化する。従って、ＣＬ
ＯＣＫ信号７４の各遷移はタイミングを合わされたデー
タ信号５ＤＡＴＡ７２の各データ・ビット６１１及至７
０１の略中心位置にある。

第２図及び第４図を参照すると、Ｌ１ラッチ６１がＣＬ
ＯＣＫ信号７４の正に向う縁７６によってクロックされ
る時、Ｃ１０信号は７８で示したように高レベルにあり
、Ｃ１信号を８４で示したように高レベルにする。この
高レベルの０１信号は第２図のＬ１ラッチ４１をクロッ
クして、線５１上の５ＤＡＴＡ信号７２の状態を読取る
。ＰＬＬ信号の次の負に向う縁で、ＣＬＯＣＫ信号７４
は８６で示したように状態を変化する。負に向かう縁８
６において第２図のＬ２ラッチ３２がクロックされ、こ
れによってＣ１信号の状態が読取られ、Ｃ２信号は８８
で示したように高レベルに向う。第２図の実施例では、
Ｌ２ラッチ４０のＣ１０信号が９０で示したように低レ
ベルになるとこの低レベルの値が線２９によってＬ１ラ
ッチ６１のＤ入力に転送される。しかしながら、第３図
の実施例を使用すると、Ｃ２信号の正に向う縁がＮＯＲ
ゲート５５に入力され、ＮＯＲゲート５５の出力が低レ
ベルになシ、この低レベルがＬ１ラッチ３１のＤ入力さ
れる。いずれの実施例でも、Ｌ１ラッチ３１に入力され
る低レベルによってＣ１信号はＣＬＯＣＫ信号７４の次
の正に向う縁９６で、９４で示したように負に向う縁を
生じ、これによって、この時第２図の線５１上に存在す
る５ＤＡＴＡ信号７２の直列ビット６１がラッチ４１ヘ
ラツチされる。Ｃ２信号の高レベル９８により、Ｌ１ラ
ッチ６６のＣ６信号は１００で示したように高レベルに
向い、Ｃ１信号の１０２で示した低レベルによってＬ２
ラッチ６２のＣ２信号は１０４で示したように低レベル
に向う。このようにして第１図及び第２図のリング・カ
ウンタ２０はＪｖ次カウントを続け、再びタイミングを
合わされたデータ・ビット６２Ｉ及至７０１が同じよう
にしてラッチ４２及至５０中にラッチされる。

第４図の波形１［１５は現在の直列化サイクルのビット
１−５が有効になる時を示し、波形１０６は直前の直列
化サイクルのビット６−１０が有効になる時を示し、又
第４図は波形１０５及び１０６のフリップ・フロップ２
６のＲＢＣ信号１０７に対する関係を示す。ＲＢＣ信号
１０７はピッ）６−１０が有効になる時間の略中心に正
に向かう縁１０８を有し、ビット１−５が有効になる時
間の略中心に負に向う縁１０９を有することが明らかで
あろう。従って縁１０８及び１０９は非直列化回路１０
から有効なビットの読取シを開始する時を示すタイミン
グとして使用される。

非直列化回路１０は非直列化されつつあるビットのバイ
トの境界を判断することはできない。バイトの境界を適
切に確立することはユーザにまかされている。スキップ
・ビット機能を加えて、リング・カウンタ２０に与えら
れるＣＬＯＣＫ信号の反転を制御し、リング・カウンタ
２０の進みを変えることができる。このようなスキップ
・ビット機能をバイト境界論理回路と関連して使用し、
バイトの同期が適切に確立できる迄バイトの境界を一時
に１ビツト移動する。

第５図は第１図及び第２図の非直列化回路１０の２投分
の１つの実施例の概略図である。第５図の実施例はラッ
チ回路２２のＬ１ラッチ４１及び４２並びにリング・カ
ウンタ２０のＬ１ラッチ３１及びＬ２ラッチ６２を示し
ている。第５図の実施例中では補数論理が使用されてい
る。この論理回路では、各入力及び出力信号は補数信号
を有し、反転回路が不要になっている。反転を行うには
入力もしくは出力をその補数信号と交換するだけでよい
。この補数論理回路を使用する時は第１、第２及び第３
図の素子の入力及び出力は真数信号及び補数信号の両方
を与える。第５図のラッチは単一のチップ上に形成され
たｎｐｎ　　トランジスタによ勺構成されるが、他の技
術もしくは部品も必要に応じて図示されたＬｌ及びＬ２
ラッチを形成するのに使用できる。第５図の実施例でＣ
ＬＯＣＫ信号はＣＬＯＣＫ信号線１１０によってリング
・カウンタのＬＩラッチ６１に入力される。ＣＬＯＣＫ
＊と記された補数ＣＬＯＣＫ信号はＣＬＯＣＫ＊ａ１１
２によって入力される。トランジスタ１１４のベースは
ＣＬＯＣＫ線１１０に接続され、トランジスタ１１６の
ベースはＣＬＯＣＫ＊線１１２に接続されている。トラ
ンジスタ１１４及び１１６のエミッタは接地された抵抗
器１１８として示されている電流源に接続されている。

トランジスタ１１４がオンになる時は、トランジスタ１
２０及び１２１に至る回路が完結する。トランジスタ１
２０及び１２１のベースは第２図の実施例を使用する時
は、リング・カウンタ２０の第１０段から夫々ＣＩ’０
信号及びその補数０１０＊信号を受取る。

第６図の実施例を使用する時はトランジスタ１２０及び
１２１のベースはＮＯＲゲート５５の出力に接続される
。

トランジスタ１１６がオンに転じられる時はトランジス
タ１２２及び１２３を通る回路が完成する。トランジス
タ１２２及び１２３のコレクタは図示のようにそのベー
スと交差結合されている。

トランジスタ１２０及び１２２のコレクタはノード１３
１に接続されて、次に抵抗器１２６を介して＋３．５ｖ
の電圧源１２５に接続されている。トランジスタ１２１
及び１２６のコレクタはノード１３０に接続され、次に
抵抗器１２７を介して電圧源１２５に接続されている。

トランジスタ１１４がオンになる時に、Ｃ１０の状態が
ノード１３０上に現われ、その補数Ｃ１ｏ＊の状態がノ
ード１６１上に現われる。たとえば、ｃｉｏが高レベル
にあると、トランジスタ１２０がオンに転じ、ノード１
６１はトランジスタ１２０及び１１４を通して接地され
るが、補数信号Ｃ１ｏ＊は低ラベルにあってトランジス
タ１２１をオフに保持し、ノード１３０を抵抗器１２７
を介して電圧源１２５の電圧ンベルに上昇させる。線１
１２上のＣＬＯＣＫ＊信号が高レベルに進む時、トラン
ジスタ１１６がオンに転じ、トランジスタ１２２及び１
２６の交差接続トランジスタ１２２及ヒ１２３ノ動作に
よってノード１３０及び１６１の状態をラッチする。

トランジスタ１３２のベース（ラッチ４１のＣ端子）が
ノード１６０に接続され、トランジスタ１６３のベース
（ラッチ４１のＣ端子）がノード１３１に接続されてい
る。トランジスタ１３２及び１６３のエミッタは接地さ
れた抵抗器１３４として示された電流源に接続されてい
る。トランジスタ１６２がオンになるとトランジスタ１
３５及び１３６への回路が完結する。トランジスタ１６
５及び１３６のコレクタは夫々抵抗器１３９及び１４０
を介して５ｖ電圧源１６７に接続されている。トランジ
スタ１３３がオンになると、トランジスタ１４１及び１
４２を通る回路が完結する。

トランジスタ１４１及び１４２のコレクタとベースは交
差結合されている。トランジスタ１３５及び１４１のコ
レクタはノード１４６（ラッチ４１のＱ＊端子）に接続
され、トランジスタ１３６及び１４２のコレクタはノー
ド１４４（ラッチ４１のＱ端子）に接続されている。ラ
ッチ回路２２のＤ１出力（第１、第２図参照）はＱノー
ド１４４に接続されている。５ＤＡＴＡ信号は５ＤＡＴ
Ａ線１４５に供給され、５ＤＡＴＡ＊と記された５ＤＡ
ＴＡ信号の補数信号は５ＤＡＴＡ＊線１４６に印加され
る。線１４５はトランジスタ１６５のベース（ラッチ４
１のＤ端子）に、線１６６はトランジスタ１３６のベー
ス（ラッチ４１のＤ＊端子）に接続されている。従って
ノード１３０上の０１信号が高レベルにあり、ノード１
６１上のその補数０１＊が低レベルにあると、トランジ
スタ１６２はｙｌ−ンニなシ、５ＤＡＴＡ線１４５上の
状態がノード１４４のＱ出力及びこれに接続されたＤ１
出力上に現われる。たとえば、トランジスタ１３２がオ
ンで５ＤＡＴＡ線１４５が高レベルにあると、トランジ
スタ１６５がオンに転じ、ノード１４６のＱ　出力はト
ランジスタ１６２及び１６５を通して接地される。補数
信号５ＤＡＴＡ＊は低レベルにあシ、トランジスタ１３
６をオフにし、ノード１４４のＱ出力及びＤ１出力が抵
抗器１６９全通して端子１３７の電圧の値迄上昇する。

第４図に関連して説明されたように、トランジスタ１３
２のベース上のＣ１信号はＣＬＯＣＫ信号の正に向う縁
９６迄高レベルに保持される。従って０１信号は９４で
示したように正レベルに進み、この時その補数０１＊信
号が高レベルになム　トランジスタ１３６をオンにして
、交差結合トランジスタ１４１及び１４２の動作によっ
てノード１４３及び１４４の状態をラッチする。

非直列化回路１０の第２段ばＬ２ラッチ３２がＣＬＯＣ
Ｋ信号の負に向う縁でトリガするように接続されている
点を除き、ラッチ３１及び４１にに関して説明されたの
と同じように接続されたトランジスタで構成されている
。この構成はトランジスタ１５０のベースがＣＬＯＣＫ
＊線１１２に接続されていることを除き、トランジスタ
１１４と類似のトランジスタ１５０を与えトランジスタ
１５１０ベースがＣＬＯＣＫ線１１０に接続されている
ことを除き、トランジスタ１１６に類似のトランジスタ
１５１を与えることによって与えられる。従って、Ｌ２
ラッチ３２はＣＬＯＣＫ＊線１１２上の信号が高レベル
になった時（ＣＬＯＣＫ信号が低レベルの時）にＣ１信
号及びその補数０１＊信号をラッチする。第５図の回路
はリング・カウンタ２０からのＣ１及びＣ２信号が夫々
ＣＬＱＣＫ信号のパルス幅の２倍で１つのクロック信号
のパルス幅だけ重畳している（第４図参照）非直列化回
路の２段を示している。又非直列化回路１０のラッチ４
１及び４２は一般に夫々のビット（第４図のピッ）６１
　’及び６２１）の定常状態が５ＤＡＴＡ線上に得られ
る迄はラッチ動作を行わない。

第６図は本発明の他の実施例の直列化回路１７０を示す
。直列化回路１７０は第１図の１／２分割回路１６、第
１及び第２図のリング・カウンタ２０、第６図のＮＯＲ
ゲート５５と夫々類似した、１／２分割回路１７１、リ
ング会カウンタ１７２及びＮＯＲゲート１７６を含んで
いる。直列化回路１７０から出力される直列データ信号
のビット時間を刻時するオツシレータ信号Ｏ８Ｃが１／
２分割回路１７１に入力され、その出力はリング・カウ
ンタ１７２にクロック信号ＤＩＶ２を供給する。リング
・カウンタ１７２は１０段を有し、各段は第１及び第２
図のリング・カウンタ２０に関連して説明した出力信号
Ｃ１及至Ｃ１０の１つを発生する。第６図の実施例で、
直列化回路１７０はＡ反型Ｊと記された並列ビットを受
取シ、これ等を直列ビットとして直列データ線１７５上
に与える。ピッ）Ａ反型Ｊは２バイトとして並列バス（
図示されず）から受信される。第１のバイトは６ビツト
を有し、第２のバイトは４ビツトを有する。第１のバイ
トのピッ）Ａ、Ｂ、Ｃ，Ｄｌ　Ｆ及び■は同時に第１の
受信回路１７６によって受取られ、ビットＦ、Ｇ、Ｈ及
びＪは第２の受信回路１７７によって同時に受取られる
。受信回路１７６及び１７７の出力の各々は複数のラッ
チを有するラッチ回路１７８の入力の１つに接続されて
いて、受信回路１７６及び１７７によって受取られたピ
ッ）Ａ反型Ｊの各々がラッチ回路１７８の夫々のラッチ
中にラッチされるようになっている。

第１の読取シ線１８０は第１のバイトのビットＡ、Ｂ、
Ｃ，Ｄ、Ｅ及び■の各々の、ラッチ回路１７８の最初の
６個のラッチの１つへの同時クロッキングを制御するＣ
９信号を受取り、第２の読取り線１８１はビットＦ、Ｇ
、Ｈ及びＪの各々の、ラッチ回路１７８の最後の４個の
ラッチの１つへの同時クロッキングを制御するＣ５信号
を受取る。

ｃｓＭ号Ｂセット・リセット・フリップ・フロップ１８
２のＳ端子へ入力され、Ｃ９信号はＲ端子に入力される
。フリップ・フロップ１８２のＱ出力は受信回路１７６
及び１７７へのデータ・ノくイトの転送を制御するため
の転送バイト・クロック（ＴＢＣ）信号を与える。Ｃ９
信号が高レベルに向う時、受信回路１７６によって受取
られる第１バイトのビットが同時にラッチ回路１７８に
クロックされ、フリップ・フロップ１８２がリセットさ
れる。Ｃ５信号が高レベルに向う時、第２のノ（イトの
ビットがラッチ回路１７８へ同時にクロックされ、フリ
ツープ・フロップがセットされる。ＴＢＣ信号は受信回
路１７６及び１７７によって受取られる夫々のバイトの
ビットを転送する時にバス制御装置（図示されず）に指
令を与える。

セレクタ回路１８５がリング会カウンタ１７２とラッチ
回路１７８間に接続されている。リング・カウンタ１７
．２の段のＱ出力は・セレクタ回路１８５のＣ入力の夫
々の１つに接続されていて、ラッチ回路１７日のラッチ
のＱ出力はセレクタ回路１８５の対応するＤ入力の夫々
の１つに接続されている。

セレクタ回路１８５の各段のＣ入力上に信号の正に向う
縁を受取ると、セレクタ回路１８５の夫々のＤ入力上の
ビットがそのＱ出力上に置かれ、この出力に接続された
直列データ線１．７５上に転送される。従ってリング・
カウンタ１７２は信号Ｃ１及至Ｃ１０を順次活性化し、
それによって、夫々のビットＡ反型Ｊをラッチ回路１７
８から直列データ線１７５へ順次転送せしめる。

第７図は第６図の直列化回路１７０のタイミング図であ
る。バイト当９のビット数及び直列化回路１７０によっ
て直列化されるビットの総数は必要に応じて変更できる
ことは明らかであろう。

第５図のラッチ６１及び６２と同じ構成が第６図の実施
例のカウンタ１７２の段に使用されることは明らかであ
ろう。又ラッチ４１及び４２の構成がランチ回路１７８
のラッチを構成するのに使用される。しかしながら、第
６図の実施例では、第５図のＣＬＯＣＫ線１１０及びそ
の補数線１１２は１／２分割回路１７１からの出力ＤＩ
Ｖ２及びその補数出力に対応している。又各ラッチの各
り及びＤ＊大入力たとえば、夫々トランジスタ１３５及
び１３６のベース）は受信回路１７６及び１７７の出力
の１つに接続されている。Ｑ出力の各々（たとえば、ラ
ッチ４１のノード１４４）は第６図に関連して説明され
たようにセレクタ回路１８５の個々のＱ入力に接続され
ている。又各ラッチのＣ及びＣ＊大入力たとえば、夫々
トランジスタ１３２及び１３３のベースのＣ及びＣ＊大
入力は夫々読取シ線１８０もしくは１８１（第６図参照
）の一方に接続され、ラッチが上述のように並列データ
・ビットを同時にラッチするのを制御する。

Ｆ９発明の効果 本発明に従い高いデータ速度のデータ転送システムで使
用可能な、１つのフォーマットから他のフォーマットに
多重ビット・データ信号を変換する直列化−非直列化回
路が与えられる。

【図面の簡単な説明】

第１図は本発明の非直列化回路のブロック図である。 第２図は第１図の非直列化回路のリング・カウンタ及び
ラッチ回路のブロック図である。 第３図は第２図のリング・カウンタの一部の変形例の概
略図である。 第４図は第１図の非直列化回路の種々の信号の関係を示
すタイミング図である。 第５図は第１図の非直列化回路のリング・カウンタの最
初の２段及びラッチ回路の最初の２つのラッチの回路図
である。 第６図は本発明の直列化回路ブロック図である。 第７図は第６図の直列化回路の種々の信号の関係を示す
タイミング図である。 １０・・・・非直列化回路、１６・・・・パルス分割回
路、１８・・・・フリップ・フロップ、２０・・・・リ
ングｅカウンタ、２２・・・・ラッチ回路、２３，２４
・・・・ドライバ、２６・・・・フリップ・フロップ。 出願人インターナショナル・ビジネス・マシーンズ・コ
ーポレｉジョン朗 ０５Ｃ ＤＩＶ２ 〔１ 〔７ 〔８ 〔９ ０１゜ ＢＣ Ｆ工Ｇ。７

Claims (1)

1. 【特許請求の範囲】 （ａ）第１のフオーマツトの複数ビット・データ信号を
   受取る入力手段と、 （ｂ）第２のフォーマットに変換された上記データ信号
   を与える出力手段と、 （ｃ）複数の段を有し、各段が順次に出力信号を与える
   リング・カウンタと、 （ｄ）上記入力手段と上記出力手段との間に接続された
   フォーマット変換手段であつて、上記第１のフォーマッ
   トのデータ信号のデータ・ビットを同時に受取るように
   上記入力手段に接続され、上記リング・カウンタの出力
   信号に応答して、選択されたビットを夫々ラッチする複
   数のラッチと、上記ラッチと上記出力手段との間に接続
   され、上記ラッチにラッチされたビットを上記出力手段
   へ上記第２のフォーマットで転送する手段とを含むもの
   と、 を有する、フォーマット変換回路。