JPH0442853B2 - - Google Patents
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- JPH0442853B2 JPH0442853B2 JP63203980A JP20398088A JPH0442853B2 JP H0442853 B2 JPH0442853 B2 JP H0442853B2 JP 63203980 A JP63203980 A JP 63203980A JP 20398088 A JP20398088 A JP 20398088A JP H0442853 B2 JPH0442853 B2 JP H0442853B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
A 産業上の利用分野
本発明は並列フオーマツトから直列フオーマツ
トに複数ビツト・データ信号を直列化する、もし
くは直列フオーマツトから並列フオーマツトに複
数ビツト・データ信号を非直列化する回路に関す
る。
トに複数ビツト・データ信号を直列化する、もし
くは直列フオーマツトから並列フオーマツトに複
数ビツト・データ信号を非直列化する回路に関す
る。
B 従来技術
データ・ビツトが読取られる時に直列ビツトが
多段シフト・レジスタ中の1つの段から次の段に
シフトされ、1フレームのデータ中の所望のビツ
ト数が読取られる迄カウンタ回路によつてシフト
数を数える非直列化回路は知られている。データ
のフレーム全体がシフト・レジスタ中におさまつ
た時に、ビツトは並列フオーマツトでシフト・レ
ジスタから読出される。フレームの最後のビツト
がこのような回路に読込まれる時は、すべてのビ
ツトが1つの段から次の段にシフトされねばなら
ず、またカウンタはこれが最後のビツトであるこ
とを判断し、そして、次のフレームの最初のビツ
トがシフト・レジスタに読取られる前に、すべて
のビツトが並列フオーマツトで読出されなくては
ならない。
多段シフト・レジスタ中の1つの段から次の段に
シフトされ、1フレームのデータ中の所望のビツ
ト数が読取られる迄カウンタ回路によつてシフト
数を数える非直列化回路は知られている。データ
のフレーム全体がシフト・レジスタ中におさまつ
た時に、ビツトは並列フオーマツトでシフト・レ
ジスタから読出される。フレームの最後のビツト
がこのような回路に読込まれる時は、すべてのビ
ツトが1つの段から次の段にシフトされねばなら
ず、またカウンタはこれが最後のビツトであるこ
とを判断し、そして、次のフレームの最初のビツ
トがシフト・レジスタに読取られる前に、すべて
のビツトが並列フオーマツトで読出されなくては
ならない。
米国特許第4015252号は多くの遅延線を形成す
る複数の能動論理素子を有する直列−並列回路を
開示している。直列データのデータ・ビツトは遅
延線を下つて転送され、最後にすべてのデータ・
ビツトが夫々の遅延線の出力に得られる。次にこ
のデータは並列ワードとしてフリツプ・フロツプ
中にクロツクに従つて入力される。
る複数の能動論理素子を有する直列−並列回路を
開示している。直列データのデータ・ビツトは遅
延線を下つて転送され、最後にすべてのデータ・
ビツトが夫々の遅延線の出力に得られる。次にこ
のデータは並列ワードとしてフリツプ・フロツプ
中にクロツクに従つて入力される。
1980年7月刊IBMテクニカル・デイスクロー
ジヤ・ブレテイン(Technical Disclosure
Bulletin)第23巻、第2号の「カウンタを使用し
ないシフト・レジスタの非直列化」(“Shift
Register Data Desevialization Without a
Counter”)と題するR.A.シヤート(Schaadt)
の論文には1バイトのマーカより成る直列デー
タ・ビツトがシフト・レジスタの段を通してシフ
トされ非直列化が完了した時を判断する回路が開
示されている。この回路ではマーカがシフト・レ
ジスタの端に達する時は、データ・ビツトが並列
フオーマツトで読出され、最初の段を除くすべて
の段がリセツトされる。最初の段のセツト条件が
データの次のバイトのためのマーカとして使用さ
れている。
ジヤ・ブレテイン(Technical Disclosure
Bulletin)第23巻、第2号の「カウンタを使用し
ないシフト・レジスタの非直列化」(“Shift
Register Data Desevialization Without a
Counter”)と題するR.A.シヤート(Schaadt)
の論文には1バイトのマーカより成る直列デー
タ・ビツトがシフト・レジスタの段を通してシフ
トされ非直列化が完了した時を判断する回路が開
示されている。この回路ではマーカがシフト・レ
ジスタの端に達する時は、データ・ビツトが並列
フオーマツトで読出され、最初の段を除くすべて
の段がリセツトされる。最初の段のセツト条件が
データの次のバイトのためのマーカとして使用さ
れている。
米国特許第4377806号は記録用チヤネルに使用
されるコンバータを開示している。コンバータは
並列のコード化記号入力を受取るのに適応した多
重チヤネル入力端子を含む。入力によつて受取ら
れる各ビツトはビツトが受取られる入力線に依存
して予定の量だけインクレメントに遅延されてい
る。
されるコンバータを開示している。コンバータは
並列のコード化記号入力を受取るのに適応した多
重チヤネル入力端子を含む。入力によつて受取ら
れる各ビツトはビツトが受取られる入力線に依存
して予定の量だけインクレメントに遅延されてい
る。
米国特許第4429300号はデータ・ビツトがシフ
ト・レジスタを通してシフトされる、並列−直列
コンバータもしくは直列−並列コンバータに有用
なシフト・レジスタを開示している。シフト・レ
ジスタの各ビツトは予定の論理状態になるように
セツトされる。検出装置が、シフト・レジスタ中
のビツトの論理条件に基ずいて、シフト・レジス
タが予定の回数シフト動作を遂行したかどうかを
検出する。
ト・レジスタを通してシフトされる、並列−直列
コンバータもしくは直列−並列コンバータに有用
なシフト・レジスタを開示している。シフト・レ
ジスタの各ビツトは予定の論理状態になるように
セツトされる。検出装置が、シフト・レジスタ中
のビツトの論理条件に基ずいて、シフト・レジス
タが予定の回数シフト動作を遂行したかどうかを
検出する。
米国特許第4680733号はサービス・プロセツサ
の制御の下にリング状に形成されたラツチのスト
リングに可変長のビツト構成をロードし、もしく
は読出すための回路を開示している。
の制御の下にリング状に形成されたラツチのスト
リングに可変長のビツト構成をロードし、もしく
は読出すための回路を開示している。
C 発明が解決しようとする問題点
本発明の目的は高いデータ速度のデータ転送シ
ステムで使用可能な、1つのフオーマツトから他
のフオーマツトに複数ビツト・データ信号を変換
する直列化−非直列化回路を与えることにある。
ステムで使用可能な、1つのフオーマツトから他
のフオーマツトに複数ビツト・データ信号を変換
する直列化−非直列化回路を与えることにある。
本発明に従えば、多段リング・カウンタ及び複
数のデータ・ラツチを有し、各データ・ラツチが
リング・カウンタ段の1つからの出力信号に応答
して、変換すべき複数ビツト信号のうち選択され
たデータ・ビツトをラツチする直列化−非直列化
回路が与えられる。
数のデータ・ラツチを有し、各データ・ラツチが
リング・カウンタ段の1つからの出力信号に応答
して、変換すべき複数ビツト信号のうち選択され
たデータ・ビツトをラツチする直列化−非直列化
回路が与えられる。
本発明に従えば、複数のラツチ及びリング・カ
ウンタを有し、複数のビツト・データ信号のデー
タ・ビツトが1つのフオーマツトでラツチの入力
に同時に与えられ、リング・カウンタがデータ・
ビツトをラツチの出力から他のフオーマツトで読
出す直列化−非直列化回路が与えられる。
ウンタを有し、複数のビツト・データ信号のデー
タ・ビツトが1つのフオーマツトでラツチの入力
に同時に与えられ、リング・カウンタがデータ・
ビツトをラツチの出力から他のフオーマツトで読
出す直列化−非直列化回路が与えられる。
D 問題点を解決するための手段
本発明に従い、複数ビツト・データ信号を第1
のフオーマツトから第2のフオーマツトに変換す
る直列化−非直列化回路が与えられる。本発明の
回路は第1のフオーマツトで複数ビツト・データ
信号を受取る入力手段、第2のフオーマツトで複
数ビツト・データ信号を与える出力手段、及び順
次に段出力信号を与える多数の段を有するリン
グ・カウンタを含む。上記入力手段と出力手段と
の間に接続されているフオーマツト変換手段は多
くのラツチを有し、各ラツチは第1のフオーマツ
トの複数ビツト・データ信号のデータ・ビツトを
同時に受取るように入力手段に接続されている。
データ・ビツトはリング・カウンタの出力信号に
応答して夫々のラツチにラツチされる。ラツチと
出力手段との間には転送手段が設けられ、ラツチ
されたビツトを上記出力手段へ第2のフオーマツ
トで転送する。第1番目の発明では、上記リン
グ・カウンタの奇数段及び偶数段が夫々クロツク
信号の前縁部及び後縁部によりトリガーされるラ
ツチから構成されている。このため、リング・カ
ウンタは単一のクロツクで付勢できると共に、デ
ータフオーマツトの変換の高速化が可能になる。
のフオーマツトから第2のフオーマツトに変換す
る直列化−非直列化回路が与えられる。本発明の
回路は第1のフオーマツトで複数ビツト・データ
信号を受取る入力手段、第2のフオーマツトで複
数ビツト・データ信号を与える出力手段、及び順
次に段出力信号を与える多数の段を有するリン
グ・カウンタを含む。上記入力手段と出力手段と
の間に接続されているフオーマツト変換手段は多
くのラツチを有し、各ラツチは第1のフオーマツ
トの複数ビツト・データ信号のデータ・ビツトを
同時に受取るように入力手段に接続されている。
データ・ビツトはリング・カウンタの出力信号に
応答して夫々のラツチにラツチされる。ラツチと
出力手段との間には転送手段が設けられ、ラツチ
されたビツトを上記出力手段へ第2のフオーマツ
トで転送する。第1番目の発明では、上記リン
グ・カウンタの奇数段及び偶数段が夫々クロツク
信号の前縁部及び後縁部によりトリガーされるラ
ツチから構成されている。このため、リング・カ
ウンタは単一のクロツクで付勢できると共に、デ
ータフオーマツトの変換の高速化が可能になる。
第2番目の発明では、直列−並列変換回路の各
ラツチと1個の入力端子との間にリング・カウン
タのクロツクと相関関係を有するタイミングでセ
ツト及びリセツトされるフリツプ・フロツプを設
け、その1つの出力を全ラツチの入力に並列接続
すると共に、その入力ビツトの読出し又はラツチ
を各ラツチのC入力信号により制御する。このよ
うな構成により直列−並列変換がデータ・ビツト
のシフト動作なしに達成される。1つのフオーマ
ツトから他のフオーマツトに変換されるデータ・
ビツトはシフト・レジスタを通してシフトされな
いので、光フアイバを使用するシステムのような
高いデータ速度を有するデータ伝送システムとと
もに使用可能な直列化−非直列化回路が与えられ
る。
ラツチと1個の入力端子との間にリング・カウン
タのクロツクと相関関係を有するタイミングでセ
ツト及びリセツトされるフリツプ・フロツプを設
け、その1つの出力を全ラツチの入力に並列接続
すると共に、その入力ビツトの読出し又はラツチ
を各ラツチのC入力信号により制御する。このよ
うな構成により直列−並列変換がデータ・ビツト
のシフト動作なしに達成される。1つのフオーマ
ツトから他のフオーマツトに変換されるデータ・
ビツトはシフト・レジスタを通してシフトされな
いので、光フアイバを使用するシステムのような
高いデータ速度を有するデータ伝送システムとと
もに使用可能な直列化−非直列化回路が与えられ
る。
E 実施例
第1図は非直列化回路10として接続された本
発明の1つの実施例のブロツク図である。この非
直列化回路10は1フレーム当り定まつた数のビ
ツトを有するフレームとして転送される直列デー
タと記された、複数ビツト直列データ信号を受取
るための入力12を含む。この実施例では、非直
列化回路10は10個の直列ビツトを1対の5ビツ
トの並列バイトに変換するように設計されている
が、1バイトあるいは1フレーム当りのビツトの
数は必要に応じて変化できる。非直列化回路10
はさらに位相ローク・ループ(図示せず)のよう
なタイミング装置からタイミング信号PLLを受
取つて、直列データ信号中のビツトのビツト時間
を与える入力14を含む。PLL信号は1/2分割回
路として働く負の縁(エツジ)でトリガされるフ
リツプ・フロツプ16をクロツクし、又D型の正
の縁でトリガされるフリツプ・フロツプ(F/
F)18をクロツクする。フリツプ・フロツプ1
8は入力12に受取つた直列データ信号のタイミ
ングを再び取つて、SDATAと示されているデー
タ信号を発生する制御装置である。CLOCKと示
されたクロツク信号は1/2分割回路16のQ出力
に現われて、出力信号C1及至C10を順次に発
生するリング・カウンタ20に入力される。フリ
ツプ・フロツプ18からのSDATA信号は複数の
ラツチを有するラツチ回路22に入力される。各
ラツチはリング・カウンタ20の出力信号C1及
至C10の夫々の1つを受取る。第2図に関して
後に説明するように、SDATA信号中のすべての
直列データ・ビツトはラツチ回路22中のラツチ
の各々に同時に提示される。リング・カウンタ2
0からの信号C1及至C10とフリツプ・フロツ
プ18からSDATA信号のタイミングは、ラツチ
回路22の各ラツチがSDATA信号中の指示され
たビツトだけをラツチするようになつている。こ
のようにして、ラツチ回路22の出力Q1及至Q
10上には、非直列化回路10からの並列デー
タ・ビツトD1及至D10が提示される。1対の
ドライバ23及び24が与えられて、並列デー
タ・ビツトが有効な時にラツチ回路22からのデ
ータ・ビツトによつて並列データ・バス(図示せ
ず)を駆動する。ドライバ23はデータ・ビツト
D1及至D5より成る第1のバイトを駆動し、ド
ライバ24はデータ・ビツトD6及至D10より
成る第2のバイトを駆動する。セツト−リセツ
ト・フリツプ・フロツプ26は受信バイト・クロ
ツク(RBC)を与え、データ・バイトが有効で、
転送可能な時を示すRBC信号を発生する。フリ
ツプ・フロツプ26のセツト(S)入力はリング・カ
ウンタ20のC5出力に、フリツプ・フロツプ2
6のリセツト(R)入力はリング・カウンタ20のC
10出力に接続されている。フリツプ・フロツプ
26のQ出力が正に向う縁を発生する時、ビツト
1及至5が有効になり、負に向う縁を発生する時
はビツト6及至10が有効になる。フリツプ・フ
ロツプ26のRBC信号は良く知られているよう
に、データ・ビツトが有効な時に並列バス上のビ
ツトの転送を制御するために、バス・コントロー
ラ(図示されず)のような回路によつて使用され
る。
発明の1つの実施例のブロツク図である。この非
直列化回路10は1フレーム当り定まつた数のビ
ツトを有するフレームとして転送される直列デー
タと記された、複数ビツト直列データ信号を受取
るための入力12を含む。この実施例では、非直
列化回路10は10個の直列ビツトを1対の5ビツ
トの並列バイトに変換するように設計されている
が、1バイトあるいは1フレーム当りのビツトの
数は必要に応じて変化できる。非直列化回路10
はさらに位相ローク・ループ(図示せず)のよう
なタイミング装置からタイミング信号PLLを受
取つて、直列データ信号中のビツトのビツト時間
を与える入力14を含む。PLL信号は1/2分割回
路として働く負の縁(エツジ)でトリガされるフ
リツプ・フロツプ16をクロツクし、又D型の正
の縁でトリガされるフリツプ・フロツプ(F/
F)18をクロツクする。フリツプ・フロツプ1
8は入力12に受取つた直列データ信号のタイミ
ングを再び取つて、SDATAと示されているデー
タ信号を発生する制御装置である。CLOCKと示
されたクロツク信号は1/2分割回路16のQ出力
に現われて、出力信号C1及至C10を順次に発
生するリング・カウンタ20に入力される。フリ
ツプ・フロツプ18からのSDATA信号は複数の
ラツチを有するラツチ回路22に入力される。各
ラツチはリング・カウンタ20の出力信号C1及
至C10の夫々の1つを受取る。第2図に関して
後に説明するように、SDATA信号中のすべての
直列データ・ビツトはラツチ回路22中のラツチ
の各々に同時に提示される。リング・カウンタ2
0からの信号C1及至C10とフリツプ・フロツ
プ18からSDATA信号のタイミングは、ラツチ
回路22の各ラツチがSDATA信号中の指示され
たビツトだけをラツチするようになつている。こ
のようにして、ラツチ回路22の出力Q1及至Q
10上には、非直列化回路10からの並列デー
タ・ビツトD1及至D10が提示される。1対の
ドライバ23及び24が与えられて、並列デー
タ・ビツトが有効な時にラツチ回路22からのデ
ータ・ビツトによつて並列データ・バス(図示せ
ず)を駆動する。ドライバ23はデータ・ビツト
D1及至D5より成る第1のバイトを駆動し、ド
ライバ24はデータ・ビツトD6及至D10より
成る第2のバイトを駆動する。セツト−リセツ
ト・フリツプ・フロツプ26は受信バイト・クロ
ツク(RBC)を与え、データ・バイトが有効で、
転送可能な時を示すRBC信号を発生する。フリ
ツプ・フロツプ26のセツト(S)入力はリング・カ
ウンタ20のC5出力に、フリツプ・フロツプ2
6のリセツト(R)入力はリング・カウンタ20のC
10出力に接続されている。フリツプ・フロツプ
26のQ出力が正に向う縁を発生する時、ビツト
1及至5が有効になり、負に向う縁を発生する時
はビツト6及至10が有効になる。フリツプ・フ
ロツプ26のRBC信号は良く知られているよう
に、データ・ビツトが有効な時に並列バス上のビ
ツトの転送を制御するために、バス・コントロー
ラ(図示されず)のような回路によつて使用され
る。
第2図は第1図の非直列化回路10のリング・
カウンタ20及びラツチ回路22の素子を示すブ
ロツク図である。リング・カウンタ20は複数の
段即ちラツチ31及至40を有し、データ・ビツ
トD1及至D10の各々のために1つの段が与え
られている。リング・カウンタ20はCLOCK信
号をラツチ(L)31及至40のC入力に与えるため
のCLOCK線30を有する。奇数番号のラツチ、
即ちラツチ31,33,35,37及び39
(L1ラツチとして示されている)はCLOCK信号
の正に向う縁でラツチし、偶数番号のラツチ、即
ち32,34,36,38及び40(L2ラツチ
として示されている)はCLOCK信号の負に向う
縁でラツチする。各ラツチ31及至40のQ出力
は直後のラツチのD入力に接続されている。たと
えばL1ラツチ31のQ出力はL2ラツチ32のD
入力に接続されている。最後のL2ラツチ40の
場合には、そのQ出力は線29によつてL1ラツ
チ31のD入力に接続されている。ラツチ31及
至40の各々のQ出力はC1及至C10として示
された夫々の出力信号を与える。
カウンタ20及びラツチ回路22の素子を示すブ
ロツク図である。リング・カウンタ20は複数の
段即ちラツチ31及至40を有し、データ・ビツ
トD1及至D10の各々のために1つの段が与え
られている。リング・カウンタ20はCLOCK信
号をラツチ(L)31及至40のC入力に与えるため
のCLOCK線30を有する。奇数番号のラツチ、
即ちラツチ31,33,35,37及び39
(L1ラツチとして示されている)はCLOCK信号
の正に向う縁でラツチし、偶数番号のラツチ、即
ち32,34,36,38及び40(L2ラツチ
として示されている)はCLOCK信号の負に向う
縁でラツチする。各ラツチ31及至40のQ出力
は直後のラツチのD入力に接続されている。たと
えばL1ラツチ31のQ出力はL2ラツチ32のD
入力に接続されている。最後のL2ラツチ40の
場合には、そのQ出力は線29によつてL1ラツ
チ31のD入力に接続されている。ラツチ31及
至40の各々のQ出力はC1及至C10として示
された夫々の出力信号を与える。
ラツチ回路22は複数のL1ラツチ41及至5
0を含み、リング・カウンタ20のラツチ31及
至40の各々に1つのL1ラツチが接続されてい
る。SDATA信号は線51を介してラツチ41及
至50の各々のD入力に接続されている。ラツチ
41及至50の各々のC入力はリング・カウンタ
20のラツチ31及至40の各1つから夫々のク
ロツク信号(C1及至C10信号の1つ)を受取
る。ラツチ41及至50の各々のQ出力はデータ
ビツトをドライバ23及び24(第1図参照)の
夫々の入力端子に転送するために夫々のデータ出
力端子D1及至D10に接続されている。
0を含み、リング・カウンタ20のラツチ31及
至40の各々に1つのL1ラツチが接続されてい
る。SDATA信号は線51を介してラツチ41及
至50の各々のD入力に接続されている。ラツチ
41及至50の各々のC入力はリング・カウンタ
20のラツチ31及至40の各1つから夫々のク
ロツク信号(C1及至C10信号の1つ)を受取
る。ラツチ41及至50の各々のQ出力はデータ
ビツトをドライバ23及び24(第1図参照)の
夫々の入力端子に転送するために夫々のデータ出
力端子D1及至D10に接続されている。
第2図の実施例で、リング・カウンタ20のラ
ツチ31及至39は最初リセツトされ、それ等の
Q出力が0即ち低レベルの状態であり、ラツチ4
0はセツトされていて、そのQ出力は1即ち高レ
ベル状態にある。線30上のCLOCK信号の最初
の正に向う縁でラツチ31の出力信号C1は高く
なる。この高レベルはラツチ32のD入力に入力
れる。線30上のCLOCK信号の最初の負に向う
縁でラツチ32はその入力上の高レベルをラツチ
し、その出力信号C2が高くなる。ラツチ39の
出力信号C9は低レベルにあるので、ラツチ40
の出力信号C10も線30の上のCLOCK信号の
最初の負に向う縁で低レベルになる。この低レベ
ルの出力信号C10は線29によつてラツチ31
のD入力に入力され、線30上のCLOCK信号の
次の正に向う縁で、ラツチ31の出力信号C1も
低レベルになる。このようにして、カウンタ信号
(最初はラツチ40のQ出力が高レベルにある)
がリング・カウンタ20の全体を通してシフトさ
れ、夫々出力信号C1及至C10としてラツチ3
1及至40の各Q出力上に現われる。各信号C1
及至C10がその1状態即ち高レベル状態になる
と、これ等の出力信号に接続されているラツチ回
路22の正の向う縁でトリガされるラツチ41及
至50が活性化される。信号C1及至C10の
各々がその0即ち低レベルに戻る時、線51上の
SDATA信号のデータ・ビツトが夫々のラツチ4
1及至50によつてラツチされる。以下説明する
ように、ラツチ41及至50の1つにラツチされ
た各データ・ビツトは第1図の入力12に受取つ
た直列データ信号のデータ・ビツトを表わす。
ツチ31及至39は最初リセツトされ、それ等の
Q出力が0即ち低レベルの状態であり、ラツチ4
0はセツトされていて、そのQ出力は1即ち高レ
ベル状態にある。線30上のCLOCK信号の最初
の正に向う縁でラツチ31の出力信号C1は高く
なる。この高レベルはラツチ32のD入力に入力
れる。線30上のCLOCK信号の最初の負に向う
縁でラツチ32はその入力上の高レベルをラツチ
し、その出力信号C2が高くなる。ラツチ39の
出力信号C9は低レベルにあるので、ラツチ40
の出力信号C10も線30の上のCLOCK信号の
最初の負に向う縁で低レベルになる。この低レベ
ルの出力信号C10は線29によつてラツチ31
のD入力に入力され、線30上のCLOCK信号の
次の正に向う縁で、ラツチ31の出力信号C1も
低レベルになる。このようにして、カウンタ信号
(最初はラツチ40のQ出力が高レベルにある)
がリング・カウンタ20の全体を通してシフトさ
れ、夫々出力信号C1及至C10としてラツチ3
1及至40の各Q出力上に現われる。各信号C1
及至C10がその1状態即ち高レベル状態になる
と、これ等の出力信号に接続されているラツチ回
路22の正の向う縁でトリガされるラツチ41及
至50が活性化される。信号C1及至C10の
各々がその0即ち低レベルに戻る時、線51上の
SDATA信号のデータ・ビツトが夫々のラツチ4
1及至50によつてラツチされる。以下説明する
ように、ラツチ41及至50の1つにラツチされ
た各データ・ビツトは第1図の入力12に受取つ
た直列データ信号のデータ・ビツトを表わす。
第3図はリング・カウンタ20のL1ラツチ3
1のD入力に最初の1即ち高状態を入力するため
の代替回路のブロツク図である。第3図で、複数
入力NORゲート55はラツチ32,34,36
及び38のQ出力に接続されていてC2,C4,
C6及びC8信号を受取る入力を有する。NOR
ゲート55の出力はリング・カウンタ20のラツ
チ31のD入力に接続されている。信号C2,C
4,C6及びC8が同時にその0条件にある時
は、ラツチ31のD入力上に1即ち高レベルを与
えて、リング・カウンタ20を再始動する。従つ
て最後の偶数番号のラツチ40を除き偶数番号の
ラツチのすべてのQ出力はNORゲート55の入
力に接続されている。第3図の回路は自己修正的
であるという利点を有する。
1のD入力に最初の1即ち高状態を入力するため
の代替回路のブロツク図である。第3図で、複数
入力NORゲート55はラツチ32,34,36
及び38のQ出力に接続されていてC2,C4,
C6及びC8信号を受取る入力を有する。NOR
ゲート55の出力はリング・カウンタ20のラツ
チ31のD入力に接続されている。信号C2,C
4,C6及びC8が同時にその0条件にある時
は、ラツチ31のD入力上に1即ち高レベルを与
えて、リング・カウンタ20を再始動する。従つ
て最後の偶数番号のラツチ40を除き偶数番号の
ラツチのすべてのQ出力はNORゲート55の入
力に接続されている。第3図の回路は自己修正的
であるという利点を有する。
第4図は直列データ、PLL、SDATA、
CLOCK及びC1及至C10信号の関係を示すタ
イミング図である。第4図の波形60は第1図の
非直列化回路10の入力12に入力される直列デ
ータ信号のデータ・ビツトの例を示す。直列デー
タ信号60は一連の直列ビツト61及至70(直
列データ・ビツト1〜10)を有する。この例で
は、直列データ信号60は61,63,64,6
5,67及び69で示したように高い時に1ビツ
トを転送し、信号60が62,66,68及び7
0で示したように低レベルにある時に、0ビツト
を転送する。第4図の波形71は第1図の非直列
化回路10の入力14に入力されるPLL信号を
示す。PLL信号71は直列データ信号60の直
列ビツト61及至70の各々の中心位置に正に向
う縁を有し、直列ビツト61及至70の状態を感
知するのに使用されている。直列データ信号60
とPLL信号71間のこのタイミングは転送線上
の直列データ信号の転送によつて生じたスキユー
及び転送ひずみによつて影響を受けない定常状態
にある時にビツト61及至70の値を感知するた
めに与えられているので好ましいものである。
CLOCK及びC1及至C10信号の関係を示すタ
イミング図である。第4図の波形60は第1図の
非直列化回路10の入力12に入力される直列デ
ータ信号のデータ・ビツトの例を示す。直列デー
タ信号60は一連の直列ビツト61及至70(直
列データ・ビツト1〜10)を有する。この例で
は、直列データ信号60は61,63,64,6
5,67及び69で示したように高い時に1ビツ
トを転送し、信号60が62,66,68及び7
0で示したように低レベルにある時に、0ビツト
を転送する。第4図の波形71は第1図の非直列
化回路10の入力14に入力されるPLL信号を
示す。PLL信号71は直列データ信号60の直
列ビツト61及至70の各々の中心位置に正に向
う縁を有し、直列ビツト61及至70の状態を感
知するのに使用されている。直列データ信号60
とPLL信号71間のこのタイミングは転送線上
の直列データ信号の転送によつて生じたスキユー
及び転送ひずみによつて影響を受けない定常状態
にある時にビツト61及至70の値を感知するた
めに与えられているので好ましいものである。
第4図の波形72は第1図のフリツプ・フロツ
プ18のQ出力に出力されるSDATA信号の波形
である。第1図を参照すると、フリツプ・フロツ
プ18はPLL信号の各正に向う縁によつてクロ
ツクされ、その時にフリツプ・フロツプ18のD
入力にある直列データ信号のビツト値をそのQ出
力に置くことが明らかである。ここで第4図を参
照すると、直列ビツト61及至70はフリツプ・
フロツプ18によつて制御され即ち再びタイミン
グを合わされ、SDATA信号72のビツト値6
1′及至70′によつて示されたようにPLL信号
71の正に向う縁で開始する形になる。
プ18のQ出力に出力されるSDATA信号の波形
である。第1図を参照すると、フリツプ・フロツ
プ18はPLL信号の各正に向う縁によつてクロ
ツクされ、その時にフリツプ・フロツプ18のD
入力にある直列データ信号のビツト値をそのQ出
力に置くことが明らかである。ここで第4図を参
照すると、直列ビツト61及至70はフリツプ・
フロツプ18によつて制御され即ち再びタイミン
グを合わされ、SDATA信号72のビツト値6
1′及至70′によつて示されたようにPLL信号
71の正に向う縁で開始する形になる。
第1図の1/2分割回路16はPLL信号の負に向
う縁によつてクロツクされ、CLOCK信号74は
PLL信号71の各負に向う縁で状態を変化する。
従つて、CLOCK信号74の各遷移はタイミング
を合わされたデータ信号SDATA72の各デー
タ・ビツト61′及至70′の略中心位置にある。
う縁によつてクロツクされ、CLOCK信号74は
PLL信号71の各負に向う縁で状態を変化する。
従つて、CLOCK信号74の各遷移はタイミング
を合わされたデータ信号SDATA72の各デー
タ・ビツト61′及至70′の略中心位置にある。
第2図及び第4図を参照すると、L1ラツチ3
1がCLOCK信号74の正に向う縁76によつて
クロツクされる時、C10信号は78で示したよ
うに高レベルにあり、C1信号を84で示したよ
うに高レベルにする。この高レベルのC1信号は
第2図のL1ラツチ41をクロツクして、線51
上のSDATA信号72の状態を読取る。PLL信号
の次の負に向う縁で、CLOCK信号74は86で
示したように状態を変化する。負に向かう縁86
において第2図のL2ラツチ32がクロツクされ、
これによつてC1信号の状態が読取られ、C2信
号は88で示したように高レベルに向う。第2図
の実施例では、L2ラツチ40のC10信号が9
0で示したように低レベルになるとこの低レベル
の値が線29によつてL1ラツチ31のD入力に
転送される。しかしながら、第3図の実施例を使
用すると、C2信号の正に向う縁がNORゲート
55に入力され、NORゲート55の出力が低レ
ベルになり、この低レベルがL1ラツチ31のD
入力される。いずれの実施例でも、L1ラツチ3
1に入力される低レベルによつてC1信号は
CLOCK信号74の次の正に向う縁96で、94
で示したように負に向う縁を生じ、これによつ
て、この時第2図の線51上に存在するSDATA
信号72の直列ビツト61がラツチ41へラツチ
される。C2信号の高レベル98により、L1ラ
ツチ33のC3信号は100で示したように高レ
ベルに向い、C1信号の102で示した低レベル
によつてL2ラツチ32のC2信号は104で示
したように低レベルに向う。このようにして第1
図及び第2図のリング・カウンタ20は順次カウ
ントを続け、再びタイミングを合わされたデー
タ・・ビツト62′及至70′が同じようにしてラ
ツチ42及至50中にラツチされる。
1がCLOCK信号74の正に向う縁76によつて
クロツクされる時、C10信号は78で示したよ
うに高レベルにあり、C1信号を84で示したよ
うに高レベルにする。この高レベルのC1信号は
第2図のL1ラツチ41をクロツクして、線51
上のSDATA信号72の状態を読取る。PLL信号
の次の負に向う縁で、CLOCK信号74は86で
示したように状態を変化する。負に向かう縁86
において第2図のL2ラツチ32がクロツクされ、
これによつてC1信号の状態が読取られ、C2信
号は88で示したように高レベルに向う。第2図
の実施例では、L2ラツチ40のC10信号が9
0で示したように低レベルになるとこの低レベル
の値が線29によつてL1ラツチ31のD入力に
転送される。しかしながら、第3図の実施例を使
用すると、C2信号の正に向う縁がNORゲート
55に入力され、NORゲート55の出力が低レ
ベルになり、この低レベルがL1ラツチ31のD
入力される。いずれの実施例でも、L1ラツチ3
1に入力される低レベルによつてC1信号は
CLOCK信号74の次の正に向う縁96で、94
で示したように負に向う縁を生じ、これによつ
て、この時第2図の線51上に存在するSDATA
信号72の直列ビツト61がラツチ41へラツチ
される。C2信号の高レベル98により、L1ラ
ツチ33のC3信号は100で示したように高レ
ベルに向い、C1信号の102で示した低レベル
によつてL2ラツチ32のC2信号は104で示
したように低レベルに向う。このようにして第1
図及び第2図のリング・カウンタ20は順次カウ
ントを続け、再びタイミングを合わされたデー
タ・・ビツト62′及至70′が同じようにしてラ
ツチ42及至50中にラツチされる。
第4図の波形105は現在の直列化サイクルの
ビツト1−5が有効になる時を示し、波形106
は直前の直列化サイクルのビツト6−10が有効
になる時を示し、又第4図は波形105及び10
6のフリツプ・フロツプ26のRBC信号107
に対する関係を示す。RBC信号107はビツト
6−10が有効になる時間の略中心に正に向かう
縁108を有し、ビツト1−5が有効になる時間
の略中心に負に向う縁109を有することが明ら
かであろう。従つて縁108及び109は非直列
化回路10から有効なビツトの読取りを開始する
時を示すタイミングとして使用される。
ビツト1−5が有効になる時を示し、波形106
は直前の直列化サイクルのビツト6−10が有効
になる時を示し、又第4図は波形105及び10
6のフリツプ・フロツプ26のRBC信号107
に対する関係を示す。RBC信号107はビツト
6−10が有効になる時間の略中心に正に向かう
縁108を有し、ビツト1−5が有効になる時間
の略中心に負に向う縁109を有することが明ら
かであろう。従つて縁108及び109は非直列
化回路10から有効なビツトの読取りを開始する
時を示すタイミングとして使用される。
非直列化回路10は非直列化されつつあるビツ
トのバイトの境界を判断することはできない。バ
イトの境界を適切に確立することはユーザにまか
されている。スキツプ・ビツト機能を加えて、リ
ング・カウンタ20に与えられるCLOCK信号の
反転を制御し、リング・カウンタ20の進みを変
えることができる。このようなスキツプ・ビツト
機能をバイト境界論理回路と関連して使用し、バ
イトの同期が適切に確立できる迄バイトの境界を
一時に1ビツト移動する。
トのバイトの境界を判断することはできない。バ
イトの境界を適切に確立することはユーザにまか
されている。スキツプ・ビツト機能を加えて、リ
ング・カウンタ20に与えられるCLOCK信号の
反転を制御し、リング・カウンタ20の進みを変
えることができる。このようなスキツプ・ビツト
機能をバイト境界論理回路と関連して使用し、バ
イトの同期が適切に確立できる迄バイトの境界を
一時に1ビツト移動する。
第5図は第1図及び第2図の非直列化回路10
の2段分の1つの実施例の概略図である。第5図
の実施例はラツチ回路22のL1ラツチ41及び
42並びにリング・カウンタ20のL1ラツチ3
1及びL2ラツチ32を示している。第5図の実
施例中では補数論理が使用されている。この論理
回路では、各入力及び出力信号は補数信号を有
し、反転回路が不要になつている。反転を行うに
は入力もしくは出力をその補数信号と交換するだ
けでよい。この補数論理回路を使用する時は第
1、第2及び第3図の素子の入力及び出力は真数
信号及び補数信号の両方を与える。第5図のラツ
チは単一のチツプ上に形成されたnpnトランジス
タにより構成されるが、他の技術もしくは部分も
必要に応じて図示されたL1及びL2ラツチを形成
するのに使用できる。第5図の実施例でCLOCK
信号はCLOCK信号線110によつてリング・カ
ウンタのL1ラツチ31に入力される。CLOCK*
と記された補数CLOCK信号はCLOCK*線112
によつて入力される。トランジスタ114のベー
スはCLOCK線110に接続され、トランジスタ
116のベースはCLOCK*線112に接続され
ている。トランジスタ114及び116のエミツ
タは接地された抵抗器118として示されている
電流源に接続されている。トランジスタ114が
オンになる時は、トランジスタ120及び121
に至る回路が完結する。トランジスタ120及び
121のベースは第2図の実施例を使用する時
は、リング・カウンタ20の第10段から夫々C
10信号及びその補数C10*信号を受取る。第
3図の実施例を使用する時はトランジスタ120
及び121のベースはNORゲート55の出力に
接続される。
の2段分の1つの実施例の概略図である。第5図
の実施例はラツチ回路22のL1ラツチ41及び
42並びにリング・カウンタ20のL1ラツチ3
1及びL2ラツチ32を示している。第5図の実
施例中では補数論理が使用されている。この論理
回路では、各入力及び出力信号は補数信号を有
し、反転回路が不要になつている。反転を行うに
は入力もしくは出力をその補数信号と交換するだ
けでよい。この補数論理回路を使用する時は第
1、第2及び第3図の素子の入力及び出力は真数
信号及び補数信号の両方を与える。第5図のラツ
チは単一のチツプ上に形成されたnpnトランジス
タにより構成されるが、他の技術もしくは部分も
必要に応じて図示されたL1及びL2ラツチを形成
するのに使用できる。第5図の実施例でCLOCK
信号はCLOCK信号線110によつてリング・カ
ウンタのL1ラツチ31に入力される。CLOCK*
と記された補数CLOCK信号はCLOCK*線112
によつて入力される。トランジスタ114のベー
スはCLOCK線110に接続され、トランジスタ
116のベースはCLOCK*線112に接続され
ている。トランジスタ114及び116のエミツ
タは接地された抵抗器118として示されている
電流源に接続されている。トランジスタ114が
オンになる時は、トランジスタ120及び121
に至る回路が完結する。トランジスタ120及び
121のベースは第2図の実施例を使用する時
は、リング・カウンタ20の第10段から夫々C
10信号及びその補数C10*信号を受取る。第
3図の実施例を使用する時はトランジスタ120
及び121のベースはNORゲート55の出力に
接続される。
トランジスタ116がオンに転じられる時はト
ランジスタ122及び123を通る回路が完成す
る。トランジスタ122及び123のコレクタは
図示のようにそのベースと交差結合されている。
トランジスタ120及び122のコレクタはノー
ド131に接続されて、次に抵抗器126を介し
て+3.5Vの電圧源125に接続されている。ト
ランジスタ121及び123のコレクタはノード
130に接続され、次に抵抗器127を介して電
圧源125に接続されている。トランジスタ11
4がオンになる時に、C10の状態がノード13
0上に現われ、その補数C10*の状態がノード
131上に現われる。たとえば、C10が高レベ
ルにあると、トランジスタ120がオンに転じ、
ノード131はトランジスタ120及び114を
通して接地されるが、補数信号C10*は低レベ
ルにあつてトランジスタ121をオフに保持し、
ノード130を抵抗器127を介して電圧源12
5の電圧レベルに上昇させる。線112上の
CLOCK*信号が高レベルに進む時、トランジス
タ116がオンに転じ、トランジスタ122及び
123の交差接続トランジスタ122及び123
の動作によつてノード130及び131の状態を
ラツチする。
ランジスタ122及び123を通る回路が完成す
る。トランジスタ122及び123のコレクタは
図示のようにそのベースと交差結合されている。
トランジスタ120及び122のコレクタはノー
ド131に接続されて、次に抵抗器126を介し
て+3.5Vの電圧源125に接続されている。ト
ランジスタ121及び123のコレクタはノード
130に接続され、次に抵抗器127を介して電
圧源125に接続されている。トランジスタ11
4がオンになる時に、C10の状態がノード13
0上に現われ、その補数C10*の状態がノード
131上に現われる。たとえば、C10が高レベ
ルにあると、トランジスタ120がオンに転じ、
ノード131はトランジスタ120及び114を
通して接地されるが、補数信号C10*は低レベ
ルにあつてトランジスタ121をオフに保持し、
ノード130を抵抗器127を介して電圧源12
5の電圧レベルに上昇させる。線112上の
CLOCK*信号が高レベルに進む時、トランジス
タ116がオンに転じ、トランジスタ122及び
123の交差接続トランジスタ122及び123
の動作によつてノード130及び131の状態を
ラツチする。
トランジスタ132のベース(ラツチ41のC
端子)がノード130に接続され、トランジスタ
133のベース(ラツチ41のC*端子)がノー
ド131に接続されている。トランジスタ132
及び133のエミツタは接地された抵抗器134
として示された電流源に接続されている。トラン
ジスタ132がオンになるとトランジスタ135
及び136への回路が完結する。トランジスタ1
35及び136のコレクタは夫々抵抗器139及
び140を介して5V電圧源137に接続されて
いる。トランジスタ133がオンになると、トラ
ンジスタ141及び142を通る回路が完結す
る。トランジスタ141及び142のコレクタと
ベースは交差結合されている。トランジスタ13
5及び141のコレクタはノード143(ラツチ
41のQ*端子)に接続され、トランジスタ13
6及び142のコレクタはノード144(ラツチ
41のQ端子)に接続されている。ラツチ回路2
2のD1出力(第1、第2図参照)はQノード1
44に接続されている。SDATA信号はSDATA
線145に供給され、SDATA*と記された
SDATA信号の補数信号はSDATA*線146に
印加される。線145はトランジスタ135のベ
ース(ラツチ41のD端子)に、線136はトラ
ンジスタ136のベース(ラツチ41のD*端子)
に接続されている。従つてノード130上のC1
信号が高レベルにあり、ノード131上のその補
数C1*が低レベルにあると、トランジスタ13
2はオンになり、SDATA線145上の状態がノ
ード144のQ出力及びこれに接続されたD1出
力上に現われる。たとえば、トランジスタ132
がオンでSDATA線145が高レベルにあると、
トランジスタ135がオンに転じ、ノード143
のQ*出力はトランジスタ132及び135を通
して接地される。補数信号SDATA*は低レベル
にあり、トランジスタ136をオフにし、ノード
144のQ出力及びD1出力が抵抗器139を通
して端子137の電圧の値迄上昇する。第4図に
関連して説明されたように、トランジスタ132
のベース上のC1信号はCLOCK信号の正に向う
縁96迄高レベルに保持される。従つてC1信号
は94で示したように正レベルに進み、この時そ
の補数C1*信号が高レベルになり、トランジス
タ133をオンにして、交差結合トランジスタ1
41及び142の動作によつてノード143及び
144の状態をラツチする。
端子)がノード130に接続され、トランジスタ
133のベース(ラツチ41のC*端子)がノー
ド131に接続されている。トランジスタ132
及び133のエミツタは接地された抵抗器134
として示された電流源に接続されている。トラン
ジスタ132がオンになるとトランジスタ135
及び136への回路が完結する。トランジスタ1
35及び136のコレクタは夫々抵抗器139及
び140を介して5V電圧源137に接続されて
いる。トランジスタ133がオンになると、トラ
ンジスタ141及び142を通る回路が完結す
る。トランジスタ141及び142のコレクタと
ベースは交差結合されている。トランジスタ13
5及び141のコレクタはノード143(ラツチ
41のQ*端子)に接続され、トランジスタ13
6及び142のコレクタはノード144(ラツチ
41のQ端子)に接続されている。ラツチ回路2
2のD1出力(第1、第2図参照)はQノード1
44に接続されている。SDATA信号はSDATA
線145に供給され、SDATA*と記された
SDATA信号の補数信号はSDATA*線146に
印加される。線145はトランジスタ135のベ
ース(ラツチ41のD端子)に、線136はトラ
ンジスタ136のベース(ラツチ41のD*端子)
に接続されている。従つてノード130上のC1
信号が高レベルにあり、ノード131上のその補
数C1*が低レベルにあると、トランジスタ13
2はオンになり、SDATA線145上の状態がノ
ード144のQ出力及びこれに接続されたD1出
力上に現われる。たとえば、トランジスタ132
がオンでSDATA線145が高レベルにあると、
トランジスタ135がオンに転じ、ノード143
のQ*出力はトランジスタ132及び135を通
して接地される。補数信号SDATA*は低レベル
にあり、トランジスタ136をオフにし、ノード
144のQ出力及びD1出力が抵抗器139を通
して端子137の電圧の値迄上昇する。第4図に
関連して説明されたように、トランジスタ132
のベース上のC1信号はCLOCK信号の正に向う
縁96迄高レベルに保持される。従つてC1信号
は94で示したように正レベルに進み、この時そ
の補数C1*信号が高レベルになり、トランジス
タ133をオンにして、交差結合トランジスタ1
41及び142の動作によつてノード143及び
144の状態をラツチする。
非直列化回路10の第2段はL2ラツチ32が
CLOCK信号の負に向う縁でトリガするように接
続されている点を除き、ラツチ31及び41に関
して説明されたのと同じように接続されたトラン
ジスタで構成されている。この構成はトランジス
タ150のベースがCLOCK*線112に接続さ
れていることを除き、トランジスタ114と類似
のトランジスタ150を与えトランジスタ151
のベースがCLOCK線110に接続されているこ
とを除き、トランジスタ116に類似のトランジ
スタ151を与えることによつて与えられる。従
つて、L2ラツチ32はCLOCK*線112上の信
号が高レベルになつた時(CLOCK信号が低レベ
ルの時)にC1信号及びその補数C1*信号をラ
ツチする。第5図の回路はリング・カウンタ20
からのC1及びC2信号が夫々CLOCK信号のパ
ルス幅の2倍で1つのクロツク信号のパルス幅だ
け重畳している(第4図参照)非直列化回路の2
段を示している。又非直列化回路10のラツチ4
1及び42は一般に夫々のビツト(第4図のビツ
ト61′及び62′)の定常状態がSDATA線上に
得られる迄はラツチ動作を行わない。
CLOCK信号の負に向う縁でトリガするように接
続されている点を除き、ラツチ31及び41に関
して説明されたのと同じように接続されたトラン
ジスタで構成されている。この構成はトランジス
タ150のベースがCLOCK*線112に接続さ
れていることを除き、トランジスタ114と類似
のトランジスタ150を与えトランジスタ151
のベースがCLOCK線110に接続されているこ
とを除き、トランジスタ116に類似のトランジ
スタ151を与えることによつて与えられる。従
つて、L2ラツチ32はCLOCK*線112上の信
号が高レベルになつた時(CLOCK信号が低レベ
ルの時)にC1信号及びその補数C1*信号をラ
ツチする。第5図の回路はリング・カウンタ20
からのC1及びC2信号が夫々CLOCK信号のパ
ルス幅の2倍で1つのクロツク信号のパルス幅だ
け重畳している(第4図参照)非直列化回路の2
段を示している。又非直列化回路10のラツチ4
1及び42は一般に夫々のビツト(第4図のビツ
ト61′及び62′)の定常状態がSDATA線上に
得られる迄はラツチ動作を行わない。
第6図は本発明の他の実施例の直列化回路17
0を示す。直列化回路170は第1図の1/2分割
回路16、第1及び第2図のリング・カウンタ2
0、第3図のNORゲート55と夫々類似した、
1/2分割回路171、リング・カウンタ172及
びNORゲート173を含んでいる。直列化回路
170から出力される直列データ信号のビツト時
間を刻時するオツシレータ信号OSCが1/2分割回
路171に入力され、その出力はリング・カウン
タ172にクロツク信号DIV2を供給する。リン
グ・カウンタ172は10段を有し、各段は第1及
び第2図のリング・カウンタ20に関連して説明
した出力信号C1及至C10の1つを発生する。
第6図の実施例で、直列化回路170はA及至J
と記された並列ビツトを受取り、これ等を直列ビ
ツトとして直列データ線175上に与える。ビツ
トA及至Jは2バイトとして並列バス(図示され
ず)から受信される。第1のバイトは6ビツトを
有し、第2のバイトは4ビツトを有する。第1の
バイトのビツトA,B,C,D,E及びIは同時
に第1の受信回路176によつて受取られ、ビツ
トF,G,H及びJは第2の受信回路177によ
つて同時に受取られる。受信回路176及び17
7の出力の各々は複数のラツチを有するラツチ回
路178の入力の1つに接続されていて、受信回
路176及び177によつて受取られたビツトA
及至Jの各々がラツチ回路178の夫々のラツチ
中にラツチされるようになつている。
0を示す。直列化回路170は第1図の1/2分割
回路16、第1及び第2図のリング・カウンタ2
0、第3図のNORゲート55と夫々類似した、
1/2分割回路171、リング・カウンタ172及
びNORゲート173を含んでいる。直列化回路
170から出力される直列データ信号のビツト時
間を刻時するオツシレータ信号OSCが1/2分割回
路171に入力され、その出力はリング・カウン
タ172にクロツク信号DIV2を供給する。リン
グ・カウンタ172は10段を有し、各段は第1及
び第2図のリング・カウンタ20に関連して説明
した出力信号C1及至C10の1つを発生する。
第6図の実施例で、直列化回路170はA及至J
と記された並列ビツトを受取り、これ等を直列ビ
ツトとして直列データ線175上に与える。ビツ
トA及至Jは2バイトとして並列バス(図示され
ず)から受信される。第1のバイトは6ビツトを
有し、第2のバイトは4ビツトを有する。第1の
バイトのビツトA,B,C,D,E及びIは同時
に第1の受信回路176によつて受取られ、ビツ
トF,G,H及びJは第2の受信回路177によ
つて同時に受取られる。受信回路176及び17
7の出力の各々は複数のラツチを有するラツチ回
路178の入力の1つに接続されていて、受信回
路176及び177によつて受取られたビツトA
及至Jの各々がラツチ回路178の夫々のラツチ
中にラツチされるようになつている。
第1の読取り線180は第1のバイトのビツト
A,B,C,D,E及びIの各々の、ラツチ回路
178の最初の6個のラツチの1つへの同時クロ
ツキングを制御するC9信号を受取り、第2の読
取り線181はビツトF,G,H及びJの各々
の、ラツチ回路178の最後の4個のラツチの1
つへの同時クロツキングを制御するC5信号を受
取る。C5信号はセツト・リセツト・フリツプ・
フロツプ182のS端子へ入力され、C9信号は
R端子に入力される。フリツプ・フロツプ182
のQ出力は受信回路176及び177へのデー
タ・バイトの転送を制御するための転送バイト・
クロツク(TBC)信号を与える。C9信号が高
レベルに向う時、受信回路176によつて受取ら
れる第1バイトのビツトが同時にラツチ回路17
8にクロツクされ、フリツプ・フロツプ182が
リセツトされる。C5信号が高レベルに向う時、
第2のバイトのビツトがラツチ回路178へ同時
にクロツクされ、フリツプ・フロツプがセツトさ
れる。TBC信号は受信回路176及び177に
よつて受取られる夫々のバイトのビツトを転送す
る時にバス制御装置(図示されず)に指令を与え
る。
A,B,C,D,E及びIの各々の、ラツチ回路
178の最初の6個のラツチの1つへの同時クロ
ツキングを制御するC9信号を受取り、第2の読
取り線181はビツトF,G,H及びJの各々
の、ラツチ回路178の最後の4個のラツチの1
つへの同時クロツキングを制御するC5信号を受
取る。C5信号はセツト・リセツト・フリツプ・
フロツプ182のS端子へ入力され、C9信号は
R端子に入力される。フリツプ・フロツプ182
のQ出力は受信回路176及び177へのデー
タ・バイトの転送を制御するための転送バイト・
クロツク(TBC)信号を与える。C9信号が高
レベルに向う時、受信回路176によつて受取ら
れる第1バイトのビツトが同時にラツチ回路17
8にクロツクされ、フリツプ・フロツプ182が
リセツトされる。C5信号が高レベルに向う時、
第2のバイトのビツトがラツチ回路178へ同時
にクロツクされ、フリツプ・フロツプがセツトさ
れる。TBC信号は受信回路176及び177に
よつて受取られる夫々のバイトのビツトを転送す
る時にバス制御装置(図示されず)に指令を与え
る。
セレクタ回路185がリング・カウンタ172
とラツチ回路178間に接続されている。リン
グ・カウンタ172の段のQ出力はセレクタ回路
185のC入力の夫々の1つに接続されていて、
ラツチ回路178のラツチのQ出力はセレクタ回
路185の対応するD入力の夫々の1つに接続さ
れている。セレクタ回路185の各段のC入力上
に信号の正に向う縁を受取ると、セレクタ回路1
85の夫々のD入力上のビツトがそのQ出力上に
置かれ、この出力に接続された直列データ線17
5上に転送される。従つてリング・カウンタ17
2は信号C1及至C10を順次活性化し、それに
よつて、夫々のビツトA及至Jをラツチ回路17
8から直列データ線175へ順次転送せしめる。
とラツチ回路178間に接続されている。リン
グ・カウンタ172の段のQ出力はセレクタ回路
185のC入力の夫々の1つに接続されていて、
ラツチ回路178のラツチのQ出力はセレクタ回
路185の対応するD入力の夫々の1つに接続さ
れている。セレクタ回路185の各段のC入力上
に信号の正に向う縁を受取ると、セレクタ回路1
85の夫々のD入力上のビツトがそのQ出力上に
置かれ、この出力に接続された直列データ線17
5上に転送される。従つてリング・カウンタ17
2は信号C1及至C10を順次活性化し、それに
よつて、夫々のビツトA及至Jをラツチ回路17
8から直列データ線175へ順次転送せしめる。
第7図は第6図の直列化回路170のタイミン
グ図である。バイト当りのビツト数及び直列化回
路170によつて直列化されるビツトの総数は必
要に応じて変更できることは明らかであろう。
グ図である。バイト当りのビツト数及び直列化回
路170によつて直列化されるビツトの総数は必
要に応じて変更できることは明らかであろう。
第5図のラツチ31及び32と同じ構成が第6
図の実施例のカウンタ172の段に使用されるこ
とは明らかであろう。又ラツチ41及び42の構
成がラツチ回路178のラツチを構成するのに使
用される。しかしながら、第6図の実施例では、
第5図のCLOCK線110及びその補数線112
は1/2分割回路171からの出力DIV2及びその
補数出力に対応している。又各ラツチの各D及び
D*入力(たとえば、夫々トランジスタ135及
び136のベース)は受信回路176及び177
の出力の1つに接続されている。Q出力の各々
(たとえば、ラツチ41のノード144)は第6
図に関連して説明されたようにセレクタ回路18
5の個々のQ入力に接続されている。又各ラツチ
のC及びC*入力(たとえば、夫々トランジスタ
132及び133のベースのC及びC*入力)は
夫々読取り線180もしくは181(第6図参
照)の一方に接続され、ラツチが上述のように並
列データ・ビツトを同時にラツチするのを制御す
る。
図の実施例のカウンタ172の段に使用されるこ
とは明らかであろう。又ラツチ41及び42の構
成がラツチ回路178のラツチを構成するのに使
用される。しかしながら、第6図の実施例では、
第5図のCLOCK線110及びその補数線112
は1/2分割回路171からの出力DIV2及びその
補数出力に対応している。又各ラツチの各D及び
D*入力(たとえば、夫々トランジスタ135及
び136のベース)は受信回路176及び177
の出力の1つに接続されている。Q出力の各々
(たとえば、ラツチ41のノード144)は第6
図に関連して説明されたようにセレクタ回路18
5の個々のQ入力に接続されている。又各ラツチ
のC及びC*入力(たとえば、夫々トランジスタ
132及び133のベースのC及びC*入力)は
夫々読取り線180もしくは181(第6図参
照)の一方に接続され、ラツチが上述のように並
列データ・ビツトを同時にラツチするのを制御す
る。
F 発明の効果
本発明に従い高いデータ速度のデータ転送シス
テムで使用可能な、1つのフオーマツトから他の
フオーマツトに多重ビツト・データ信号を変換す
る直列化−非直列化回路が与えられる。
テムで使用可能な、1つのフオーマツトから他の
フオーマツトに多重ビツト・データ信号を変換す
る直列化−非直列化回路が与えられる。
第1図は本発明の非直列化回路のブロツク図で
ある。第2図は第1図の非直列化回路のリング・
カウンタ及びラツチ回路のブロツク図である。第
3図は第2図のリング・カウンタの一部の変形例
の概略図である。第4図は第1図の非直列化回路
の種々の信号の関係を示すタイミング図である。
第5図は第1図の非直列化回路のリング・カウン
タの最初の2段及びラツチ回路の最初の2つのラ
ツチの回路図である。第6図は本発明の直列化回
路ブロツク図である。第7図は第6図の直列化回
路の種々の信号の関係を示すタイミング図であ
る。 10……非直列化回路、16……パルス分割回
路、18……フリツプ・フロツプ、20……リン
グ・カウンタ、22……ラツチ回路、23,24
……ドライバ、26……フリツプ・フロツプ。
ある。第2図は第1図の非直列化回路のリング・
カウンタ及びラツチ回路のブロツク図である。第
3図は第2図のリング・カウンタの一部の変形例
の概略図である。第4図は第1図の非直列化回路
の種々の信号の関係を示すタイミング図である。
第5図は第1図の非直列化回路のリング・カウン
タの最初の2段及びラツチ回路の最初の2つのラ
ツチの回路図である。第6図は本発明の直列化回
路ブロツク図である。第7図は第6図の直列化回
路の種々の信号の関係を示すタイミング図であ
る。 10……非直列化回路、16……パルス分割回
路、18……フリツプ・フロツプ、20……リン
グ・カウンタ、22……ラツチ回路、23,24
……ドライバ、26……フリツプ・フロツプ。
Claims (1)
- 【特許請求の範囲】 1 第1のフオーマツトの複数ビツト・データ信
号を受取る入力端子と、 第2のフオーマツトに変換された上記データ信
号を与える出力端子と、 複数の段を有し、各ビツト期間の間に1個のク
ロツク遷移をもつクロツク信号に応答して各段か
ら順次に出力信号を発生するリング・カウンタ
と、 上記入力端子と上記出力端子との間に接続され
たフオーマツト変換手段とを有するフオーマツト
変換回路において、 上記フオーマツト変換手段は、上記リング・カ
ウンタの対応する段から上記出力信号を受取るC
入力端子、D入力端子及びQ出力端子を夫々有す
る複数のラツチと、上記入力端子の上記第1のフ
オーマツトのデータ信号を上記複数のラツチの上
記D入力端子に同時に与えるように上記入力端子
を上記複数のラツチの上記D入力端子に結合する
手段と、上記複数のラツチの上記Q出力端子に順
次に発生される信号を上記第2のフオーマツトの
データ信号として上記出力端子に与えるように上
記複数のラツチの上記Q出力端子を上記出力端子
に結合する手段とを有しており、 上記リング・カウンタの奇数段及び偶数段は、
夫々上記クロツク信号の前縁部及び後縁部により
トリガーされるラツチを含むことを特徴とするフ
オマツト変換回路。 2 直列フオーマツトの複数ビツト・データ信号
を受取る入力端子と、 並列フオーマツトに変換された上記データ信号
を与える出力端子と 複数の段を有し、各ビツト期間の間に1個のク
ロツク遷移をもつクロツク信号に応答して各段か
ら順次に出力信号を発生するリング・カウンタ
と、 上記入力端子と上記出力端子との間に接続され
たフオーマツト変換手段とを有するフオーマツト
変換回路において、 上記フオーマツト変換手段は、上記リング・カ
ウンタの対応する段から上記出力信号を受取るC
入力端子、D入力端子及びQ出力端子を夫々有す
る複数のラツチと、上記入力端子の上記直列フオ
ーマツトのデータ信号を上記複数のラツチの上記
D入力端子に同時に与えるように上記入力端子を
上記複数のラツチの上記D入力端子に結合する手
段と、上記複数のラツチの上記Q出力端子に順次
に発生される信号を上記並列フオーマツトのデー
タ信号として上記出力端子に与えるように上記複
数のラツチの上記Q出力端子を上記出力端子に結
合する手段とを有しており、 上記入力結合手段は、上記入力端子に接続され
たD入力端子、上記クロツクに関連したタイミン
グ信号を受取るC入力端子及び上記ラツチの全入
力端子へ接続されたQ出力端子から成るフリツ
プ・フロツプを含み、 上記各ラツチは、そのC入力端子上の信号に応
じてD入力端子上のビツト値を読取つたり又はラ
ツチしたりするように構成されていることを特徴
とするフオーマツト変換回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US114178 | 1987-10-29 | ||
US07/114,178 US4901076A (en) | 1987-10-29 | 1987-10-29 | Circuit for converting between serial and parallel data streams by high speed addressing |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01129616A JPH01129616A (ja) | 1989-05-22 |
JPH0442853B2 true JPH0442853B2 (ja) | 1992-07-14 |
Family
ID=22353770
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63203980A Granted JPH01129616A (ja) | 1987-10-29 | 1988-08-18 | フオーマツト変換回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4901076A (ja) |
EP (1) | EP0313875A3 (ja) |
JP (1) | JPH01129616A (ja) |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4954826A (en) * | 1986-12-27 | 1990-09-04 | Sony Corporation | Digital code conversion apparatus |
EP0389697B1 (en) * | 1989-03-29 | 1994-11-02 | International Business Machines Corporation | Serial data receiver |
JP2501513Y2 (ja) * | 1989-04-27 | 1996-06-19 | 日本電気株式会社 | 並列直列変換器 |
EP0424554A1 (de) * | 1989-10-23 | 1991-05-02 | Siemens Aktiengesellschaft | Mehrstufiger Seriell-zu-Parallel- und/oder Parallel-zu-Seriell-Umsetzer |
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FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
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FR2664765B1 (fr) * | 1990-07-11 | 2003-05-16 | Bull Sa | Dispositif de serialisation et de deserialisation de donnees et systeme de transmission numerique de donnees en serie en resultant. |
FR2664769A1 (fr) * | 1990-07-11 | 1992-01-17 | Bull Sa | Dispositif d'echantillonnage de donnees et systeme de transmission numerique de donnees en resultant. |
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US5598156A (en) * | 1995-01-13 | 1997-01-28 | Micron Display Technology, Inc. | Serial to parallel conversion with phase locked loop |
US6771249B1 (en) | 1995-01-13 | 2004-08-03 | Micron Technology, Inc. | Producing walking one pattern in shift register |
US5633899A (en) * | 1996-02-02 | 1997-05-27 | Lsi Logic Corporation | Phase locked loop for high speed data capture of a serial data stream |
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US5805089A (en) * | 1996-09-05 | 1998-09-08 | Lsi Logic Corporation | Time-division data multiplexer with feedback for clock cross-over adjustment |
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CN112562559B (zh) * | 2019-09-26 | 2023-05-30 | 京东方科技集团股份有限公司 | 计数器、像素电路、显示面板和显示设备 |
CN112820225B (zh) * | 2019-11-15 | 2023-01-24 | 京东方科技集团股份有限公司 | 一种数据缓存电路、显示面板及显示装置 |
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