JPH0442853B2

JPH0442853B2 -

Info

Publication number: JPH0442853B2
Application number: JP63203980A
Authority: JP
Inventors: Obudemiiru Asukin Haratsuku; Deuido Fueraaoro Furanku
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-10-29
Filing date: 1988-08-18
Publication date: 1992-07-14
Also published as: EP0313875A2; US4901076A; JPH01129616A; EP0313875A3

Description

【発明の詳細な説明】Ａ産業上の利用分野本発明は並列フオーマツトから直列フオーマツ
トに複数ビツト・データ信号を直列化する、もし
くは直列フオーマツトから並列フオーマツトに複
数ビツト・データ信号を非直列化する回路に関す
る。

Ｂ従来技術データ・ビツトが読取られる時に直列ビツトが
多段シフト・レジスタ中の１つの段から次の段に
シフトされ、１フレームのデータ中の所望のビツ
ト数が読取られる迄カウンタ回路によつてシフト
数を数える非直列化回路は知られている。データ
のフレーム全体がシフト・レジスタ中におさまつ
た時に、ビツトは並列フオーマツトでシフト・レ
ジスタから読出される。フレームの最後のビツト
がこのような回路に読込まれる時は、すべてのビ
ツトが１つの段から次の段にシフトされねばなら
ず、またカウンタはこれが最後のビツトであるこ
とを判断し、そして、次のフレームの最初のビツ
トがシフト・レジスタに読取られる前に、すべて
のビツトが並列フオーマツトで読出されなくては
ならない。

米国特許第4015252号は多くの遅延線を形成す
る複数の能動論理素子を有する直列−並列回路を
開示している。直列データのデータ・ビツトは遅
延線を下つて転送され、最後にすべてのデータ・
ビツトが夫々の遅延線の出力に得られる。次にこ
のデータは並列ワードとしてフリツプ・フロツプ
中にクロツクに従つて入力される。

1980年７月刊IBMテクニカル・デイスクロー
ジヤ・ブレテイン（Technical Disclosure
Bulletin）第23巻、第２号の「カウンタを使用し
ないシフト・レジスタの非直列化」（“Shift
Register Data Desevialization Without ａ
Counter”）と題するR.A.シヤート（Schaadt）
の論文には１バイトのマーカより成る直列デー
タ・ビツトがシフト・レジスタの段を通してシフ
トされ非直列化が完了した時を判断する回路が開
示されている。この回路ではマーカがシフト・レ
ジスタの端に達する時は、データ・ビツトが並列
フオーマツトで読出され、最初の段を除くすべて
の段がリセツトされる。最初の段のセツト条件が
データの次のバイトのためのマーカとして使用さ
れている。

米国特許第4377806号は記録用チヤネルに使用
されるコンバータを開示している。コンバータは
並列のコード化記号入力を受取るのに適応した多
重チヤネル入力端子を含む。入力によつて受取ら
れる各ビツトはビツトが受取られる入力線に依存
して予定の量だけインクレメントに遅延されてい
る。

米国特許第4429300号はデータ・ビツトがシフ
ト・レジスタを通してシフトされる、並列−直列
コンバータもしくは直列−並列コンバータに有用
なシフト・レジスタを開示している。シフト・レ
ジスタの各ビツトは予定の論理状態になるように
セツトされる。検出装置が、シフト・レジスタ中
のビツトの論理条件に基ずいて、シフト・レジス
タが予定の回数シフト動作を遂行したかどうかを
検出する。

米国特許第4680733号はサービス・プロセツサ
の制御の下にリング状に形成されたラツチのスト
リングに可変長のビツト構成をロードし、もしく
は読出すための回路を開示している。

Ｃ発明が解決しようとする問題点本発明の目的は高いデータ速度のデータ転送シ
ステムで使用可能な、１つのフオーマツトから他
のフオーマツトに複数ビツト・データ信号を変換
する直列化−非直列化回路を与えることにある。

本発明に従えば、多段リング・カウンタ及び複
数のデータ・ラツチを有し、各データ・ラツチが
リング・カウンタ段の１つからの出力信号に応答
して、変換すべき複数ビツト信号のうち選択され
たデータ・ビツトをラツチする直列化−非直列化
回路が与えられる。

本発明に従えば、複数のラツチ及びリング・カ
ウンタを有し、複数のビツト・データ信号のデー
タ・ビツトが１つのフオーマツトでラツチの入力
に同時に与えられ、リング・カウンタがデータ・
ビツトをラツチの出力から他のフオーマツトで読
出す直列化−非直列化回路が与えられる。

Ｄ問題点を解決するための手段本発明に従い、複数ビツト・データ信号を第１
のフオーマツトから第２のフオーマツトに変換す
る直列化−非直列化回路が与えられる。本発明の
回路は第１のフオーマツトで複数ビツト・データ
信号を受取る入力手段、第２のフオーマツトで複
数ビツト・データ信号を与える出力手段、及び順
次に段出力信号を与える多数の段を有するリン
グ・カウンタを含む。上記入力手段と出力手段と
の間に接続されているフオーマツト変換手段は多
くのラツチを有し、各ラツチは第１のフオーマツ
トの複数ビツト・データ信号のデータ・ビツトを
同時に受取るように入力手段に接続されている。
データ・ビツトはリング・カウンタの出力信号に
応答して夫々のラツチにラツチされる。ラツチと
出力手段との間には転送手段が設けられ、ラツチ
されたビツトを上記出力手段へ第２のフオーマツ
トで転送する。第１番目の発明では、上記リン
グ・カウンタの奇数段及び偶数段が夫々クロツク
信号の前縁部及び後縁部によりトリガーされるラ
ツチから構成されている。このため、リング・カ
ウンタは単一のクロツクで付勢できると共に、デ
ータフオーマツトの変換の高速化が可能になる。

第２番目の発明では、直列−並列変換回路の各
ラツチと１個の入力端子との間にリング・カウン
タのクロツクと相関関係を有するタイミングでセ
ツト及びリセツトされるフリツプ・フロツプを設
け、その１つの出力を全ラツチの入力に並列接続
すると共に、その入力ビツトの読出し又はラツチ
を各ラツチのＣ入力信号により制御する。このよ
うな構成により直列−並列変換がデータ・ビツト
のシフト動作なしに達成される。１つのフオーマ
ツトから他のフオーマツトに変換されるデータ・
ビツトはシフト・レジスタを通してシフトされな
いので、光フアイバを使用するシステムのような
高いデータ速度を有するデータ伝送システムとと
もに使用可能な直列化−非直列化回路が与えられ
る。

Ｅ実施例第１図は非直列化回路１０として接続された本
発明の１つの実施例のブロツク図である。この非
直列化回路１０は１フレーム当り定まつた数のビ
ツトを有するフレームとして転送される直列デー
タと記された、複数ビツト直列データ信号を受取
るための入力１２を含む。この実施例では、非直
列化回路１０は10個の直列ビツトを１対の５ビツ
トの並列バイトに変換するように設計されている
が、１バイトあるいは１フレーム当りのビツトの
数は必要に応じて変化できる。非直列化回路１０
はさらに位相ローク・ループ（図示せず）のよう
なタイミング装置からタイミング信号PLLを受
取つて、直列データ信号中のビツトのビツト時間
を与える入力１４を含む。PLL信号は1/2分割回
路として働く負の縁（エツジ）でトリガされるフ
リツプ・フロツプ１６をクロツクし、又Ｄ型の正
の縁でトリガされるフリツプ・フロツプ（Ｆ／
Ｆ）１８をクロツクする。フリツプ・フロツプ１
８は入力１２に受取つた直列データ信号のタイミ
ングを再び取つて、SDATAと示されているデー
タ信号を発生する制御装置である。CLOCKと示
されたクロツク信号は1/2分割回路１６のＱ出力
に現われて、出力信号Ｃ１及至Ｃ１０を順次に発
生するリング・カウンタ２０に入力される。フリ
ツプ・フロツプ１８からのSDATA信号は複数の
ラツチを有するラツチ回路２２に入力される。各
ラツチはリング・カウンタ２０の出力信号Ｃ１及
至Ｃ１０の夫々の１つを受取る。第２図に関して
後に説明するように、SDATA信号中のすべての
直列データ・ビツトはラツチ回路２２中のラツチ
の各々に同時に提示される。リング・カウンタ２
０からの信号Ｃ１及至Ｃ１０とフリツプ・フロツ
プ１８からSDATA信号のタイミングは、ラツチ
回路２２の各ラツチがSDATA信号中の指示され
たビツトだけをラツチするようになつている。こ
のようにして、ラツチ回路２２の出力Ｑ１及至Ｑ
１０上には、非直列化回路１０からの並列デー
タ・ビツトＤ１及至Ｄ１０が提示される。１対の
ドライバ２３及び２４が与えられて、並列デー
タ・ビツトが有効な時にラツチ回路２２からのデ
ータ・ビツトによつて並列データ・バス（図示せ
ず）を駆動する。ドライバ２３はデータ・ビツト
Ｄ１及至Ｄ５より成る第１のバイトを駆動し、ド
ライバ２４はデータ・ビツトＤ６及至Ｄ１０より
成る第２のバイトを駆動する。セツト−リセツ
ト・フリツプ・フロツプ２６は受信バイト・クロ
ツク（RBC）を与え、データ・バイトが有効で、
転送可能な時を示すRBC信号を発生する。フリ
ツプ・フロツプ２６のセツト(S)入力はリング・カ
ウンタ２０のＣ５出力に、フリツプ・フロツプ２
６のリセツト(R)入力はリング・カウンタ２０のＣ
１０出力に接続されている。フリツプ・フロツプ
２６のＱ出力が正に向う縁を発生する時、ビツト
１及至５が有効になり、負に向う縁を発生する時
はビツト６及至１０が有効になる。フリツプ・フ
ロツプ２６のRBC信号は良く知られているよう
に、データ・ビツトが有効な時に並列バス上のビ
ツトの転送を制御するために、バス・コントロー
ラ（図示されず）のような回路によつて使用され
る。

第２図は第１図の非直列化回路１０のリング・
カウンタ２０及びラツチ回路２２の素子を示すブ
ロツク図である。リング・カウンタ２０は複数の
段即ちラツチ３１及至４０を有し、データ・ビツ
トＤ１及至Ｄ１０の各々のために１つの段が与え
られている。リング・カウンタ２０はCLOCK信
号をラツチ(L)３１及至４０のＣ入力に与えるため
のCLOCK線３０を有する。奇数番号のラツチ、
即ちラツチ３１，３３，３５，３７及び３９
（L1ラツチとして示されている）はCLOCK信号
の正に向う縁でラツチし、偶数番号のラツチ、即
ち３２，３４，３６，３８及び４０（L2ラツチ
として示されている）はCLOCK信号の負に向う
縁でラツチする。各ラツチ３１及至４０のＱ出力
は直後のラツチのＤ入力に接続されている。たと
えばL1ラツチ３１のＱ出力はL2ラツチ３２のＤ
入力に接続されている。最後のL2ラツチ４０の
場合には、そのＱ出力は線２９によつてL1ラツ
チ３１のＤ入力に接続されている。ラツチ３１及
至４０の各々のＱ出力はＣ１及至Ｃ１０として示
された夫々の出力信号を与える。

ラツチ回路２２は複数のL1ラツチ４１及至５
０を含み、リング・カウンタ２０のラツチ３１及
至４０の各々に１つのL1ラツチが接続されてい
る。SDATA信号は線５１を介してラツチ４１及
至５０の各々のＤ入力に接続されている。ラツチ
４１及至５０の各々のＣ入力はリング・カウンタ
２０のラツチ３１及至４０の各１つから夫々のク
ロツク信号（Ｃ１及至Ｃ１０信号の１つ）を受取
る。ラツチ４１及至５０の各々のＱ出力はデータ
ビツトをドライバ２３及び２４（第１図参照）の
夫々の入力端子に転送するために夫々のデータ出
力端子Ｄ１及至Ｄ１０に接続されている。

第２図の実施例で、リング・カウンタ２０のラ
ツチ３１及至３９は最初リセツトされ、それ等の
Ｑ出力が０即ち低レベルの状態であり、ラツチ４
０はセツトされていて、そのＱ出力は１即ち高レ
ベル状態にある。線３０上のCLOCK信号の最初
の正に向う縁でラツチ３１の出力信号Ｃ１は高く
なる。この高レベルはラツチ３２のＤ入力に入力
れる。線３０上のCLOCK信号の最初の負に向う
縁でラツチ３２はその入力上の高レベルをラツチ
し、その出力信号Ｃ２が高くなる。ラツチ３９の
出力信号Ｃ９は低レベルにあるので、ラツチ４０
の出力信号Ｃ１０も線３０の上のCLOCK信号の
最初の負に向う縁で低レベルになる。この低レベ
ルの出力信号Ｃ１０は線２９によつてラツチ３１
のＤ入力に入力され、線３０上のCLOCK信号の
次の正に向う縁で、ラツチ３１の出力信号Ｃ１も
低レベルになる。このようにして、カウンタ信号
（最初はラツチ４０のＱ出力が高レベルにある）
がリング・カウンタ２０の全体を通してシフトさ
れ、夫々出力信号Ｃ１及至Ｃ１０としてラツチ３
１及至４０の各Ｑ出力上に現われる。各信号Ｃ１
及至Ｃ１０がその１状態即ち高レベル状態になる
と、これ等の出力信号に接続されているラツチ回
路２２の正の向う縁でトリガされるラツチ４１及
至５０が活性化される。信号Ｃ１及至Ｃ１０の
各々がその０即ち低レベルに戻る時、線５１上の
SDATA信号のデータ・ビツトが夫々のラツチ４
１及至５０によつてラツチされる。以下説明する
ように、ラツチ４１及至５０の１つにラツチされ
た各データ・ビツトは第１図の入力１２に受取つ
た直列データ信号のデータ・ビツトを表わす。

第３図はリング・カウンタ２０のL1ラツチ３
１のＤ入力に最初の１即ち高状態を入力するため
の代替回路のブロツク図である。第３図で、複数
入力NORゲート５５はラツチ３２，３４，３６
及び３８のＱ出力に接続されていてＣ２，Ｃ４，
Ｃ６及びＣ８信号を受取る入力を有する。NOR
ゲート５５の出力はリング・カウンタ２０のラツ
チ３１のＤ入力に接続されている。信号Ｃ２，Ｃ
４，Ｃ６及びＣ８が同時にその０条件にある時
は、ラツチ３１のＤ入力上に１即ち高レベルを与
えて、リング・カウンタ２０を再始動する。従つ
て最後の偶数番号のラツチ４０を除き偶数番号の
ラツチのすべてのＱ出力はNORゲート５５の入
力に接続されている。第３図の回路は自己修正的
であるという利点を有する。

第４図は直列データ、PLL、SDATA、
CLOCK及びＣ１及至Ｃ１０信号の関係を示すタ
イミング図である。第４図の波形６０は第１図の
非直列化回路１０の入力１２に入力される直列デ
ータ信号のデータ・ビツトの例を示す。直列デー
タ信号６０は一連の直列ビツト６１及至７０（直
列データ・ビツト１〜１０）を有する。この例で
は、直列データ信号６０は６１，６３，６４，６
５，６７及び６９で示したように高い時に１ビツ
トを転送し、信号６０が６２，６６，６８及び７
０で示したように低レベルにある時に、０ビツト
を転送する。第４図の波形７１は第１図の非直列
化回路１０の入力１４に入力されるPLL信号を
示す。PLL信号７１は直列データ信号６０の直
列ビツト６１及至７０の各々の中心位置に正に向
う縁を有し、直列ビツト６１及至７０の状態を感
知するのに使用されている。直列データ信号６０
とPLL信号７１間のこのタイミングは転送線上
の直列データ信号の転送によつて生じたスキユー
及び転送ひずみによつて影響を受けない定常状態
にある時にビツト６１及至７０の値を感知するた
めに与えられているので好ましいものである。

第４図の波形７２は第１図のフリツプ・フロツ
プ１８のＱ出力に出力されるSDATA信号の波形
である。第１図を参照すると、フリツプ・フロツ
プ１８はPLL信号の各正に向う縁によつてクロ
ツクされ、その時にフリツプ・フロツプ１８のＤ
入力にある直列データ信号のビツト値をそのＱ出
力に置くことが明らかである。ここで第４図を参
照すると、直列ビツト６１及至７０はフリツプ・
フロツプ１８によつて制御され即ち再びタイミン
グを合わされ、SDATA信号７２のビツト値６
１′及至７０′によつて示されたようにPLL信号
７１の正に向う縁で開始する形になる。

第１図の1/2分割回路１６はPLL信号の負に向
う縁によつてクロツクされ、CLOCK信号７４は
PLL信号７１の各負に向う縁で状態を変化する。
従つて、CLOCK信号７４の各遷移はタイミング
を合わされたデータ信号SDATA７２の各デー
タ・ビツト６１′及至７０′の略中心位置にある。

第２図及び第４図を参照すると、L1ラツチ３
１がCLOCK信号７４の正に向う縁７６によつて
クロツクされる時、Ｃ１０信号は７８で示したよ
うに高レベルにあり、Ｃ１信号を８４で示したよ
うに高レベルにする。この高レベルのＣ１信号は
第２図のL1ラツチ４１をクロツクして、線５１
上のSDATA信号７２の状態を読取る。PLL信号
の次の負に向う縁で、CLOCK信号７４は８６で
示したように状態を変化する。負に向かう縁８６
において第２図のL2ラツチ３２がクロツクされ、
これによつてＣ１信号の状態が読取られ、Ｃ２信
号は８８で示したように高レベルに向う。第２図
の実施例では、L2ラツチ４０のＣ１０信号が９
０で示したように低レベルになるとこの低レベル
の値が線２９によつてL1ラツチ３１のＤ入力に
転送される。しかしながら、第３図の実施例を使
用すると、Ｃ２信号の正に向う縁がNORゲート
５５に入力され、NORゲート５５の出力が低レ
ベルになり、この低レベルがL1ラツチ３１のＤ
入力される。いずれの実施例でも、L1ラツチ３
１に入力される低レベルによつてＣ１信号は
CLOCK信号７４の次の正に向う縁９６で、９４
で示したように負に向う縁を生じ、これによつ
て、この時第２図の線５１上に存在するSDATA
信号７２の直列ビツト６１がラツチ４１へラツチ
される。Ｃ２信号の高レベル９８により、L1ラ
ツチ３３のＣ３信号は１００で示したように高レ
ベルに向い、Ｃ１信号の１０２で示した低レベル
によつてL2ラツチ３２のＣ２信号は１０４で示
したように低レベルに向う。このようにして第１
図及び第２図のリング・カウンタ２０は順次カウ
ントを続け、再びタイミングを合わされたデー
タ・・ビツト６２′及至７０′が同じようにしてラ
ツチ４２及至５０中にラツチされる。

第４図の波形１０５は現在の直列化サイクルの
ビツト１−５が有効になる時を示し、波形１０６
は直前の直列化サイクルのビツト６−１０が有効
になる時を示し、又第４図は波形１０５及び１０
６のフリツプ・フロツプ２６のRBC信号１０７
に対する関係を示す。RBC信号１０７はビツト
６−１０が有効になる時間の略中心に正に向かう
縁１０８を有し、ビツト１−５が有効になる時間
の略中心に負に向う縁１０９を有することが明ら
かであろう。従つて縁１０８及び１０９は非直列
化回路１０から有効なビツトの読取りを開始する
時を示すタイミングとして使用される。

非直列化回路１０は非直列化されつつあるビツ
トのバイトの境界を判断することはできない。バ
イトの境界を適切に確立することはユーザにまか
されている。スキツプ・ビツト機能を加えて、リ
ング・カウンタ２０に与えられるCLOCK信号の
反転を制御し、リング・カウンタ２０の進みを変
えることができる。このようなスキツプ・ビツト
機能をバイト境界論理回路と関連して使用し、バ
イトの同期が適切に確立できる迄バイトの境界を
一時に１ビツト移動する。

第５図は第１図及び第２図の非直列化回路１０
の２段分の１つの実施例の概略図である。第５図
の実施例はラツチ回路２２のL1ラツチ４１及び
４２並びにリング・カウンタ２０のL1ラツチ３
１及びL2ラツチ３２を示している。第５図の実
施例中では補数論理が使用されている。この論理
回路では、各入力及び出力信号は補数信号を有
し、反転回路が不要になつている。反転を行うに
は入力もしくは出力をその補数信号と交換するだ
けでよい。この補数論理回路を使用する時は第
１、第２及び第３図の素子の入力及び出力は真数
信号及び補数信号の両方を与える。第５図のラツ
チは単一のチツプ上に形成されたnpnトランジス
タにより構成されるが、他の技術もしくは部分も
必要に応じて図示されたL1及びL2ラツチを形成
するのに使用できる。第５図の実施例でCLOCK
信号はCLOCK信号線１１０によつてリング・カ
ウンタのL1ラツチ３１に入力される。CLOCK^*
と記された補数CLOCK信号はCLOCK^*線１１２
によつて入力される。トランジスタ１１４のベー
スはCLOCK線１１０に接続され、トランジスタ
１１６のベースはCLOCK^*線１１２に接続され
ている。トランジスタ１１４及び１１６のエミツ
タは接地された抵抗器１１８として示されている
電流源に接続されている。トランジスタ１１４が
オンになる時は、トランジスタ１２０及び１２１
に至る回路が完結する。トランジスタ１２０及び
１２１のベースは第２図の実施例を使用する時
は、リング・カウンタ２０の第１０段から夫々Ｃ
１０信号及びその補数Ｃ１０^*信号を受取る。第
３図の実施例を使用する時はトランジスタ１２０
及び１２１のベースはNORゲート５５の出力に
接続される。

トランジスタ１１６がオンに転じられる時はト
ランジスタ１２２及び１２３を通る回路が完成す
る。トランジスタ１２２及び１２３のコレクタは
図示のようにそのベースと交差結合されている。
トランジスタ１２０及び１２２のコレクタはノー
ド１３１に接続されて、次に抵抗器１２６を介し
て＋3.5Vの電圧源１２５に接続されている。ト
ランジスタ１２１及び１２３のコレクタはノード
１３０に接続され、次に抵抗器１２７を介して電
圧源１２５に接続されている。トランジスタ１１
４がオンになる時に、Ｃ１０の状態がノード１３
０上に現われ、その補数Ｃ１０^*の状態がノード
１３１上に現われる。たとえば、Ｃ１０が高レベ
ルにあると、トランジスタ１２０がオンに転じ、
ノード１３１はトランジスタ１２０及び１１４を
通して接地されるが、補数信号Ｃ１０^*は低レベ
ルにあつてトランジスタ１２１をオフに保持し、
ノード１３０を抵抗器１２７を介して電圧源１２
５の電圧レベルに上昇させる。線１１２上の
CLOCK^*信号が高レベルに進む時、トランジス
タ１１６がオンに転じ、トランジスタ１２２及び
１２３の交差接続トランジスタ１２２及び１２３
の動作によつてノード１３０及び１３１の状態を
ラツチする。

トランジスタ１３２のベース（ラツチ４１のＣ
端子）がノード１３０に接続され、トランジスタ
１３３のベース（ラツチ４１のC^*端子）がノー
ド１３１に接続されている。トランジスタ１３２
及び１３３のエミツタは接地された抵抗器１３４
として示された電流源に接続されている。トラン
ジスタ１３２がオンになるとトランジスタ１３５
及び１３６への回路が完結する。トランジスタ１
３５及び１３６のコレクタは夫々抵抗器１３９及
び１４０を介して5V電圧源１３７に接続されて
いる。トランジスタ１３３がオンになると、トラ
ンジスタ１４１及び１４２を通る回路が完結す
る。トランジスタ１４１及び１４２のコレクタと
ベースは交差結合されている。トランジスタ１３
５及び１４１のコレクタはノード１４３（ラツチ
４１のQ^*端子）に接続され、トランジスタ１３
６及び１４２のコレクタはノード１４４（ラツチ
４１のＱ端子）に接続されている。ラツチ回路２
２のD1出力（第１、第２図参照）はＱノード１
４４に接続されている。SDATA信号はSDATA
線１４５に供給され、SDATA^*と記された
SDATA信号の補数信号はSDATA^*線１４６に
印加される。線１４５はトランジスタ１３５のベ
ース（ラツチ４１のＤ端子）に、線１３６はトラ
ンジスタ１３６のベース（ラツチ４１のD^*端子）
に接続されている。従つてノード１３０上のＣ１
信号が高レベルにあり、ノード１３１上のその補
数Ｃ１^*が低レベルにあると、トランジスタ１３
２はオンになり、SDATA線１４５上の状態がノ
ード１４４のＱ出力及びこれに接続されたＤ１出
力上に現われる。たとえば、トランジスタ１３２
がオンでSDATA線１４５が高レベルにあると、
トランジスタ１３５がオンに転じ、ノード１４３
のQ^*出力はトランジスタ１３２及び１３５を通
して接地される。補数信号SDATA^*は低レベル
にあり、トランジスタ１３６をオフにし、ノード
１４４のＱ出力及びＤ１出力が抵抗器１３９を通
して端子１３７の電圧の値迄上昇する。第４図に
関連して説明されたように、トランジスタ１３２
のベース上のＣ１信号はCLOCK信号の正に向う
縁９６迄高レベルに保持される。従つてＣ１信号
は９４で示したように正レベルに進み、この時そ
の補数Ｃ１^*信号が高レベルになり、トランジス
タ１３３をオンにして、交差結合トランジスタ１
４１及び１４２の動作によつてノード１４３及び
１４４の状態をラツチする。

非直列化回路１０の第２段はL2ラツチ３２が
CLOCK信号の負に向う縁でトリガするように接
続されている点を除き、ラツチ３１及び４１に関
して説明されたのと同じように接続されたトラン
ジスタで構成されている。この構成はトランジス
タ１５０のベースがCLOCK^*線１１２に接続さ
れていることを除き、トランジスタ１１４と類似
のトランジスタ１５０を与えトランジスタ１５１
のベースがCLOCK線１１０に接続されているこ
とを除き、トランジスタ１１６に類似のトランジ
スタ１５１を与えることによつて与えられる。従
つて、L2ラツチ３２はCLOCK^*線１１２上の信
号が高レベルになつた時（CLOCK信号が低レベ
ルの時）にＣ１信号及びその補数Ｃ１^*信号をラ
ツチする。第５図の回路はリング・カウンタ２０
からのＣ１及びＣ２信号が夫々CLOCK信号のパ
ルス幅の２倍で１つのクロツク信号のパルス幅だ
け重畳している（第４図参照）非直列化回路の２
段を示している。又非直列化回路１０のラツチ４
１及び４２は一般に夫々のビツト（第４図のビツ
ト６１′及び６２′）の定常状態がSDATA線上に
得られる迄はラツチ動作を行わない。

第６図は本発明の他の実施例の直列化回路１７
０を示す。直列化回路１７０は第１図の1/2分割
回路１６、第１及び第２図のリング・カウンタ２
０、第３図のNORゲート５５と夫々類似した、
１／２分割回路１７１、リング・カウンタ１７２及
びNORゲート１７３を含んでいる。直列化回路
１７０から出力される直列データ信号のビツト時
間を刻時するオツシレータ信号OSCが1/2分割回
路１７１に入力され、その出力はリング・カウン
タ１７２にクロツク信号DIV２を供給する。リン
グ・カウンタ１７２は10段を有し、各段は第１及
び第２図のリング・カウンタ２０に関連して説明
した出力信号Ｃ１及至Ｃ１０の１つを発生する。
第６図の実施例で、直列化回路１７０はＡ及至Ｊ
と記された並列ビツトを受取り、これ等を直列ビ
ツトとして直列データ線１７５上に与える。ビツ
トＡ及至Ｊは２バイトとして並列バス（図示され
ず）から受信される。第１のバイトは６ビツトを
有し、第２のバイトは４ビツトを有する。第１の
バイトのビツトＡ，Ｂ，Ｃ，Ｄ，Ｅ及びＩは同時
に第１の受信回路１７６によつて受取られ、ビツ
トＦ，Ｇ，Ｈ及びＪは第２の受信回路１７７によ
つて同時に受取られる。受信回路１７６及び１７
７の出力の各々は複数のラツチを有するラツチ回
路１７８の入力の１つに接続されていて、受信回
路１７６及び１７７によつて受取られたビツトＡ
及至Ｊの各々がラツチ回路１７８の夫々のラツチ
中にラツチされるようになつている。

第１の読取り線１８０は第１のバイトのビツト
Ａ，Ｂ，Ｃ，Ｄ，Ｅ及びＩの各々の、ラツチ回路
１７８の最初の６個のラツチの１つへの同時クロ
ツキングを制御するＣ９信号を受取り、第２の読
取り線１８１はビツトＦ，Ｇ，Ｈ及びＪの各々
の、ラツチ回路１７８の最後の４個のラツチの１
つへの同時クロツキングを制御するＣ５信号を受
取る。Ｃ５信号はセツト・リセツト・フリツプ・
フロツプ１８２のＳ端子へ入力され、Ｃ９信号は
Ｒ端子に入力される。フリツプ・フロツプ１８２
のＱ出力は受信回路１７６及び１７７へのデー
タ・バイトの転送を制御するための転送バイト・
クロツク（TBC）信号を与える。Ｃ９信号が高
レベルに向う時、受信回路１７６によつて受取ら
れる第１バイトのビツトが同時にラツチ回路１７
８にクロツクされ、フリツプ・フロツプ１８２が
リセツトされる。Ｃ５信号が高レベルに向う時、
第２のバイトのビツトがラツチ回路１７８へ同時
にクロツクされ、フリツプ・フロツプがセツトさ
れる。TBC信号は受信回路１７６及び１７７に
よつて受取られる夫々のバイトのビツトを転送す
る時にバス制御装置（図示されず）に指令を与え
る。

セレクタ回路１８５がリング・カウンタ１７２
とラツチ回路１７８間に接続されている。リン
グ・カウンタ１７２の段のＱ出力はセレクタ回路
１８５のＣ入力の夫々の１つに接続されていて、
ラツチ回路１７８のラツチのＱ出力はセレクタ回
路１８５の対応するＤ入力の夫々の１つに接続さ
れている。セレクタ回路１８５の各段のＣ入力上
に信号の正に向う縁を受取ると、セレクタ回路１
８５の夫々のＤ入力上のビツトがそのＱ出力上に
置かれ、この出力に接続された直列データ線１７
５上に転送される。従つてリング・カウンタ１７
２は信号Ｃ１及至Ｃ１０を順次活性化し、それに
よつて、夫々のビツトＡ及至Ｊをラツチ回路１７
８から直列データ線１７５へ順次転送せしめる。

第７図は第６図の直列化回路１７０のタイミン
グ図である。バイト当りのビツト数及び直列化回
路１７０によつて直列化されるビツトの総数は必
要に応じて変更できることは明らかであろう。

第５図のラツチ３１及び３２と同じ構成が第６
図の実施例のカウンタ１７２の段に使用されるこ
とは明らかであろう。又ラツチ４１及び４２の構
成がラツチ回路１７８のラツチを構成するのに使
用される。しかしながら、第６図の実施例では、
第５図のCLOCK線１１０及びその補数線１１２
は1/2分割回路１７１からの出力DIV２及びその
補数出力に対応している。又各ラツチの各Ｄ及び
D^*入力（たとえば、夫々トランジスタ１３５及
び１３６のベース）は受信回路１７６及び１７７
の出力の１つに接続されている。Ｑ出力の各々
（たとえば、ラツチ４１のノード１４４）は第６
図に関連して説明されたようにセレクタ回路１８
５の個々のＱ入力に接続されている。又各ラツチ
のＣ及びC^*入力（たとえば、夫々トランジスタ
１３２及び１３３のベースのＣ及びC^*入力）は
夫々読取り線１８０もしくは１８１（第６図参
照）の一方に接続され、ラツチが上述のように並
列データ・ビツトを同時にラツチするのを制御す
る。

Ｆ発明の効果本発明に従い高いデータ速度のデータ転送シス
テムで使用可能な、１つのフオーマツトから他の
フオーマツトに多重ビツト・データ信号を変換す
る直列化−非直列化回路が与えられる。

【図面の簡単な説明】

第１図は本発明の非直列化回路のブロツク図で
ある。第２図は第１図の非直列化回路のリング・
カウンタ及びラツチ回路のブロツク図である。第
３図は第２図のリング・カウンタの一部の変形例
の概略図である。第４図は第１図の非直列化回路
の種々の信号の関係を示すタイミング図である。
第５図は第１図の非直列化回路のリング・カウン
タの最初の２段及びラツチ回路の最初の２つのラ
ツチの回路図である。第６図は本発明の直列化回
路ブロツク図である。第７図は第６図の直列化回
路の種々の信号の関係を示すタイミング図であ
る。１０……非直列化回路、１６……パルス分割回
路、１８……フリツプ・フロツプ、２０……リン
グ・カウンタ、２２……ラツチ回路、２３，２４
……ドライバ、２６……フリツプ・フロツプ。

Claims

【特許請求の範囲】１第１のフオーマツトの複数ビツト・データ信
号を受取る入力端子と、第２のフオーマツトに変換された上記データ信
号を与える出力端子と、複数の段を有し、各ビツト期間の間に１個のク
ロツク遷移をもつクロツク信号に応答して各段か
ら順次に出力信号を発生するリング・カウンタ
と、上記入力端子と上記出力端子との間に接続され
たフオーマツト変換手段とを有するフオーマツト
変換回路において、上記フオーマツト変換手段は、上記リング・カ
ウンタの対応する段から上記出力信号を受取るＣ
入力端子、Ｄ入力端子及びＱ出力端子を夫々有す
る複数のラツチと、上記入力端子の上記第１のフ
オーマツトのデータ信号を上記複数のラツチの上
記Ｄ入力端子に同時に与えるように上記入力端子
を上記複数のラツチの上記Ｄ入力端子に結合する
手段と、上記複数のラツチの上記Ｑ出力端子に順
次に発生される信号を上記第２のフオーマツトの
データ信号として上記出力端子に与えるように上
記複数のラツチの上記Ｑ出力端子を上記出力端子
に結合する手段とを有しており、上記リング・カウンタの奇数段及び偶数段は、
夫々上記クロツク信号の前縁部及び後縁部により
トリガーされるラツチを含むことを特徴とするフ
オマツト変換回路。２直列フオーマツトの複数ビツト・データ信号
を受取る入力端子と、並列フオーマツトに変換された上記データ信号
を与える出力端子と複数の段を有し、各ビツト期間の間に１個のク
ロツク遷移をもつクロツク信号に応答して各段か
ら順次に出力信号を発生するリング・カウンタ
と、上記入力端子と上記出力端子との間に接続され
たフオーマツト変換手段とを有するフオーマツト
変換回路において、上記フオーマツト変換手段は、上記リング・カ
ウンタの対応する段から上記出力信号を受取るＣ
入力端子、Ｄ入力端子及びＱ出力端子を夫々有す
る複数のラツチと、上記入力端子の上記直列フオ
ーマツトのデータ信号を上記複数のラツチの上記
Ｄ入力端子に同時に与えるように上記入力端子を
上記複数のラツチの上記Ｄ入力端子に結合する手
段と、上記複数のラツチの上記Ｑ出力端子に順次
に発生される信号を上記並列フオーマツトのデー
タ信号として上記出力端子に与えるように上記複
数のラツチの上記Ｑ出力端子を上記出力端子に結
合する手段とを有しており、上記入力結合手段は、上記入力端子に接続され
たＤ入力端子、上記クロツクに関連したタイミン
グ信号を受取るＣ入力端子及び上記ラツチの全入
力端子へ接続されたＱ出力端子から成るフリツ
プ・フロツプを含み、上記各ラツチは、そのＣ入力端子上の信号に応
じてＤ入力端子上のビツト値を読取つたり又はラ
ツチしたりするように構成されていることを特徴
とするフオーマツト変換回路。