JP4034172B2 - エンコーダ、デコーダおよびデータ転送装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、パラレルデータをシリアルデータに変換するエンコーダ、シリアルデータをパラレルデータに変換するデコーダ、並びに、シリアルデータを転送するデータ転送装置に係り、特に、シリアルデータの変化点数をより少なくして転送データの高周波成分を抑制し、低EMI化を図ったエンコーダ、デコーダおよびデータ転送装置に関する。
【0002】
【従来の技術】
【特許文献1】
特開2001−365900号公報
シリアルデータのデータ転送を行うデータ転送装置においては、電磁波の輻射による電磁障害、即ちEMI(Electro-Magnetic Interference)をいかに抑制するかが重要課題となっている。ここで、EMIの主原因である輻射エネルギーは、転送データに含まれる高周波成分に起因する。高速データ通信の要請により、近年、データ転送の転送レートが高くなってきているが、転送レートが高くなるとシリアルデータの個々のビットに与えられる時間幅、即ち信号のパルス幅が短くなり、隣り合うビット間で値が変化する変化点において信号が鋭利化し、転送データに含まれる高周波成分が増加するので、EMI問題はより顕著となる。
【0003】
このようなEMIの原因となる転送データの高周波成分を抑制するために、シリアルデータの変化点数を少なくしてデータ転送を行う手法がいくつか提案されている。
【0004】
図19には、第1従来例として、ルックアップテーブルを用いて変化点数の少ないシリアルデータの転送を行うデータ転送装置の構成図を示す。
【0005】
図19に示すように、第1従来例のデータ転送装置は、データ送信回路210、データ受信回路220および伝送路230を備えた構成であり、転送すべき8ビットデータに識別ビットを付加した9ビットデータを転送単位としてデータ転送を行うものである。
【0006】
データ送信回路210は、ルックアップテーブル213およびパラレル・シリアル変換回路214を持つエンコーダ211と、出力回路212とを備えた構成である。エンコーダ211では、予めルックアップテーブル213内に、転送すべき8ビットデータについて変化点数が少なくなるように変換したデータに、変換した旨を示す識別ビットを付加した9ビットデータが記憶されている。転送すべき8ビットデータをアドレスとしてルックアップテーブル213をアクセスすることにより、変化点数の少ない9ビットデータを得て、これをパラレル・シリアル変換回路214によりシリアルコードに変換して出力する。
【0007】
出力回路212は、基本的に出力バッファとデータ送信の制御を行う制御回路とを備えた構成であり、シリアルコードを伝送路230上に出力する。なお、EMI対策として、差動ペア信号線化処理およびフィルタ処理が施される場合もある。
【0008】
一方、データ受信回路220は、入力回路221と、シリアル・パラレル変換回路223およびルックアップテーブル224を持つデコーダ222と、出力回路212とを備えた構成である。入力回路221は、基本的に入力バッファとデータ受信の制御を行う制御回路とを備えた構成であり、伝送路230上のシリアルコードを入力する。なお、EMI対策として、逆フィルタ処理および単信号線化処理が施される場合もある。
【0009】
デコーダ222では、予めルックアップテーブル224内に、データ送信回路210のエンコーダ211で生成された9ビットデータについて、識別ビットに基づき元の転送すべき8ビットデータに戻すための8ビットデータが記憶されている。入力したシリアルコードをシリアル・パラレル変換回路223により9ビットパラレルデータに変換した後、該9ビットデータをアドレスとしてルックアップテーブル224をアクセスすることにより、元の8ビットデータを得る。
【0010】
また、第2従来例として、特開2001-36590号公報(特許文献1)に開示の「シリアル伝送装置」がある。この第2従来例は、本発明と同様に、転送レートが高くなってもEMIの原因となる高周波成分を抑えることを目的としており、変換手段により、送信信号を元の送信信号の変化点数よりも変化点数が少なくなるように変換し(具体的には、送信信号のビットの並び替えを行う)、付加手段により、送信信号に対して変換手段によってどのように変換したかを示す変換情報を付加し、送信手段により、変換情報が付加された送信信号を送信するものである。
【0011】
【発明が解決しようとする課題】
しかしながら、上記第1従来例のデータ転送装置にあっては、データ送信回路210およびデータ受信装置220に、それぞれルックアップテーブル213および224を備えた構成であるので、エンコーダ211およびデコーダ222におけるデータ変換の自由度が高いというメリットがある反面、ルックアップテーブル213および224が必要とする記憶容量が大きく、回路規模が大きくなって装置コストが増大するというデメリットがある。
【0012】
図19の例では、データ送信回路210側のルックアップテーブル213として9ビット×256ワード(8ビット)の記憶容量、データ受信装置220側のルックアップテーブル224として8ビット×512ワード(9ビット)の記憶容量が必要となる。データの境界に発生する変化点も考慮する場合は、データ送信回路210側のルックアップテーブル213として、9ビット×512ワード(9ビット)の記憶容量が必要である。
【0013】
また、上記第2従来例のシリアル伝送装置においては、変換手段による送信信号の変換は、送信信号のビットの並び替えであり、処理が複雑なのでエンコーダおよびデコーダに対して共に負担が大きいという事情がある。また、変換手段により変換された送信信号に対し、送信信号をどのように変換したかを示す変換情報を付加するので、この付加情報が複雑になると転送単位ビット長が増加することとなり、かえって転送周波数を上げることが必要となって低EMI化の妨げになるおそれがある。さらに、付加された変換情報によっては、付加情報自体の変化点数や送信信号と付加情報との境界において発生する変化点によって、変換前の送信信号が持つ変化点数以上の変化点数が発生する場合も考えられ、EMIの原因となる高周波成分を抑えることにならなくなるという事情もあった。
【0014】
本発明は、上記従来の事情に鑑みてなされたものであって、シリアルデータの変化点数をより少なくして転送データの高周波成分を抑制し、低EMI化を図ったエンコーダ、デコーダおよびデータ転送装置を提供することを目的とする。
【0015】
本発明の他の目的は、より簡単な処理でシリアルデータの変化点数を少なくすることにより、回路物量を抑え、低コストで低EMI化を実現し得るエンコーダ、デコーダおよびデータ転送装置を提供することである。
【0016】
本発明のさらに他の目的は、転送データに付加される付加情報を含めたデータについて変化点数を削減して、低EMI化を確実に実現し得るエンコーダ、デコーダおよびデータ転送装置を提供することである。
【0017】
本発明のさらに他の目的は、転送データの境界に発生し得る変化点をも変化点数削減の対象として、低EMI化を確実に実現し得るエンコーダ、デコーダおよびデータ転送装置を提供することである。
【0018】
ここに明記しない本発明の他の目的は、以下の説明および添付図面から明らかになる。
【0019】
【課題を解決するための手段】
(1) 上記課題を解決するために、本発明の第1のエンコーダは、変化点数計数手段において、nビットデータ(nは任意の正整数)について、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに真値となる識別ビットを出力し、該識別ビットが真値であるときには、コード変換手段によりnビットデータの所定位置のビットを反転させた後、パラレル・シリアル変換手段により、コード変換手段出力のnビットデータに識別ビットを付加した(n+1)ビットデータを(n+1)ビットシリアルコードに変換して出力する。
【0020】
ここで、まず変化点数の性質について整理すると、次のようになる。
【0021】
[性質1]nビットデータにおける変化点数の最大値NmaxはNmax=n−1である。
【0022】
[性質2]nビットデータpにおける変化点数をNp、nビットデータpを構成するビットを1ビットおきに反転したnビットデータをqとするとき、nビットデータqにおける変化点数NqはNq=(n−1)−Npである。
【0023】
例えば、8ビットデータを例に示すと、変化点数の最大値Nmaxは7であり、最大の変化点数を持つデータは「10101010」,「01010101」である。また、nビットデータp=01001001は、変化点数Np=5を持つが、nビットデータpのビットを1ビットおきに反転したnビットデータqはq=00011100であり、変化点数NqはNq=(n−1)−Np=7−5=2である。
【0024】
上記[性質2]から、(n−1)個の変化点を持つnビットデータのビットを1ビットおきに反転したnビットデータの変化点数は(n−1)−(n−1)=0、(n−2)個の変化点を持つnビットデータのビットを1ビットおきに反転したnビットデータの変化点数は(n−1)−(n−2)=1、(n−3)個の変化点を持つnビットデータのビットを1ビットおきに反転したnビットデータの変化点数は(n−1)−(n−3)=2、‥‥、2個の変化点を持つnビットデータのビットを1ビットおきに反転したnビットデータの変化点数は(n−1)−2=n−3、1個の変化点を持つnビットデータのビットを1ビットおきに反転したnビットデータの変化点数は(n−1)−1=n−2、0個の変化点を持つnビットデータのビットを1ビットおきに反転したnビットデータの変化点数は(n−1)−0=n−1、となる。
【0025】
この関係から、変化点数計数手段における所定数MをM=(n−1)/2以下の最大の整数値とし、nビットデータについて検出した変化点数が該値Mを超える(識別ビットが真値である)ときに、コード変換手段によりnビットデータのビットを1ビットおきに反転させるようにすれば、変換後のnビットデータの変化点数を高々Mに削減することができる。
【0026】
したがって、コード変換手段においてビット反転させる所定位置を、nビットデータの奇数番目または偶数番目のビットとするのが望ましく、また、変化点数計数手段における所定数Mは、(検出対象データのビット数−1)/2以下の最大の整数値とするのが望ましい。
【0027】
但し、パラレル・シリアル変換手段においては、コード変換手段出力のnビットデータに対してコード変換手段による変換の有無を示す識別ビットを付加した(n+1)ビットデータを、(n+1)ビットシリアルコードに変換して出力しているので、当該エンコーダから出力される(n+1)ビットシリアルコードの変化点数は高々(M+1)または(M+2)である。つまり、付加される識別ビットの前後のビット境界に新たに変化点が存在し得る箇所が増えることとなり、識別ビットを(n+1)ビットデータのLSB(Least Significant Bit)またはMSB(Most Significant Bit)以外に配置する場合には変化点数は高々(M+2)に、識別ビットを(n+1)ビットデータのLSBまたはMSBに配置する場合には変化点数は高々(M+1)になるのである。
【0028】
したがって、(n+1)ビットシリアルコードの変化点数をより削減するために、識別ビットを(n+1)ビットデータの先頭のビットまたは最後のビットとして付加するのが望ましい。これにより、(n+1)ビットシリアルコードの変化点数を高々(M+1)に抑えることができる。なお、(n+1)ビットデータの先頭のビットは、LSBでもよいし、MSBでもよい。(n+1)ビットデータの最後のビットも、LSBでもよいし、MSBでもよい。
【0029】
また、本発明の第1のエンコーダで生成される(n+1)ビットシリアルコードを連続的にシリアル転送する場合には、転送データの境界にも変化点が存在し得るので、実質的に1転送単位((n+1)ビットシリアルコード)当たりの変化点数が1増えて高々(M+2)になってしまう。
【0030】
そこで、変化点数計数手段における検出対象データを1ビット拡張して、当該エンコーダが1つ前に扱った(n+1)ビットシリアルコードにおける最後のビットをnビットデータの先頭に付加した(n+1)ビットデータについて、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに真値となる識別ビットを出力する。この場合、変化点数計数手段における所定数M’はM’=(n/2)以下の最大の整数値とするのが望ましい。こうすることにより、シリアル転送時の実質的な1転送単位((n+1)ビットシリアルコード)当たりの変化点数を高々(M’+1)に抑えることができる。
【0031】
上述のように、識別ビットが(n+1)ビットデータの先頭のビットまたは最後のビットに配置される場合には、両者のビット境界に変化点が発生して、(n+1)ビットシリアルコードにおける変化点数は高々(M+1)(または(M’+1))になる。
【0032】
以下では、nビットデータと識別ビットの境界で変化点の発生を抑制して、変化点数を高々M(M’)に抑える手法について検討する。
【0033】
まず、(n+1)ビットシリアルコードの変化点数が(M+1)(または(M’+1))になり得るのは、変化点数計数手段における計数結果が所定数M(M’)に等しいときのみである。この時、計数結果が所定数M(M’)を超えていないので本来の識別ビットは偽値である。ここで、識別ビットが(n+1)ビットデータの先頭のビットまたは最後のビットに配置される場合に、nビットデータの先頭のビットまたは最後のビットと識別ビットの境界に変化点が発生する条件は、識別ビットが偽値であるので先頭のビットまたは最後のビットが真値のときのみである。
【0034】
一方、検出対象データのビット数n((n+1))が奇数である場合には、変化点の計数結果が所定数M(M’)に等しいとき、コード変換手段による変換を行っても行わなくても変化点数は変化しない。
【0035】
したがって、nビットデータの先頭のビットまたは最後のビットがコード変換手段における変換対象のビットでない場合に、変化点数計数手段の計数結果が所定数M(M’)に等しく且つnビットデータの先頭のビットまたは最後のビットが真値のときに識別ビットを真値とすれば、コード変換手段による変換が行われてもnビットデータの先頭のビットまたは最後のビットの値は変わらず真値のままであるので、nビットデータの先頭のビットまたは最後のビットと識別ビットの境界に変化点が発生しなくなり、結果として(n+1)ビットシリアルコードの変化点数を高々M(M’)に抑えることができる。
【0036】
つまり、変化点数計数手段において、検出対象データのビット数が奇数であって、識別ビットが(n+1)ビットデータの先頭のビットとして付加され、nビットデータの先頭のビットがコード変換手段における変換対象のビットでない場合に、計数結果が所定数に等しく且つnビットデータの先頭のビットが真値であるときには、識別ビットを真値とするのが望ましく、また、検出対象データのビット数が奇数であって、識別ビットが(n+1)ビットデータの最後のビットとして付加され、nビットデータの最後のビットがコード変換手段における変換対象のビットでない場合に、計数結果が所定数に等しく且つnビットデータの最後のビットが真値であるときには、識別ビットを真値とするのが望ましい。これにより、(n+1)ビットシリアルコードの変化点数を高々M(M’)に抑えることができる。
【0037】
以上のように、本発明の第1のエンコーダでは、パラレル・シリアル変換手段に、変化点数計数手段およびコード変換手段を加えた構成とし、変化点数計数手段において、nビットデータについて検出した変化点数が所定数M(=(n−1)/2以下の最大の整数値)を超えるときに、コード変換手段によりnビットデータのビットを1ビットおきに反転させるので、変換後のnビットデータの変化点数を高々Mに削減でき、当該エンコーダから出力される(n+1)ビットシリアルコードの変化点数をより少なくして、該(n+1)ビットシリアルコードをシリアル転送する際の高周波成分を抑制し、低EMI化を実現することができる。
【0038】
また、変化点数計数手段において、1つ前に扱った(n+1)ビットシリアルコードにおける最後のビットをnビットデータの先頭に付加した(n+1)ビットデータを検出対象データとし、変化点数が所定数M’(=n/2以下の最大の整数値)を超えるときに、コード変換手段によりnビットデータのビットを1ビットおきに反転させるので、(n+1)ビットシリアルコードをシリアル転送する際に、1転送単位((n+1)ビットシリアルコード)当たりの変化点数を高々(M’+1)に削減でき、よって転送データの境界に発生し得る変化点をも変化点数削減の対象として、転送データの全体にわたって低EMI化を確実に実現することができる。
【0039】
変化点数計数手段において、検出対象データのビット数が奇数であって、nビットデータの最後のビットがコード変換手段における変換対象のビットでない場合に、変化点数計数手段の計数結果が所定数M(M’)に等しく且つnビットデータの最後のビットが真値のときに識別ビットを真値とすることにより、nビットデータの最後のビットと識別ビットの境界における変化点の発生を抑え、(n+1)ビットシリアルコードの変化点数を高々M(M’)に削減できるので、転送データに付加される付加情報(識別ビット)を含めたデータについて変化点数を削減して、低EMI化を確実に実現することができる。
【0040】
なお、付加情報が1ビットの識別ビットであるので、第2従来例のように付加情報自体に変化点が発生する可能性もなく、付加情報の複雑さゆえに転送単位ビット長が増加して、転送周波数の上昇によって低EMI化が妨げられるおそれもない。
【0041】
さらに具体的に、変化点数計数手段を、例えば、変化点を検出する(n−1)個の2入力排他的論理和ゲートと、変化点数を計数する加算回路とを備えた構成で、コード変換手段を、例えば、約(n/2)個のビット反転用の否定論理ゲートと、約(n/2)個の変換または非変換を切り換えるスイッチとを備えた構成でそれぞれ実現可能である。つまり、ルックアップテーブルを用いた第1従来例に比べてはるかに少ない回路物量で、低EMI化(n+1)ビットシリアルコードを出力するエンコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【0042】
(2) 本発明の第2のエンコーダは、パラレル・シリアル変換手段において、nビットデータ(nは任意の正整数)をシリアルデータに変換して出力し、該変換後のnビットデータについて、変化点数計数手段により、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに真値となる識別ビットを出力し、該識別ビットが真値であるときには、コード変換手段により、変換後のnビットデータの所定位置のビットを反転させ、該nビットデータに識別ビットを付加した(n+1)ビットシリアルコードを出力する。
【0043】
本発明の第1のエンコーダにおいては、nビットパラレルデータについて、変化点数計数手段により変化点数を計数して識別ビットを生成し、コード変換手段によるコード変換または非変換を行った後に、パラレル・シリアル変換手段による変換を行って(n+1)ビットシリアルコードを出力したのに対し、本発明の第2のエンコーダでは、パラレル・シリアル変換手段により変換されたnビットシリアルデータについて、変化点数計数手段により変化点数を計数して識別ビットを生成し、コード変換手段によるコード変換または非変換を行った後に、識別ビットを付加した(n+1)ビットシリアルコードを出力する。
【0044】
本発明の第2のエンコーダにおいても、本発明の第1のエンコーダと同様に、変化点数計数手段において、nビットデータについて検出した変化点数が所定数M(=(n−1)/2以下の最大の整数値)を超えるときに、コード変換手段によりnビットデータのビットを1ビットおきに反転させることにより、変換後のnビットデータの変化点数を高々Mに削減できる。その結果として、当該エンコーダから出力される(n+1)ビットシリアルコードの変化点数をより少なくして、該(n+1)ビットシリアルコードをシリアル転送する際の高周波成分を抑制し、低EMI化を実現することができる。
【0045】
また、変化点数計数手段において、1つ前に扱った(n+1)ビットシリアルコードにおける最後のビットをnビットデータの先頭に付加した(n+1)ビットデータを検出対象データとし、変化点数が所定数M’(=n/2以下の最大の整数値)を超えるときに、コード変換手段によりnビットデータのビットを1ビットおきに反転させることにより、(n+1)ビットシリアルコードをシリアル転送する際に、1転送単位((n+1)ビットシリアルコード)当たりの変化点数を高々(M’+1)に削減できる。その結果として、転送データの境界に発生し得る変化点をも変化点数削減の対象として、転送データの全体にわたって低EMI化を確実に実現することができる。
【0046】
変化点数計数手段において、検出対象データのビット数が奇数であって、nビットデータの最後のビットがコード変換手段における変換対象のビットでない場合に、変化点数計数手段の計数結果が所定数M(M’)に等しく且つnビットデータの最後のビットが真値のときに識別ビットを真値とすることにより、nビットデータの最後のビットと識別ビットの境界における変化点の発生を抑え、(n+1)ビットシリアルコードの変化点数を高々M(M’)に削減でき、転送データに付加される付加情報(識別ビット)を含めたデータについて変化点数を削減して、低EMI化を確実に実現することができる。
【0047】
具体的構成については、本発明の第2のエンコーダでは、本発明の第1のエンコーダとは異なり、nビットシリアルデータについて処理を行うので、変化点数計数手段およびコード変換手段による処理を時間的に分けた2つの段階で行う必要があり、また、段階内でもビット単位のタイミング制御が必要となる。
【0048】
例えば、タイミング制御用の回路を除けば、変化点数計数手段については、隣り合うビットを保持するフリップフロップと、変化点検出用の2入力排他的論理和ゲートと、変化点数を計数するカウンタとを備えた構成で実現でき、コード変換手段については、nビットシリアルデータを順次出力するシフトレジスタと、識別ビットを保持するフリップフロップと、ビット反転用の否定論理ゲートと、変換または非変換を切り換えるスイッチと、nビットデータに識別ビットを付加して出力するゲート群とを備えた構成で実現可能である。
【0049】
本発明の第2のエンコーダでは、本発明の第1のエンコーダと比べて多少回路物量が増大するが、ルックアップテーブルを用いた第1従来例に比べるとはるかに少ない回路物量で低EMI化(n+1)ビットシリアルコードを出力するエンコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【0050】
(3) 本発明の第1のデコーダは、本発明の第1または第2のエンコーダが出力する(n+1)ビットシリアルコードを、シリアル・パラレル変換手段により(n+1)ビットパラレルデータに変換し、該変換後の(n+1)ビットデータに付加されている識別ビットが真値であるときに、コード逆変換手段により、該(n+1)ビットデータの内の識別ビットを除くnビットデータについて所定位置のビットを反転する。
【0051】
なお、コード逆変換手段が反転するビット位置は、本発明の第1または第2のエンコーダにおいてコード変換手段が反転するビット位置と同一であることが必要である。これにより、当該エンコーダから出力された低EMI化(n+1)ビットシリアルコードを元のnビットパラレルデータに復号することができる。
【0052】
具体的構成については、コード逆変換手段を、例えば、約(n/2)個のビット反転用の否定論理ゲートと、約(n/2)個の変換または非変換を切り換えるスイッチとを備えた構成で実現可能であり、ルックアップテーブルを用いた第1従来例に比べてはるかに少ない回路物量で、低EMI化(n+1)ビットシリアルコードを復号するデコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【0053】
(4) 本発明の第2のデコーダは、本発明の第1または第2のエンコーダが出力する(n+1)ビットシリアルコードを入力し、該(n+1)ビットシリアルコードに付加されている識別ビットが真値であるときに、コード逆変換手段により、該(n+1)ビットデータの内の識別ビットを除くnビットデータについて所定位置のビットを反転し、コード逆変換手段が出力するnビットデータをシリアル・パラレル変換手段によりnビットパラレルデータに変換する。
【0054】
なお、コード逆変換手段が反転するビット位置は、本発明の第1または第2のエンコーダにおいてコード変換手段が反転するビット位置と同一であることが必要である。これにより、本発明の第1または第2のエンコーダから出力された低EMI化(n+1)ビットシリアルコードを元のnビットパラレルデータに復号することができる。
【0055】
具体的構成については、本発明の第2のデコーダでは、本発明の第1のデコーダとは異なり(n+1)ビットシリアルコードについて処理を行うので、タイミング制御用の回路を除けば、コード逆変換手段を、例えば、(n+1)ビットシリアルコードからnビットデータと識別ビットとを分離するゲート群と、nビットシリアルデータを順次出力するシフトレジスタと、識別ビットを保持するフリップフロップと、ビット反転用の否定論理ゲートと、変換または非変換を切り換えるスイッチと、を備えた構成で実現可能である。
【0056】
本発明の第2のデコーダでは、本発明の第1のデコーダと比べて多少回路物量が増大するが、ルックアップテーブルを用いた第1従来例に比べるとはるかに少ない回路物量で低EMI化(n+1)ビットシリアルコードを復号するデコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【0057】
(5) 本発明の第1のデータ転送装置は、データ送信側に本発明の第1または第2のエンコーダを備え、データ受信側に本発明の第1または第2のデコーダを備えて構成し、nビットデータに識別ビットを付加した(n+1)ビットシリアルコードをシリアル転送する。
【0058】
なお、データ送信側に本発明の第1のエンコーダを備えた構成するとき、データ受信側には本発明の第1または第2の何れのデコーダを備えた構成としてもよい。また、データ送信側に本発明の第2のエンコーダを備えた構成の場合も同様で、組み合わせは自由である。
【0059】
本発明の第1のデータ転送装置では、データ送信側から変化点数を低減した(n+1)ビットシリアルコードを出力し、データ受信側で該(n+1)ビットシリアルコードを入力して復号することができるので、シリアルデータを転送する際の高周波成分を抑制し、低EMI化を実現することができる。また、データ送信側のエンコーダおよびデータ受信側のデコーダを少ない回路物量で構成することができるので、装置コストを低減することができる。
【0060】
(6) 本発明の第2のデータ転送装置は、データ送信側に変化点数計数手段およびコード変換手段を備えた構成とし、変化点数計数手段では、nビットシリアルデータ(nは任意の正整数)について、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに真値となる識別ビットを出力し、識別ビットが真値であるときには、コード変換手段によりnビットデータの所定位置のビットを反転して、該nビットデータに識別ビットを付加した(n+1)ビットシリアルコードを出力する。
【0061】
一方、データ受信側は、コード逆変換手段を備えた構成とし、データ送信側からの(n+1)ビットシリアルコードを入力し、該(n+1)ビットデータに付加されている識別ビットが真値であるときに、該(n+1)ビットデータの内の識別ビットを除くnビットデータについて所定位置のビットを反転させ、元のnビットシリアルデータに復号する。このようにして、nビットデータに識別ビットを付加した(n+1)ビットシリアルコードをデータ送信側からデータ受信側へシリアル転送する。
【0062】
本発明の第2のデータ転送装置は、データ送信側に本発明の第2のエンコーダにおける変化点数計数手段およびコード変換手段を備え、データ受信側に本発明の第2のデコーダにおけるコード逆変換手段を備えた構成である。
【0063】
本発明の第2のデータ転送装置では、本発明の第2のエンコーダと同様に、変化点数計数手段において、nビットデータについて検出した変化点数が所定数M(=(n−1)/2以下の最大の整数値)を超えるときに、コード変換手段によりnビットデータのビットを1ビットおきに反転させることにより、変換後のnビットデータの変化点数を高々Mに削減できる。その結果として、データ送信側から出力される(n+1)ビットシリアルコードの変化点数をより少なくして、該(n+1)ビットシリアルコードをシリアル転送する際の高周波成分を抑制し、低EMI化を実現することができる。
【0064】
また、変化点数計数手段において、データ送信側で1つ前に扱った(n+1)ビットシリアルコードにおける最後のビットをnビットデータの先頭に付加した(n+1)ビットデータを検出対象データとし、変化点数が所定数M’(=(n/2)以下の最大の整数値)を超えるときに、コード変換手段によりnビットデータのビットを1ビットおきに反転させることにより、(n+1)ビットシリアルコードをシリアル転送する際に、1転送単位((n+1)ビットシリアルコード)当たりの変化点数を高々(M’+1)に削減できる。その結果として、転送データの境界に発生し得る変化点をも変化点数削減の対象として、転送データの全体にわたって低EMI化を確実に実現することができる。
【0065】
変化点数計数手段において、検出対象データのビット数が奇数であって、nビットデータの最後のビットがコード変換手段における変換対象のビットでない場合に、変化点数計数手段の計数結果が所定数M(M’)に等しく且つnビットデータの最後のビットが真値のときに識別ビットを真値とすることにより、nビットデータの最後のビットと識別ビットの境界における変化点の発生を抑え、(n+1)ビットシリアルコードの変化点数を高々M(M’)に削減できる。よって、転送データに付加される付加情報(識別ビット)を含めたデータについて変化点数を削減して、低EMI化を確実に実現することができる。
【0066】
このように、本発明の第2のデータ転送装置では、データ送信側から変化点数を低減した(n+1)ビットシリアルコードを出力し、データ受信側で該(n+1)ビットシリアルコードを入力して復号することができるので、シリアルデータを転送する際の高周波成分を抑制し、低EMI化を実現することができる。
【0067】
具体的構成については、本発明の第2のエンコーダおよび本発明の第2のデコーダと同様の構成で実現可能であり、データ送信側のコード生成部分とデータ受信側のコード復号部分をより少ない回路物量で構成することができるので、装置コストを低減することができる。
【0068】
【発明の実施の形態】
以下、本発明のエンコーダ、デコーダおよびデータ転送装置の好適な実施の形態について、〔第1実施形態〕から〔第9実施形態〕までを順に図面を参照して詳細に説明する。なお、以下では、特に明記しない限り、論理値として真値を“1”、偽値を“0”とする正論理表現で説明を行うが、負論理表現を用いても全く同様の説明を行うことができ、正論理表現が本発明の権利範囲を限定するものではない。
【0069】
〔第1実施形態〕
図1は本発明の第1実施形態に係るエンコーダの回路構成図である。本実施形態のエンコーダは、0〜7個の変化点数を持つ8ビットパラレルデータを入力して、0〜4個の変化点数を持つ識別ビット付き低EMI化9ビットシリアルコードを出力するものである。ここで、識別ビットは、当該エンコーダにおいて、変化点数を低減するためのコード変換を行ったか否かを示す。
【0070】
図1において、本実施形態のエンコーダは、8ビットデータbit0〜bit7(n=8)について、隣り合うビット間で値が変化する変化点数を計数し、該計数結果が3(所定数)を超えたときに真値となる識別ビットbit8’を出力する変化点数計数回路1と、識別ビットbit8’が真値であるときに、8ビットデータbit0〜bit7の偶数番目(所定位置)のビットbit0, bit2, bit4およびbit6を反転させるコード変換回路3と、コード変換回路3によりコード変換した8ビットデータbit0’〜bit7’に識別ビットbit8’をMSBとして付加した9ビットデータbit0’〜bit8’を9ビットシリアルコードに変換して出力するパラレル・シリアル変換回路5と、を備えた構成である。
【0071】
変化点数計数回路1は、7個の2入力EXOR(排他的論理和)ゲートを持つ変化点検出回路11と、計数回路12とを備えている。
【0072】
変化点検出回路11では、7個の2入力EXORゲートに、隣り合うビット(bit0とbit1、bit1とbit2、bit2とbit3、bit3とbit4、bit4とbit5、bit5とbit6、bit6とbit7、bit7とbit8)をそれぞれ入力して、互いに異なる値を持っているか否かを検出している。ここで、EXORゲートは2つの入力の値が互いに異なるときに真値“1”を出力することから、7個の2入力EXORゲートにより8ビットデータbit0〜bit7の変化点を検出することが可能となる。
【0073】
計数回路12は、7個の2入力EXORゲートの出力を入力して、8ビットデータbit0〜bit7の変化点を計数し、該計数結果が3を超えたときに真値“1”となる識別ビットbit8’を出力する。例えば、7個の入力について真値を計数する加算回路を備えて、該加算回路の第3桁目出力を識別ビットbit8’とすることにより実現できる。
【0074】
また、コード変換回路3は、4個のNOTゲートを持つインバータ31と、4個の2入力切換スイッチを持つスイッチ32とを備えている。
【0075】
インバータ31は、8ビットデータbit0〜bit7の偶数番目のビットbit0, bit2, bit4およびbit6を反転させ、スイッチ32は、偶数番目のビットbit0, bit2, bit4およびbit6について、識別ビットbit8’が“0”のときはそのままスルーさせ、識別ビットbit8’が“1”のときはインバータ31の出力を選択する。つまり、コード変換回路3の出力(8ビットデータ)bit0’〜bit7’は、8ビットデータbit0〜bit7の変化点数が3以下のときにはそのままスルーさせたものとなり、8ビットデータbit0〜bit7の変化点数が3を超えるときには偶数番目のビットbit0, bit2, bit4およびbit6を反転させたものとなる。
【0076】
ここでは、データのビット位置を0番目からカウントしており、1桁目のビットが0番目のビットである。なお、この表現は本発明の権利範囲を限定するものではない。
【0077】
パラレル・シリアル変換回路5は、コード変換回路3の出力bit0’〜bit7’に対して変化点数計数回路1の出力である識別ビットbit8’をMSBとして付加した9ビットデータbit0’〜bit8’を入力し、これを9ビットシリアルコードに変換して出力する。
【0078】
次に、本第1実施形態のエンコーダにおける原理的説明、即ち識別ビットbit8’の生成条件や9ビットシリアルコードにおける配置等についての説明を行い、また、統計的解析から9ビットシリアルコードにおける変化点数の削減効果を導く。
【0079】
まず、上記[性質2]から、変化点数Npを持つ8ビットデータbit0〜bit7について1ビットおきに反転したときには、反転後の8ビットデータbit0’〜bit7’における変化点数NqはNq=7−Npである。このことから、7個の変化点を持つ8ビットデータについて1ビットおきに反転すると、反転後の8ビットデータの変化点数は0個になる。同様に、6個の変化点を持つときは1個に、5個の変化点を持つときは2個に、4個の変化点を持つときは3個に、3個の変化点を持つときは4個に、2個の変化点を持つときは5個に、1個の変化点を持つときは6個に、0個の変化点を持つときは7個になる。
【0080】
また、本発明では、コード変換手段においてビット反転させる所定位置を、nビットデータの奇数番目または偶数番目のビットとするのが望ましく、また変化点数計数手段における所定数MをM=(n−1)/2以下の最大の整数値とするのが望ましい。本実施形態ではn=8であるので、(n−1)/2=3.5以下で最大の整数値3を変化点数計数回路1における所定数Mとし、また、コード変換回路3では8ビットデータbit0〜bit7の偶数番目のビット(bit0, bit2, bit4, bit6)を反転している。
【0081】
つまり、8ビットデータbit0〜bit7の変化点数が0個から3個のときには、コード変換回路3は変換を行わずに8ビットデータbit0’〜bit7’の変化点数も0個から3個のままであり、ビットデータbit0〜bit7の変化点数が4個から7個のときには、コード変換回路3は変換を行って8ビットデータbit0’〜bit7’の変化点数は3個から0個に削減される。したがって、変換後の8ビットデータbit0’〜bit7’の変化点数は高々M=3に削減されたことになる。
【0082】
ここで、本第1実施形態のエンコーダによって生成される9ビットシリアルコードの具体例を図2に例示する。なお、以下の説明では、本実施形態のエンコーダによって生成されるシリアルコードがデータ転送装置のデータ送信回路側で用いられることを前提として、「転送」という語を使用する。
【0083】
図2(a)には、対比を行うために、転送単位を8ビットとして単なるパラレル・シリアル変換により生成される8ビットシリアルコード(bit0〜bit7)を4単位分示している。図2(b)には、本実施形態のエンコーダによって生成され転送単位を9ビットとする9ビットシリアルコード(bit0’〜bit8’)を4単位分示す。なお、両者の入力(8ビットパラレルデータbit0〜bit7)は同一であり、図において右側(転送単位データのLSB側)のビットから順次出力されるものとする。また、データの上方にある下向き矢印は、隣り合うビット間で値が変化する変化点が存在することを示している。
【0084】
ここで、両者のデータの変化点数について比較すると、図2(a)では、第1転送データから第4転送データまで順に0個,1個,7個,3個の変化点を持ち、4個の転送データの境界に2個の変化点を持つので、合計で13個の変化点を持つのに対し、図2(b)では、第1転送データから第4転送データまで順に0個,1個,0個,4個の変化点を持ち、4個の転送データの境界に3個の変化点を持つので、合計で8個の変化点を持っている。つまり、本具体例では、本実施形態のエンコーダにより、データの変化点数を13から8に削減できたことになる。
【0085】
また、個々の9ビットシリアルコード(bit0’〜bit8’)について、変化点数が高々4個に削減されており、M個ではなく(M+1)個となっているが、これは、パラレル・シリアル変換回路5において、コード変換手段回路3の出力である8ビットデータbit0’〜bit7’のMSB側に識別ビットbit8’を付加しているので、この識別ビットbit8’とのビット境界が新たに変化点が存在し得る箇所となるためである。
【0086】
次に、本第1実施形態のエンコーダでは、生成される9ビットシリアルコード(bit0’〜bit8’)において、追加した識別ビット(bit8’)をデータのMSBに配置しているが、この妥当性について図3を参照して説明する。図3(a)には識別ビットをデータのMSBに配置したときのシリアルコードを示し、図3(b)には識別ビットをデータのLSBまたはMSB以外の位置に配置したときのシリアルコードを示す。
【0087】
本実施形態のエンコーダでは、変化点数計数回路1の変化点検出回路11において、8ビットデータbit0〜bit7の隣り合うビットについて変化点を検出しており、9ビットシリアルコードの内の識別ビットを除く8ビットについては、コード変換回路3による変換によってビット境界が変化点になる確率は50%以下に削減される。以下では、このようなビット境界を「制御可能な変化点」と呼び、図3において、白抜きの矢印で示す。
【0088】
一方、転送データの境界で隣り合うビットについては変化点の検出をしていない。つまり、転送データの境界における変化点の有無は、識別ビットの値、即ちコード変換回路3による変換または非変換に影響を与えておらず、また、転送データの境界で隣り合うビットは互いに独立であるので、転送データの境界が変化点となる確率は50%である。以下では、このようなビット境界を「制御不可能な変化点」と呼び、図3において塗りつぶした矢印で示す。
【0089】
また、パラレル・シリアル変換回路5において付加される識別ビットの前後のビット境界についても、変化点の検出をしておらず、識別ビットとその前後のビットとは互いに独立である。したがって、識別ビットの前後のビット境界(2箇所)についても、転送データの境界が変化点となる確率は50%であり、制御不可能な変化点である。
【0090】
つまり、図3(b)に示すように、1転送単位の9ビットシリアルコードには、本来、転送データの境界と識別ビットの前後のビット境界の合計3箇所に制御不可能な変化点が存在することになる。制御不可能な変化点が多く存在すると、全体としての変化点の発生する確率が、何もしなかったときの変化点の発生確率である50%に近づき変化点数の削減率が低下する。
【0091】
そこで、本実施形態のエンコーダでは、図3(a)に示すように、識別ビットの後方のビット境界が転送データの境界に重なるように、識別ビットを9ビットシリアルコードのMSBに配置して、1転送単位当たりの制御不可能な変化点を2箇所に削減しているのである。なお、識別ビットの前方のビット境界が転送データの境界に重なるように、識別ビットを9ビットシリアルコードのLSBに配置しても、1転送単位当たりの制御不可能な変化点を2箇所に削減することができる。
【0092】
以上をまとめると、本第1実施形態のエンコーダでは、変化点数計数回路1における所定数をM=3とし、コード変換回路3において、識別ビットbit8’が“1”のときに8ビットデータbit0〜bit7の偶数番目のビット(bit0, bit2, bit4, bit6)を反転することとしているので、コード変換手段回路3の出力である8ビットデータbit0’〜bit7’の変化点数を高々M=3個におさえることができる。また、パラレル・シリアル変換回路5において、コード変換手段回路3の出力である8ビットデータbit0’〜bit7’のMSB側に識別ビットbit8’を付加しているので、9ビットシリアルコード(bit0’〜bit8’)の変化点数を高々M+1=4個におさえることができ、シリアルデータ転送における1転送単位(9ビットシリアルコード)当たりの変化点数を高々M+2=5個におさえることができる。
【0093】
次に、統計的解析から、本第1実施形態のエンコーダの9ビットシリアルコードにおける変化点数の削減効果を導く。
【0094】
図4は、何も施さない(本実施形態のエンコーダによるコード変換を施さない)通常の8ビットデータについて変化点数の発生頻度を変化点数毎に棒グラフで示し、またその頻度の累積を折れ線グラフで示したものである。
【0095】
ここで、データのビット長をnとし、該nビットデータが持つ変化点数をmとするとき、変化点の発生し得るビット境界は(n−1)箇所存在して(上記[性質1])、変化点数mは0以上(n−1)以下の整数値をとる。また、変化点はどのビット境界でも独立して発生し得るため、変化点の発生は
2項係数: (n-1)Cm
で計算できる。さらに、変化点は、隣り合うビットが「01」,「10」となる2通りのときに発生するので、変化点数mのnビットデータが発生する頻度は、
2×(n-1)Cm
により求めることができる。
【0096】
図4において、変化点数が0になる8ビットデータは2個(即ち「00000000」,「11111111」)あり、変化点数が1個になる8ビットデータは例えば「00000001」,「11110000」など14個あり、変化点数が3個になる8ビットデータは42個あり、さらに、変化点数が7になる8ビットデータは2個(即ち「10101010」,「01010101」)あることを示している。また累積は、変化点数が0から指定した変化点数までの頻度の合計であり、単位長8ビットのデータを転送する場合には256となる。
【0097】
図5には、何も施さない通常の9ビットデータについて変化点数の発生頻度を変化点数毎に棒グラフで示し、またその頻度の累積を折れ線グラフで示す。
【0098】
本実施形態のエンコーダは、元々8ビットのデータを9ビットデータに変換して出力するものであるが、図4および図5から、変換後の9ビットデータにより変化点数をどこまで抑えることが可能であるかを読みとることもできる。つまり、元の8ビットデータの累積は256であり、図5において累積が256以上になるのは変化点数が4のときであるので、変換後の9ビットデータが変化点数を高々4個持つように、変化点数計数回路1において所定数を3とすべきであることが読みとれる。
【0099】
図6には、本実施形態により生成される9ビットシリアルコードについて、変化点数の発生頻度を変化点数毎に棒グラフで示し、またその頻度の累積を折れ線グラフで示す。
【0100】
上述のように、本実施形態のエンコーダでは、変化点数計数回路1における所定数をM=3とし、コード変換回路3における偶数番目のビット反転により8ビットデータbit0’〜bit7’の変化点数を高々M=3個に抑え、パラレル・シリアル変換回路5における識別ビットbit8’の付加によっても9ビットシリアルコード(bit0’〜bit8’)の変化点数を高々M+1=4個に抑えている。このことは、図4および図6を対比することによっても、「変化点数が0から7の範囲に分布している8ビットデータが、変化点数が0から4の範囲に分布している9ビットシリアルコードに変換されている」として読みとることができる。
【0101】
図7には、本実施形態により生成される9ビットシリアルコードをデータ転送する際のデータ境界まで含めたものについて、変化点数の発生頻度を変化点数毎に棒グラフで示し、またその頻度の累積を折れ線グラフで示す。
【0102】
上述のように、本第1実施形態のエンコーダでは、シリアルデータ転送における1転送単位(9ビットシリアルコード)当たりの変化点数を高々M+2=5個におさえているが、このことは、図7からも、「変化点数が0から5の範囲に分布している」として読みとることができる。
【0103】
次に、各データの変化点数の平均値を算出し、その比較によって本実施形態のエンコーダの9ビットシリアルコードにおける変化点数の削減効果を導く。
【0104】
まず、何も施さない通常の8ビットデータについて算出すると、変化点の発生する箇所は7箇所であり、それぞれが変化点となる確率は50%であるので、変化点数の平均値は0.5×7=3.5となる。一方、本実施形態により生成される9ビットシリアルコードについては、図6の分布から、
(16+56×2+112×3+70×4)/256=2.90625
≒2.91
として求めることができる。つまり、本実施形態のエンコーダによって8ビットデータを9ビットシリアルコードに変換することにより、変化点数を約16.96%削減できたことになる。
【0105】
また、シリアルデータ転送におけるデータ境界まで含めて計算すると、何も施さない通常の9ビットデータについて、変化点数の平均値は0.5×8=4.0である。これに対して、本実施形態により生成される9ビットシリアルコードをデータ転送する際のデータ境界まで含めたものについては、図7の分布から、
(18+72×2+168×3+182×4+70×5)/512
=3.40625≒3.41
として求められる。つまり、本実施形態のエンコーダによって8ビットデータを9ビットシリアルコードに変換してシリアルデータ転送する場合において、データ境界の変化点の発生を考慮したとしても、変化点数を約14.84%削減できたことになる。
【0106】
最後に具体的な回路構成について検討する。
【0107】
本第1実施形態では、変化点数計数回路1を、変化点を検出する7個の2入力EXORゲートと変化点数を計数する加算回路とを備えた構成で、コード変換回路3を、4個のビット反転用のNOTゲートと、4個の変換または非変換を切り換える2入力切換スイッチとを備えた構成でそれぞれ実現している。よって、ルックアップテーブルを用いた第1従来例と比較すると、はるかに少ない回路物量で低EMI化9ビットシリアルコードを出力するエンコーダを構成することができる。つまり、回路コスト、ひいては適用される製品コストを低減することができる。
【0108】
また、変化点数が少ないこと即ち電気信号の変化が少ないことによって回路の消費電力も削減されるので、本実施形態のエンコーダから出力される9ビットシリアルコードを用いる回路の消費電力を低減することも可能である。
【0109】
〔第2実施形態〕
図8は本発明の第2実施形態に係るデコーダの回路構成図である。
【0110】
図8において、本実施形態のデコーダは、第1実施形態のエンコーダが出力する識別ビット(bit8’)付きの9ビットシリアルコードを9ビットパラレルデータに変換するシリアル・パラレル変換回路7と、シリアル・パラレル変換回路7によって変換した後の9ビットデータに付加されている識別ビットbit8’が真値であるときに、該9ビットデータの内の識別ビットbit8’を除く8ビットデータbit0’〜bit7’について偶数番目(所定位置)のビットbit0’, bit2’, bit4’およびbit6’を反転させるコード逆変換回路9と、を備えた構成である。
【0111】
コード逆変換回路9は、4個のNOTゲートを持つインバータ91と、4個の2入力切換スイッチを持つスイッチ92とを備えている。
【0112】
インバータ91は、8ビットデータbit0’〜bit7’の偶数番目のビットbit0’, bit2’, bit4’およびbit6’を反転させる。スイッチ92は、偶数番目のビットbit0’, bit2’, bit4’およびbit6’について、識別ビットbit8’が“0”のときはそのままスルーさせ、識別ビットbit8’が“1”のときはインバータ91の出力を選択する。
【0113】
本第2実施形態のデコーダでは、上述した第1実施形態のエンコーダが出力する9ビットシリアルコードを、シリアル・パラレル変換回路7により9ビットパラレルデータに変換し、該変換後の9ビットデータに付加されている識別ビットbit8’が真値であるときに、コード逆変換回路9により、該9ビットデータの内の識別ビットbit8’を除く8ビットデータbit0’〜bit7’について偶数番目のビットbit0’, bit2’, bit4’およびbit6’を反転する。なお、コード逆変換回路9が反転するビット位置は、第1実施形態のエンコーダにおいてコード変換回路3が反転するビット位置と同一であることが必要である。これにより、第1実施形態のエンコーダから出力された低EMI化9ビットシリアルコードを元の8ビットパラレルデータに復号することができる。
【0114】
以上のように、本第2実施形態のデコーダでは、コード逆変換回路9を、4個のビット反転用のNOTゲートと4個の変換または非変換を切り換える2入力切換スイッチとを備えた構成で実現できるから、ルックアップテーブルを用いた第1従来例に比べてはるかに少ない回路物量で低EMI化9ビットシリアルコードを復号するデコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【0115】
〔第3実施形態〕
図9は本発明の第3実施形態に係るデータ転送装置の構成図である。
【0116】
図9において、本実施形態のデータ転送装置は、データ送信回路110、データ受信回路120および伝送線路130を備えた構成であり、データ送信回路110に第1実施形態のエンコーダ111を備え、データ送信回路120に第2実施形態のデコーダ122を備えた構成である。
【0117】
データ送信回路110では、エンコーダ111において、変化点数計数回路1により、8ビットデータbit0〜bit7について、隣り合うビット間で値が変化する変化点数を計数し、該計数結果が3(所定数)を超えたときに真値となる識別ビットbit8’を出力し、またコード変換回路3においては、識別ビットbit8’が真値であるときに、8ビットデータbit0〜bit7の偶数番目(所定位置)のビットbit0, bit2, bit4およびbit6を反転し、該コード変換回路3によりコード変換した8ビットデータbit0’〜bit7’に識別ビットbit8’をMSBとして付加した9ビットデータbit0’〜bit8’を、パラレル・シリアル変換回路5によって9ビットシリアルコードに変換して出力する。9ビットシリアルコードは、出力回路112を介して伝送路130上に出力される。なお、出力回路112は、少なくとも出力バッファとデータ送信の制御を行う制御回路とを備えた構成である。
【0118】
データ受信回路120では、伝送路130上の9ビットシリアルコードを入力回路121を介して入力し、デコーダ122において、シリアル・パラレル変換回路7により、該9ビットシリアルコードを9ビットパラレルデータに変換し、コード逆変換回路9では、シリアル・パラレル変換回路7によって変換した後の9ビットデータに付加されている識別ビットbit8’が真値であるときに、該9ビットデータの内の識別ビットbit8’を除く8ビットデータbit0’〜bit7’について偶数番目(所定位置)のビットbit0’, bit2’, bit4’およびbit6’を反転させ、元の8ビットデータbit0〜bit7に復号する。
【0119】
このように、本第3実施形態のデータ転送装置では、データ送信回路110から変化点数を低減した9ビットシリアルコードを出力し、データ受信回路120で該9ビットシリアルコードを入力して復号することができるので、シリアルデータを転送する際の高周波成分を抑制し、低EMI化を実現することができる。また、データ送信回路110のエンコーダ111およびデータ受信回路120のデコーダ122を少ない回路物量で構成することができるので、装置コストを低減することができる。
【0120】
なお、以上説明した第1実施形態から第3実施形態までのエンコーダ、デコーダおよびデータ転送装置では、識別ビットbit8’を9ビットデータ(9ビットシリアルコード)bit0’〜bit8’のMSBに配置したが、LSBに配置するようにしてもよい。
【0121】
〔第4実施形態〕
図10は本発明の第4実施形態に係るエンコーダの回路構成図である。
【0122】
図10において、本実施形態のエンコーダは、変化点数計数回路2、コード変換回路3およびパラレル・シリアル変換回路5を備えた構成である。コード変換回路3およびパラレル・シリアル変換回路5については、第1実施形態のエンコーダと同じ構成であるので、ここでは、変化点数計数回路2について詳細に説明する。
【0123】
変化点数計数回路2は、8個の2入力EXOR(排他的論理和)ゲートを持つ変化点検出回路21と、計数回路22と、2入力ANDゲート23と、2入力ORゲート24と、ディレイ回路25とを備えている。
【0124】
変化点検出回路21の内、上方の7個の2入力EXORゲートでは、第1実施形態と同様に、隣り合うビット(bit0とbit1、bitとbit2、bit2とbit3、bit3とbit4、bit4とbit5、bit5とbit6、bit6とbit7、bit7とbit8)をそれぞれ入力して、互いに異なる値を持ってビット境界に変化点が発生したか否かを検出している。また、追加した最下方の2入力EXORゲートには、8ビットデータのLSB(bit0)と識別ビットbit8’をディレイ回路25で所定時間遅延した識別ビットbit8”を入力して、互いに異なる値を持ってビット境界に変化点が発生したか否かを検出している。
【0125】
つまり、変化点検出回路21では、8ビットデータbit0〜bit7のLSB側に当該エンコーダが1つ前に扱った9ビットシリアルコードのMSB(識別ビットbit8”)を追加した9ビットデータを検出対象のデータとしている。したがって、ディレイ回路25は、当該エンコーダが8ビットデータを入力して9ビットシリアルコードを出力するまでの1周期の時間だけ遅延させる遅延回路か、或いは、該周期の中盤のタイミングで識別ビットbit8’をセットするフリップフロップで構成すればよい。
【0126】
計数回路22は、8個の2入力EXORゲートの出力を入力して、検出対象の9ビットデータの変化点を計数し、該計数結果が4(所定数)を超えたときに真値“1”となる信号Σ>4を出力すると共に、該計数結果が4(所定数)に等しいときに真値“1”となる信号Σ=4を出力する。例えば、8個の1ビット値の加算の場合、とりうる値は「0000」「0001」「0010」「0011」「0100」「0101」「0110」「0111」「1000」の9種類になる。このため、信号Σ=4は「0100」と比較することにより、また、信号Σ>4はbitとbit3の論理和(OR)と、Σ=4の否定との論理積(AND)をとることにより、算出することができる。
【0127】
2入力ANDゲート23では、8ビットデータのMSB(bit7)と計数回路22の出力信号Σ=4との論理積をとり、2入力ORゲート24では、該2入力ANDゲート23の出力と計数回路22の出力信号Σ>4との論理和をとっている。
【0128】
これにより、識別ビットbit8’は、検出対象の9ビットデータの変化点数が所定数4を超えたとき、或いは、検出対象の9ビットデータの変化点数が所定数4に等しく且つ8ビットデータのMSB(bit7)が真値であるときに真値となる。
【0129】
次に、本第4実施形態のエンコーダにおける原理的説明、即ち識別ビットbit8’の生成条件や9ビットシリアルコードにおける配置等についての説明を行い、また、統計的解析から9ビットシリアルコードにおける変化点数の削減効果を導く。
【0130】
なお、上述のように、本第4実施形態では、8ビットデータbit0〜bit7のLSB側に当該エンコーダが1つ前に扱った9ビットシリアルコードのMSB(識別ビットbit8”)を追加した9ビットデータ(bit8”, bit0〜bit7)を検出対象のデータとしている。
【0131】
したがって、上記[性質2]から、8個の変化点を持つ9ビットデータについて1ビットおきに反転すると、反転後の9ビットデータの変化点数は0個になる。同様に、7個の変化点を持つときは1個に、6個の変化点を持つときは2個に、5個の変化点を持つときは3個に、4個の変化点を持つときは4個に、3個の変化点を持つときは5個に、2個の変化点を持つときは6個に、1個の変化点を持つときは7個に、0個の変化点を持つときは8個になる。
【0132】
なお、本実施形態では、n=8であるが変化点数の検出対象データを1ビット拡張しているので、((n+1)−1)/2=4.0以下で最大の整数値4を変化点数計数回路2における所定数M’とし、また、コード変換回路3では8ビットデータbit0〜bit7の偶数番目のビット(bit0, bit2, bit4, bit6)を反転している。
【0133】
コード変換回路3は、9ビットデータ(bit8”, bit0〜bit7)については奇数番目のビットを反転しており、該エンコーダが1つ前に扱った9ビットシリアルコードのMSB(識別ビットbit8”)および8ビットデータのMSB(bit7)を反転ビットとしていないことに留意すべきである。つまり、9ビットデータ(bit8”, bit0〜bit7)の変化点数が0個から4個のときには、コード変換回路3は変換を行わずに8ビットデータbit0’〜bit7’の変化点数も0個から4個のままであり、9ビットデータ(bit8”, bit0〜bit7)の変化点数が5個から8個のときには、コード変換回路3は変換を行って8ビットデータbit0’〜bit7’の変化点数は3個から0個に削減される。したがって、変換後の8ビットデータbit0’〜bit7’の変化点数は高々M’=4に削減されたことになる。
【0134】
ここで、本第4実施形態のエンコーダによって生成される9ビットシリアルコードの具体例を図11に例示する。なお、以下の説明では、本実施形態のエンコーダによって生成されるシリアルコードがデータ転送装置のデータ送信回路側で用いられることを前提として、「転送」という語を使用する。
【0135】
図11(a)には、第1実施形態の図2と同様に、対比を行うため、転送単位を8ビットとして単なるパラレル・シリアル変換により生成される8ビットシリアルコード(bit0〜bit7)を4単位分示している。また、図11(b)には、本実施形態のエンコーダによって生成され転送単位を9ビットとする9ビットシリアルコード(bit0’〜bit8’)を4単位分示す。
【0136】
ここで、両者のデータの変化点数について比較すると、図11(a)では、第1転送データから第4転送データまで順に0個,1個,7個,3個の変化点を持ち、4個の転送データの境界に2個の変化点を持つので、合計で13個の変化点を持つのに対し、図11(b)では、第1転送データから第4転送データまで順に0個,1個,0個,4個の変化点を持ち、4個の転送データの境界に2個の変化点を持つので、合計で7個の変化点を持っている。つまり、本具体例では、本実施形態のエンコーダにより、データの変化点数を13から7に削減できたことになる。
【0137】
上述したように、上述した第1実施形態のエンコーダでは、変化点数計数回路1における所定数をM=3とし、コード変換回路3において、識別ビットbit8’が“1”のときに8ビットデータbit0〜bit7の偶数番目のビットを反転して、コード変換手段回路3の出力である8ビットデータbit0’〜bit7’の変化点数を高々M=3個におさえている。また、パラレル・シリアル変換回路5において、コード変換手段回路3の出力である8ビットデータbit0’〜bit7’のMSB側に識別ビットbit8’を付加した9ビットシリアルコード(bit0’〜bit8’)の変化点数を高々M+1=4個におさえている。さらに、シリアルデータ転送における1転送単位(9ビットシリアルコード)当たりの変化点数を高々M+2=5個におさえている。
【0138】
これに対して、本第4実施形態のエンコーダでは、変化点数計数回路2において、変化点を検出する対象データを1ビット拡張した9ビットデータ(bit8”, bit0〜bit7)とし、所定数M’を(n/2)=4.0以下で最大の整数値4としている。そして、検出対象の9ビットデータの変化点数が所定数4を超えたとき、或いは、検出対象の9ビットデータの変化点数が所定数4に等しく且つ8ビットデータのMSB(bit7)が真値であるときに、識別ビットbit8’を真値にして、コード変換手段回路3において8ビットデータbit0〜bit7の偶数番目ビットを反転することにより、コード変換手段回路3の出力である8ビットデータbit0’〜bit7’の変化点数を高々M’=4個におさえている。そして、9ビットシリアルコード(bit0’〜bit8’)の変化点数を高々M’=4個におさえ、さらに、シリアルデータ転送における1転送単位(9ビットシリアルコード)当たりの変化点数も高々M’=4個におさえている。
【0139】
まず、本第4実施形態において、上記の第1実施形態のようにシリアルデータ転送における1転送単位(9ビットシリアルコード)当たりの変化点数が9ビットシリアルコード(bit0’〜bit8’)の変化点数よりも1個増えないのは、変化点数計数回路2において、変化点を検出する対象データを1ビット拡張し、8ビットデータbit0〜bit7のLSB側に当該エンコーダが1つ前に扱った9ビットシリアルコードのMSB(識別ビットbit8”)を追加した9ビットデータ(bit8”, bit0〜bit7)を検出対象のデータとしたことによる。つまり、第1実施形態では、図3を参照して説明したように、データの境界が制御不可能な変化点となっていたが、本第4実施形態では、データの境界を変化点の検出対象とすることにより、データの境界を制御可能な変化点にすることができたためである。
【0140】
次に、本第4実施形態において、第1実施形態のように9ビットシリアルコード(bit0’〜bit8’)の変化点数が8ビットデータbit0’〜bit7’の変化点数よりも1個増えないのは、変化点数計数回路2において、識別ビットbit8’が真値となる条件に、「検出対象の9ビットデータ(bit8”, bit0〜bit7)の変化点数が所定数M’=4に等しく且つ8ビットデータbit0〜bit7のMSB(bit7)が真値であるとき」という条件を加えたことによる。つまり、第1実施形態では、図3を参照して説明したように、8ビットデータbit0’〜bit7’と識別ビットbit8’とのビット境界が制御不可能な変化点となっていたが、本実施形態では、該ビット境界で変化点が発生しないように回路を工夫することにより、該ビット境界を制御可能な変化点にしたためである。
【0141】
以下では、上記追加条件を逆説的に導くことにする。
【0142】
まず、9ビットシリアルコード(bit0’〜bit8’)の変化点数が(M’+1)になり得るのは、変化点数計数回路2における計数結果が所定数M’に等しいときのみである。この時、計数結果が所定数M’を超えていないので本来の識別ビットbit8’は偽値である。本実施形態では識別ビットbit8’が9ビットデータbit0’〜bit8’のMSBに配置されており、8ビットデータbit0’〜bit7’のMSB(bit7’)と識別ビットbit8’とのビット境界に変化点が発生する条件は、識別ビットbit8’が偽値であるのでMSB(bit7’)が真値のときのみである。一方、変化点を検出する対象データ(bit8”, bit0〜bit7)のビット数は(n+1)=9で奇数であるので、変化点の計数結果が所定数M’=4に等しいときは、コード変換回路3による変換を行っても行わなくても変化点数は4のままで変化しない。
【0143】
したがって、8ビットデータbit0〜bit7のMSB(bit7)がコード変換回路3におけるビット反転の対象でない場合には、変化点数計数回路2の計数結果が所定数M’=4に等しく且つ8ビットデータbit0〜bit7のMSB(bit7)が真値のときに識別ビットbit8’を真値にすれば、コード変換回路3によるビット反転が行われても8ビットデータbit0’〜bit7’のMSB(bit7’)の値は変わらず真値のままであるので、8ビットデータbit0’〜bit7’のMSB(bit7’)と識別ビットbit8’とのビット境界に変化点が発生しなくなる。その結果として、9ビットシリアルコード(bit0’〜bit8’)の変化点数を高々M’=4に抑えることができるのである。
【0144】
これを具体例を挙げて説明する。変化点数が4の9ビットデータを「001100110」とする(MSB(bit7)=0の例)とき、コード変換回路3によるビット反転は行われないので、変換後の9ビットデータは「001100110」のままであり、MSB側に識別ビットbit8’=0を付加しても変化点は発生せずに変化点数は4である。また、変化点数が4の9ビットデータを「101100111」とする(MSB(bit7)=1の例)とき、コード変換回路3によるビット反転が行われるが、変換後には変化点数が4の9ビットデータ「111001101」となり、MSB側に識別ビットbit8’=1を付加しても変化点は発生せずに変化点数は4である。
【0145】
なお、上述のように、8ビットデータbit0’〜bit7’と識別ビットbit8’とのビット境界を制御可能な変化点にするためには、「検出対象の9ビットデータ(bit8”, bit0〜bit7)の変化点数が所定数M’=4に等しく且つ8ビットデータbit0〜bit7のMSB(bit7)が真値であるときに識別ビットbit8’を真値とする」条件を加えることの前提として、「識別ビットbit8’が9ビットデータbit0’〜bit8’のMSBに配置されること」、「変化点を検出する対象データのビット数が奇数であること」、並びに、「8ビットデータbit0〜bit7のMSB(bit7)がコード変換回路3におけるビット反転の対象でないこと」の各条件が必要である。ちなみに、変化点を検出する対象データのビット数が偶数である場合には、コード変換回路3による変換を行っても行わなくても変化点数が変化しないという状態が存在しない。
【0146】
次に、統計的解析から本第4実施形態のエンコーダの9ビットシリアルコードにおける変化点数の削減効果を導く。
【0147】
図12は、本実施形態により生成される9ビットシリアルコードをデータ転送する際のデータ境界まで含めたものについて、変化点数の発生頻度を変化点数毎に棒グラフで示し、またその頻度の累積を折れ線グラフで示したものである。上述のように、本実施形態のエンコーダでは、シリアルデータ転送における1転送単位(9ビットシリアルコード)当たりの変化点数を高々M’=4個におさえているが、このことは、図12からも、「変化点数が0から4の範囲に分布している」として読みとることができる。
【0148】
次に、各データの変化点数の平均値を算出し、その比較によって本実施形態のエンコーダの9ビットシリアルコードにおける変化点数の削減効果を導く。
【0149】
まず、何も施さない通常の8ビットデータについて、シリアルデータ転送におけるデータ境界まで含めて変化点数の平均値を計算すると、第1実施形態でも示したように0.5×8=4.0である。これに対して、本実施形態により生成される9ビットシリアルコードをデータ転送する際のデータ境界まで含めたものについて算出すると、図12の分布から、(18+72×2+168×3+252×4)/512=3.2695≒3.27として求められる。つまり、本実施形態のエンコーダによって8ビットデータを9ビットシリアルコードに変換してシリアルデータ転送する場合において、データ境界の変化点の発生を考慮したとしても、変化点数を約18.25%削減できたことになる。
【0150】
さらに、図13には、何も施さない(本実施形態のエンコーダによるコード変換を施さない)通常の10ビットデータについて変化点数の発生頻度を変化点数毎に棒グラフで示し、またその頻度の累積を折れ線グラフで示す。図13を参照すると、本実施形態により生成される9ビットシリアルコードをデータ転送する際のデータ境界まで含めた変化点数の発生分布(図12)は、10ビットデータにおける変化点数の発生分布(図13)の左半分に一致しており、8ビットデータを9ビットデータに変換して変化点数を削減する手法としては、本実施形態の構成が限界に達しているといえる。
【0151】
最後に具体的な回路構成について検討する。
【0152】
本第4実施形態では、変化点数計数回路2を、変化点を検出する8個の2入力EXORゲート、変化点数を計数する加算回路、2入力ANDゲート、2入力ORゲートおよびディレイ回路を備えた構成で、コード変換回路3を、4個のビット反転用のNOTゲートおよび4個の変換または非変換を切り換える2入力切換スイッチを備えた構成でそれぞれ実現している。このため、ルックアップテーブルを用いた第1従来例と比較すると、はるかに少ない回路物量で低EMI化9ビットシリアルコードを出力するエンコーダを構成することができる。つまり、回路コスト、ひいては適用される製品コストを低減することができる。
【0153】
また、変化点数が少ないこと、即ち電気信号の変化が少ないことによって回路の消費電力も削減されるので、本実施形態のエンコーダから出力される9ビットシリアルコードを用いる回路の消費電力を低減することも可能である。
【0154】
なお、以上説明した第1実施形態および第4実施形態のエンコーダでは、コード変換回路3において、8ビットデータbit0〜bit7の偶数番目のビットbit0, bit2, bit4およびbit6を反転させることとしたが、奇数番目のビットbit1, bit3, bit5およびbit7を反転させるようにしてもよい。
【0155】
また、第2実施形態のデコーダでは、コード逆変換回路9において、識別ビットbit8’が真値であるときに、9ビットデータの内の識別ビットbit8’を除く8ビットデータbit0’〜bit7’について偶数番目のビットbit0’, bit2’, bit4’およびbit6’を反転させることとしたが、奇数番目のビットbit1’, bit3’, bit5’およびbit7’を反転させるようにしてもよい。
【0156】
さらに、第3実施形態のデータ転送装置のように、これらエンコーダおよびデコーダを組み合わせて使用する場合には、両者間でビット反転させる位置を一致させておく必要がある。
【0157】
〔第5実施形態〕
図14は本発明の第5実施形態に係るエンコーダの回路構成図である。
【0158】
図14において、本実施形態のエンコーダは、パラレル・シリアル変換回路5a、変化点数計数回路1aおよびコード変換回路3aを備えた構成である。
【0159】
上述した第1実施形態および第4実施形態のエンコーダにおいては、8ビットパラレルデータについて、変化点数計数回路1,2により変化点数を計数して識別ビットbit8’を生成し、コード変換回路3によるコード変換または非変換を行った後に、パラレル・シリアル変換回路5による変換を行って9ビットシリアルコードを出力した。これに対し、本第5実施形態のエンコーダでは、パラレル・シリアル変換回路5aにより変換された8ビットシリアルデータについて、変化点数計数回路1aにより変化点数を計数して識別ビットbit8’を生成し、コード変換回路3aによるコード変換または非変換を行った後に、識別ビットbit8’を付加した9ビットシリアルコードを出力する。
【0160】
このように、本実施形態のエンコーダでは、8ビットシリアルデータについて処理を行うので、時間的に分けた2つのタイムステージで行う必要がある。すなわち、パラレル・シリアル変換回路5aによる変換、並びに、変化点数計数回路1aによる変化点数検出、計数および識別ビットbit8’の生成を行う第1タイムステージと、コード変換回路3aによるビット反転およびコード出力を行う第2タイムステージである。また、各タイムステージ内でもビット単位のタイミング制御が必要となる。
【0161】
したがって、ここでは、タイムステージを刻むタイミング信号として転送周期クロックTCLKが与えられ、ビット単位のビット処理期間を刻むタイミング信号としてビットクロックBCLKが与えられるものとする。本第5実施形態では、9ビットのシリアルコードを生成するので、9個のビットクロックBCLKで1個の転送周期クロックTCLKを刻むことになる。また、1タイムステージにおいて9ビットデータのLSBの処理期間であることを示す信号TLSBと、9ビットデータのMSBの処理期間であることを示す信号TMSBも与えられる。なお、これらのタイミング信号は、例えば当該エンコーダから出力される9ビットシリアルコードをデータ転送する際に必要となるものであり、これらタイミング信号はデータ転送装置の出力回路等で生成されるのでそれらを流用すればよく、別途回路を必要とするものではない。
【0162】
パラレル・シリアル変換回路5aでは、入力された8ビットパラレルデータを8ビットシリアルデータに変換するが、その際に、識別ビットを挿入するための空き時間を確保するために、識別ビットに対応するダミービット(図示せず)を追加する。従って、パラレル・シリアル変換回路5aの出力は、入力された8ビットパラレルデータに対応する8ビットシリアルデータとダミービットとを含むので、9ビットである。
【0163】
変化点数計数回路1aは、隣り合うビットを保持するフリップフロップ11a,12aと、変化点検出用の2入力EXORゲート13aと、変化点数を計数する計数回路16aと、LSB処理期間での計数を禁止するNOTゲート14aおよび2入力ANDゲート15aとを備えた構成である。
【0164】
変化点数計数回路1aでは、8ビットシリアルデータbit0〜bit7とダミービットがビットクロックBCLKに基づき順次フリップフロップ11a,12aに供給される。したがって、LSB処理期間を除く各ビット処理期間では、フリップフロップ11aおよび12aには隣り合うビット(順次、bit0とbit1、bit1とbit2、bit2とbit3、bit3とbit4、bit4とbit5、bit5とbit6、bit6とbit7、bit7とbit8)が保持されることとなり、フリップフロップ11aおよび12aの出力について2入力EXORゲート13aにより排他的論理和をとることにより、隣り合うビットの変化点を検出する。この2入力EXORゲート13aの出力を、LSB処理期間を除く各ビット処理期間についてビットクロックBCLKに基づき計数回路16aでカウントすることにより、8ビットシリアルデータbit0〜bit7の変化点数が計数されることになる。また、計数回路12では、計数結果が3を超えたときに真値“1”となる識別ビットbit8’を出力する。
【0165】
コード変換回路3aは、8ビットシリアルデータbit0〜bit7とダミービットを順次出力するシフトレジスタ31aと、識別ビットbit8’を保持するフリップフロップ32a,33aと、偶奇信号を出力するカウンタ34aと、2入力ANDゲート35aと、ビット反転用のNOTゲート36aと、変換または非変換を切り換える2入力切換スイッチ37aと、8ビットデータbit0’〜bit7’に識別ビットbit8’を(ダミービットに代えて)付加して出力するゲート群(NOTゲート36a、2入力ANDゲート39a,40aおよび2入力ORゲート41a)と、を備えた構成である。
【0166】
コード変換回路3aでは、現タイムステージの最初のタイミングにおいて、シフトレジスタ31aには前タイムステージで変化点計数回路1aが扱った8ビットシリアルデータbit0〜bit7が保持されている。また、識別ビットbit8’については、前タイムステージのMSB処理期間にフリップフロップ32aに保持され、現タイムステージの最初のタイミングでフリップフロップ33aに保持される。つまり、シフトレジスタ31aおよびフリップフロップ32a,33aは、2つのタイムステージで処理するために該タイムステージの境界で必要となる保持手段である。
【0167】
カウンタ34aは、ビットクロックBCLKを計数して、コード変換回路3aが現在8ビットシリアルデータbit0〜bit7の何桁目を処理しているかを保持する。したがって、カウンタ34aの出力の1桁目を8ビットシリアルデータbit0〜bit7の偶数番目または奇数番目を示す信号として使用できる。本実施形態では、第1実施形態と同様に、偶数番目のビットbit0, bit2, bit4およびbit6を反転させるので、カウンタ34a出力の1桁目の負論理信号を偶数番目信号(上述のように、本明細書ではビットデータの1桁目はビットbit0としている)として使用する。
【0168】
2入力ANDゲート35aでは、識別ビットbit8’と偶数番目信号の論理積をとり、該2入力ANDゲート35aの出力に基づき、2入力切換スイッチ37aにおけるシフトレジスタ31a出力のスルーまたはビット反転の切換制御を行う。これにより、2入力切換スイッチ37aからは、識別ビットbit8’が1のときに偶数番目をビット反転し、識別ビットbit8’が0のときにそのままスルーさせた8ビットシリアルデータbit0’〜bit7’が出力されることになる。
【0169】
さらに、8ビットシリアルデータbit0’〜bit7’は、2入力ANDゲート40aによりタイムステージのMSB処理期間を除く期間の出力に制限され、2入力ORゲート41aを介して9ビットシリアルコードの先頭から8ビットとして出力される。他方、識別ビットbit8’は、2入力ANDゲート39aによりタイムステージのMSB処理期間の出力に制限され、2入力ORゲート41aを介して9ビットシリアルコードのMSBとして出力される。以上により、2入力ORゲート41aからは、8ビットシリアルデータbit0’〜bit7’のMSB側に識別ビットbit8’を付加した9ビットシリアルコードが出力されることになる。
【0170】
本第5実施形態のエンコーダにおいても、第1実施形態と同様に、変化点数計数回路1aにおいて、8ビットデータについて検出した変化点数が所定数M(=3)を超えるときに、コード変換回路3aにより8ビットデータのビットを1ビットおきに反転しているので、変換後の8ビットデータの変化点数を高々M(=3)に削減できる。その結果として、当該エンコーダから出力される9ビットシリアルコードの変化点数をより少なくして、該9ビットシリアルコードをシリアル転送する際の高周波成分を抑制し、低EMI化を実現することができる。
【0171】
具体的構成については、本第5実施形態徴のエンコーダでは、第1実施形態とは異なり8ビットシリアルデータについて処理を行うので、変化点数計数回路1aおよびコード変換回路3aによる処理を時間的に分けた2つの段階で行う必要があり、また、段階内でもビット単位のタイミング制御が必要となるので、第1実施形態のエンコーダと比べて多少回路物量が増大するが、ルックアップテーブルを用いた第1従来例に比べるとはるかに少ない回路物量で低EMI化9ビットシリアルコードを出力するエンコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【0172】
また、第1実施形態と同様に、変化点数が少ないこと即ち電気信号の変化が少ないことによって回路の消費電力が削減され、本実施形態のエンコーダから出力される9ビットシリアルコードを用いる回路の消費電力を低減することも可能である。
【0173】
〔第6実施形態〕
次に、図15は本発明の第6実施形態に係るデコーダの回路構成図である。
【0174】
図15において、本実施形態のデコーダは、第1、第4または第5実施形態のエンコーダが出力する9ビットシリアルコードを入力し、該9ビットシリアルコードに付加されている識別ビット(bit8’)が真値であるときに、該9ビットデータの内の前記識別ビットを除く8ビットデータbit0’〜bit7’について偶数番目(所定位置)のビットbit0’, bit2’, bit4’およびbit6’を反転させるコード逆変換回路9aと、該コード逆変換回路9aが出力する8ビットシリアルデータを8ビットパラレルデータに変換するシリアル・パラレル変換回路7aと、を備えた構成である。
【0175】
上述した第2実施形態のデコーダにおいては、シリアル・パラレル変換回路7により変換された8ビットパラレルデータについて、コード逆変換回路9によるコード変換または非変換を行って8ビットパラレルデータを出力したのに対し、本第6実施形態のデコーダでは、入力した9ビットシリアルコードの内の識別ビットを除く8ビットシリアルデータについて、コード逆変換回路9aによるコード変換または非変換を行った後に、シリアル・パラレル変換回路7aによる変換を行って8ビットパラレルデータを出力する。
【0176】
また、本第6実施形態のデコーダでは、MSBに識別ビット(bit8’)が付加されている9ビットシリアルコードについて処理を行うので、時間的に分けた2つのタイムステージで行う必要がある。すなわち、9ビットシリアルコードを入力して8ビットシリアルデータと識別ビットとを分けて保持手段に保持する第1タイムステージと、コード逆変換回路9aによるビット反転、並びに、シリアル・パラレル変換回路7aによる変換を行う第2タイムステージである。
【0177】
したがって、上記第5実施形態と同様に、タイムステージを刻むタイミング信号として転送周期クロックTCLKが与えられ、ビット単位のビット処理期間を刻むタイミング信号としてビットクロックBCLKが与えられ、また、1タイムステージにおいて9ビットデータのMSBの処理期間であることを示す信号TMSBも与えられるものとする。
【0178】
コード逆変換回路9aは、入力した9ビットシリアルコードを8ビットシリアルデータ(bit0’〜bit7’)と識別ビット(bit8’)に分けて出力するゲート群(NOTゲート91aおよび2入力ANDゲート92a,93a)と、8ビットシリアルデータを順次出力するシフトレジスタ94aと、識別ビットbit8’を保持するフリップフロップ95a,96aと、偶奇信号を出力するカウンタ97aと、2入力ANDゲート98aと、ビット反転用のNOTゲート99aと、変換または非変換を切り換える2入力切換スイッチ100aと、を備えた構成である。
【0179】
第1タイムステージにおいては、入力した9ビットシリアルコードについて、2入力ANDゲート92aによりタイムステージのMSB処理期間を除く期間に制限して、8ビットシリアルデータ(bit0’〜bit7’)を順次シフトレジスタ94aに取り込む。他方、2入力ANDゲート93aによりタイムステージのMSB処理期間に制限して、識別ビット(bit8’)をフリップフロップ95aに取り込む。なお、フリップフロップ95aにおいて、識別ビット(bit8’)をセットするタイミング信号をTMSB’としているのは、タイミング設計上、信号TMSBよりも少なくとも2入力ANDゲート93aの信号伝搬遅延時間分遅れた信号TMSB’を使用すべきだからである。
【0180】
第2タイムステージでは、最初のタイミングにおいて、シフトレジスタ94aには前タイムステージで取り込んだ8ビットシリアルデータ(bit0’〜bit7’)が保持されている。また、識別ビットbit8’については、前タイムステージのMSB処理期間にフリップフロップ95aに保持され、現タイムステージの最初のタイミングでフリップフロップ96aに保持されている。
【0181】
カウンタ97aは、ビットクロックBCLKを計数して、コード変換処理において現在8ビットシリアルデータ(bit0’〜bit7’)の何桁目を処理しているかを保持する。したがって、カウンタ97aの出力の1桁目を8ビットシリアルデータ(bit0’〜bit7’)の偶数番目または奇数番目を示す信号として使用できる。本第6実施形態では、第1、第4または第5実施形態に対応して、偶数番目のビットbit0’, bit2’, bit4’およびbit6’を反転させるので、カウンタ97a出力の1桁目の負論理信号を偶数番目信号として使用する。
【0182】
2入力ANDゲート98aでは、識別ビットbit8’と偶数番目信号の論理積をとり、該2入力ANDゲート98aの出力に基づき、2入力切換スイッチ100aにおけるシフトレジスタ94a出力のスルーまたはビット反転の切換制御を行う。これにより、2入力切換スイッチ100aからは、識別ビットbit8’が1のときに偶数番目をビット反転し、識別ビットbit8’が0のときにそのままスルーさせた8ビットシリアルデータbit0’〜bit7’が出力されることになる。
【0183】
シリアル・パラレル変換回路7aでは、入力された8ビットシリアルデータbit0’〜bit7’を8ビットパラレルデータbit0〜bit7に変換する。
【0184】
本第6実施形態のデコーダでは、第1、第4または第5実施形態のエンコーダが出力する9ビットシリアルコードを入力し、該9ビットシリアルコードに付加されている識別ビットbit8’が真値であるときに、コード逆変換回路9aにより、該9ビットデータの内の識別ビットbit8’を除く8ビットデータbit0’〜bit7’について偶数番目のビットbit0’, bit2’, bit4’およびbit6’を反転し、コード逆変換回路9aが出力する8ビットデータをシリアル・パラレル変換回路7aにより8ビットパラレルデータに変換する。
【0185】
なお、コード逆変換回路9aが反転するビット位置は、第1、第4または第5実施形態のエンコーダにおいてコード変換回路3または3aが反転するビット位置と同一であることが必要である。これにより、第1、第4または第5実施形態のエンコーダから出力された低EMI化9ビットシリアルコードを元の8ビットパラレルデータに復号することができる。
【0186】
以上のように、本第6実施形態のデコーダでは、コード逆変換回路9aを、タイミング制御用の回路を除けば、9ビットシリアルコードから8ビットデータと識別ビットとを分離するゲート群と、8ビットシリアルデータを順次出力するシフトレジスタと、識別ビットを保持するフリップフロップと、ビット反転用のNOTゲートと、変換または非変換を切り換える2入力切換スイッチと、を備えた構成で実現できる。このように、上記第2実施形態のデコーダとは異なり9ビットシリアルコードについて処理を行うので、第2実施形態のデコーダと比べて多少回路物量が増大するが、ルックアップテーブルを用いた第1従来例に比べるとはるかに少ない回路物量で低EMI化9ビットシリアルコードを復号するデコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【0187】
〔第7実施形態〕
図16は本発明の第7実施形態に係るデータ転送装置の構成図である。
【0188】
図16において、本実施形態のデータ転送装置は、データ送信回路110a、データ受信回路120aおよび伝送線路130を備えた構成であり、データ送信回路110aに第5実施形態のエンコーダ111aを備え、データ送信回路120aに第6実施形態のデコーダ122aを備えた構成である。
【0189】
データ送信回路110aでは、エンコーダ111aにおいて、パラレル・シリアル変換回路5aにより変換された8ビットシリアルデータについて、変化点数計数回路1aにより隣り合うビット間で値が変化する変化点数を計数し、該計数結果が3(所定数)を超えたときに真値となる識別ビット(bit8’)を出力し、また、コード変換回路3aにおいては、識別ビットが真値であるときに、8ビットシリアルデータ(bit0〜bit7)の偶数番目(所定位置)のビット(bit0, bit2, bit4およびbit6)を反転し、該コード変換した8ビットシリアルデータ(bit0’〜bit7’)に識別ビット(bit8’)をMSBとして付加した9ビットシリアルコード(bit0’〜bit8’)を出力する。
【0190】
この9ビットシリアルコードは、出力回路112を介して伝送路130上に出力される。なお、出力回路112は、少なくとも出力バッファとデータ送信の制御を行う制御回路とを備えた構成である。
【0191】
一方、データ受信回路120aでは、伝送路130上の9ビットシリアルコードを入力回路121を介して入力し、デコーダ122aにおいては、9ビットシリアルコードに付加されている識別ビット(bit8’)が真値であるときに、コード逆変換回路9aにより、該9ビットデータの内の識別ビットを除く8ビットデータ(bit0’〜bit7’)について偶数番目(所定位置)のビット(bit0’, bit2’, bit4’およびbit6’)を反転し、コード逆変換回路9aが出力する8ビットデータをシリアル・パラレル変換回路7aにより8ビットパラレルデータに変換することにより、元の8ビットデータbit0〜bit7を得る。
【0192】
このように、本実施形態のデータ転送装置では、データ送信回路110aから変化点数を低減した9ビットシリアルコードを出力し、データ受信回路120aで該9ビットシリアルコードを入力して復号することができるので、シリアルデータを転送する際の高周波成分を抑制し、低EMI化を実現することができる。また、データ送信回路110aのエンコーダ111aおよびデータ受信回路120aのデコーダ122aを少ない回路物量で構成することができるので、装置コストを低減することができる。
【0193】
なお、以上説明した第5実施形態から第7実施形態までのエンコーダ、デコーダおよびデータ転送装置では、識別ビットbit8’を9ビットデータ(9ビットシリアルコード)bit0’〜bit8’のMSBに配置したが、LSBに配置するようにしてもよい。
【0194】
〔第8実施形態〕
図17は本発明の第8実施形態に係るエンコーダの回路構成図である。
【0195】
本実施形態のエンコーダは、第4実施形態において第1実施形態のエンコーダに対して行った変形を、第5実施形態のエンコーダに対して行ったものである。
【0196】
図17において、本実施形態のエンコーダは、変化点数計数回路2a、コード変換回路3aおよびパラレル・シリアル変換回路5aを備えた構成である。
【0197】
コード変換回路3aおよびパラレル・シリアル変換回路5aについては、第5実施形態のエンコーダと同等の構成であるので、以下では、変化点数計数回路2aについて詳細に説明する。
【0198】
本第8実施形態のエンコーダにおいても、8ビットシリアルデータについて処理を行うので、上記第5実施形態と同様に、第1および第2の2つのタイムステージに分けて処理を行い、各タイムステージを刻むタイミング信号として転送周期クロックTCLKが与えられ、ビット単位のビット処理期間を刻むタイミング信号としてビットクロックBCLKが与えられ、また、1タイムステージにおいて9ビットデータのLSBの処理期間であることを示す信号TLSB、並びに、1タイムステージにおいて9ビットデータのMSBの処理期間であることを示す信号TMSBも与えられる。
【0199】
変化点数計数回路2aは、隣り合うビットを保持するフリップフロップ21a,22aと、LSB処理期間でフリップフロップ22aに前タイムステージの識別ビットbit8”を入力するための2入力ANDゲート23aおよび2入力ORゲート24aと、変化点検出用の2入力EXORゲート25aと、変化点数を計数する計数回路26aと、計数回路26aの結果が4に等しく且つ8ビットシリアルデータのMSB(bit7)が真値であるときに識別ビットbit8’を真値とするための2入力ANDゲート27a,28aおよび2入力ORゲート29aとを備えた構成である。
【0200】
変化点数計数回路2aでは、第5実施形態と同様に、8ビットシリアルデータbit0〜bit7とダミービットがビットクロックBCLKに基づき順次フリップフロップ21a,22aに供給される。したがって、LSB処理期間を除く各ビット処理期間では、フリップフロップ21aおよび22aには隣り合うビット(順次、bit0とbit1、bit1とbit2、bit2とbit3、bit3とbit4、bit4とbit5、bit5とbit6、bit6とbit7、bit7とbit8)が保持されることとなり、フリップフロップ21aおよび22aの出力について2入力EXORゲート25aにより排他的論理和をとることにより、8ビットシリアルデータbit0〜bit7について変化点数が検出される。
【0201】
一方、LSB処理期間では、フリップフロップ21aには8ビットシリアルデータのLSB(bit0)が入力され、フリップフロップ22aには2入力ANDゲート23aおよび2入力ORゲート24aを介して前タイムステージの識別ビットbit8”、即ちコード変換回路3aのフリップフロップ33aの出力が入力される。これらフリップフロップ21aおよび22aの出力について2入力EXORゲート25aにより排他的論理和をとることにより、8ビットシリアルデータのLSB(bit0)と識別ビットbit8”のビット境界における変化点発生の有無を検出できる。
【0202】
計数回路26aでは、2入力EXORゲート25aの出力を各ビット処理期間についてビットクロックBCLKに基づきカウントアップしていく。つまり、計数回路26aでは、検出対象を9ビットシリアルデータとして、該9ビットシリアルデータの変化点を計数し、計数結果が4(所定数)を超えたときに真値“1”となる信号Σ>4を出力すると共に、該計数結果が4(所定数)に等しいときに真値“1”となる信号Σ=4を出力する。例えば、カウンタの第3桁目出力を信号Σ=4とし、第3桁目出力と第4桁目出力との論理和を信号Σ>4とすることにより実現できる。
【0203】
2入力ANDゲート27aではフリップフロップ21aとMSB処理期間信号TMSBとの論理積をとって8ビットシリアルデータのMSB(bit7)を得て、2入力ANDゲート28aでは、該8ビットシリアルデータのMSB(bit7)と計数回路26aの出力信号Σ=4との論理積をとり、2入力ORゲート29aでは、該2入力ANDゲート28aの出力と計数回路26aの出力信号Σ>4との論理和をとっている。
【0204】
これにより、識別ビットbit8’は、検出対象の9ビットシリアルデータの変化点数が所定数4を超えたとき、或いは、検出対象の9ビットシリアルデータの変化点数が所定数4に等しく且つ8ビットシリアルデータのMSB(bit7)が真値であるときに真値となる。
【0205】
以上のように、本第8実施形態のエンコーダでは、変化点数計数回路2aにおいて、変化点を検出する対象データを1ビット拡張した9ビットシリアルデータ(bit8”, bit0〜bit7)とし、所定数M’をn/2=4.0以下で最大の整数値4とし、検出対象の9ビットシリアルデータの変化点数が所定数4を超えたとき、或いは、検出対象の9ビットシリアルデータの変化点数が所定数4に等しく且つ8ビットシリアルデータのMSB(bit7)が真値であるときに識別ビットbit8’を真値にする。また、コード変換手段回路3aにおいては、8ビットシリアルデータbit0〜bit7の偶数番目ビットを反転する。
【0206】
これにより、上記第4実施形態と同様に、コード変換手段回路3aの出力である8ビットシリアルデータbit0’〜bit7’の変化点数を高々M’=4個におさえ、また、9ビットシリアルコード(bit0’〜bit8’)の変化点数を高々M’=4個におさえ、さらに、シリアルデータ転送における1転送単位(9ビットシリアルコード)当たりの変化点数も高々M’=4個におさえることができる。結果として、転送データの境界に発生し得る変化点をも変化点数削減の対象として、転送データの全体にわたって低EMI化を確実に実現することができると共に、転送データに付加される付加情報(識別ビット)を含めたデータについて変化点数を削減して、低EMI化を確実に実現することができる。
【0207】
具体的構成については、本第8実施形態徴のエンコーダでは、上記第4実施形態とは異なり8ビットシリアルデータについて処理を行うので、変化点数計数回路2aおよびコード変換回路3aによる処理を時間的に分けた2つの段階で行う必要があり、また、段階内でもビット単位のタイミング制御が必要となるので、第4実施形態のエンコーダと比べて多少回路物量が増大する。しかし、ルックアップテーブルを用いた第1従来例に比べるとはるかに少ない回路物量で低EMI化9ビットシリアルコードを出力するエンコーダを構成することができ、回路コスト、ひいては適用される製品コストを低減することができる。
【0208】
以上説明した第5実施形態および第8実施形態のエンコーダでは、コード変換回路3aにおいて、8ビットデータbit0〜bit7の偶数番目のビットbit0, bit2, bit4およびbit6を反転させることとしたが、奇数番目のビットbit1, bit3, bit5およびbit7を反転させるようにしてもよい。
【0209】
また、第2実施形態のデコーダでは、コード逆変換回路9aにおいて、識別ビットbit8’が真値であるときに、9ビットシリアルコードの内の識別ビットbit8’を除く8ビットデータbit0’〜bit7’について偶数番目のビットbit0’, bit2’, bit4’およびbit6’を反転させることとしたが、奇数番目のビットbit1’, bit3’, bit5’およびbit7’を反転させるようにしてもよい。
【0210】
なお、第7実施形態のデータ転送装置のように、これらエンコーダおよびデコーダを組み合わせて使用する場合には、ビット反転させる位置を一致させておく必要がある。
【0211】
第3実施形態のデータ転送装置においては、データ送信回路110では第1実施形態のエンコーダ111または第4実施形態のエンコーダを使用し、データ受信回路120では第2実施形態のデコーダ122を使用する構成とし、また、第7実施形態のデータ転送装置においては、データ送信回路110aでは第5実施形態のエンコーダ111aまたは第8実施形態のエンコーダを使用し、データ受信回路120aでは第6実施形態のデコーダ122aを使用する構成としたが、データ送信回路側に第1、第4、第5または第8実施形態の何れのエンコーダを使用してもよく、また、データ受信回路側に第2または第6実施形態の何れのデコーダを使用してもよい。つまり、データ転送装置におけるエンコーダおよびデコーダの組み合わせは任意である。
【0212】
〔第9実施形態〕
図18は本発明の第9実施形態に係るデータ転送装置の構成図である。
【0213】
図18において、本実施形態のデータ転送装置は、データ送信回路150、データ受信回路160および伝送線路170を備えた構成であり、データ送信回路150にコード生成部151および出力回路152を備え、データ送信回路160に入力回路161およびコード復号部162を備えた構成である。
【0214】
データ送信回路150のコード生成部151は、変化点数計数回路1aおよびコード変換回路3aを備えた構成であり、第5実施形態のエンコーダ(図14参照)におけるものと同一である。つまり、第5実施形態のエンコーダにおいてパラレル・シリアル変換回路5aを取り除いた構成であり、8ビットパラレルデータではなく8ビットシリアルデータを入力する点が異なるだけであるので、回路構成および動作について詳しい説明は省略する。
【0215】
データ送信回路160のコード復号部162は、コード逆変換回路9aを備えた構成であり、第6実施形態のデコーダ(図14参照)におけるものと同一である。つまり、第6実施形態のデコーダにおいてシリアル・パラレル変換回路7aを取り除いた構成であり、8ビットパラレルデータではなく8ビットシリアルデータを出力する点が異なるだけであるので、回路構成および動作について詳しい説明は省略する。
【0216】
データ送信回路150では、コード生成部151において、8ビットシリアルデータについて、変化点数計数回路1aにより隣り合うビット間で値が変化する変化点数を計数し、該計数結果が3(所定数)を超えたときに真値となる識別ビット(bit8’)を出力し、また、コード変換回路3aにおいては、識別ビットが真値であるときに、8ビットシリアルデータ(bit0〜bit7)の偶数番目(所定位置)のビット(bit0, bit2, bit4およびbit6)を反転し、該コード変換した8ビットシリアルデータ(bit0’〜bit7’)に識別ビット(bit8’)をMSBとして付加した9ビットシリアルコード(bit0’〜bit8’)を出力する。
【0217】
この9ビットシリアルコードは、出力回路152を介して伝送路170上に出力される。なお、出力回路112は、少なくとも出力バッファとデータ送信の制御を行う制御回路とを備えた構成である。
【0218】
一方、データ受信回路160では、伝送路170上の9ビットシリアルコードを入力回路161を介して入力し、コード復号部162においては、9ビットシリアルコードに付加されている識別ビット(bit8’)が真値であるときに、コード逆変換回路9aにより、該9ビットデータの内の識別ビットを除く8ビットデータ(bit0’〜bit7’)について偶数番目(所定位置)のビット(bit0’, bit2’, bit4’およびbit6’)を反転して、元の8ビットシリアルデータ(bit0〜bit7)を得る。
【0219】
このように、本第9実施形態のデータ転送装置では、データ送信回路150から変化点数を低減した9ビットシリアルコードを出力し、データ受信回路160で該9ビットシリアルコードを入力して復号することができるので、シリアルデータを転送する際の高周波成分を抑制し、低EMI化を実現することができる。また、データ送信回路150のコード生成部151およびデータ受信回路160のコード復号部162を少ない回路物量で構成することができるので、装置コストを低減することができる。
【0220】
なお、本第9実施形態では、データ送信回路150におけるコード生成部151の構成として、第5実施形態のエンコーダ(図14参照)における変化点数計数回路1aおよびコード変換回路3aを用いたが、第7実施形態のエンコーダ(図17参照)における変化点数計数回路2aおよびコード変換回路3aを用いた構成としても良い。この場合、転送データの境界に発生し得る変化点をも変化点数削減の対象として、転送データの全体にわたって低EMI化を確実に実現することができると共に、転送データに付加される付加情報(識別ビット)を含めたデータについて変化点数を削減して、低EMI化を確実に実現することができる。
【0221】
(変形例)
上記第1〜第9の実施形態は、本発明を具体化した例を示すものである。したがって、本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。
【0222】
【発明の効果】
以上説明したように、本発明のエンコーダ、デコーダおよびデータ転送装置によれば、シリアルデータの変化点数をより少なくして転送データの高周波成分を抑制し、低EMI化を図ることができる。また、より簡単な処理でシリアルデータの変化点数を少なくすることにより、回路物量を抑え、低コストで低EMI化を実現できる。また、転送データに付加される付加情報を含めたデータについて変化点数を削減して、低EMI化を確実に実現できる。さらに、転送データの境界に発生し得る変化点をも変化点数削減の対象として、低EMI化を確実に実現できる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係るエンコーダの回路構成図である。
【図2】本発明の第1実施形態のエンコーダによって生成される9ビットシリアルコードの具体例を例示する説明図である。
【図3】「制御可能な変化点」および「制御不可能な変化点」の説明図であり、図3(a)は識別ビットをデータのMSBに配置したときのシリアルコードを示し、図3(b)は識別ビットをデータのLSBまたはMSB以外の位置に配置したときのシリアルコードを示す。
【図4】何も施さない通常の8ビットデータについて変化点数の発生頻度および頻度累積を示す説明図である。
【図5】何も施さない通常の9ビットデータについて変化点数の発生頻度および頻度累積を示す説明図である。
【図6】本発明の第1実施形態により生成される9ビットシリアルコードについて変化点数の発生頻度および頻度累積を示す説明図である。
【図7】本発明の第1実施形態により生成される9ビットシリアルコードをデータ転送する際のデータ境界まで含めたものについて変化点数の発生頻度および頻度累積を示す説明図である。
【図8】本発明の第2実施形態に係るデコーダの回路構成図である。
【図9】本発明の第3実施形態に係るデータ転送装置の構成図である。
【図10】本発明の第4実施形態に係るエンコーダの回路構成図である。
【図11】本発明の第4実施形態のエンコーダによって生成される9ビットシリアルコードの具体例を例示する説明図である。
【図12】本発明の第4実施形態により生成される9ビットシリアルコードをデータ転送する際のデータ境界まで含めたものについて変化点数の発生頻度および頻度累積を示す説明図である。
【図13】何も施さない通常の10ビットデータについて変化点数の発生頻度および頻度累積を示す説明図である。
【図14】本発明の第5実施形態に係るエンコーダの回路構成図である。
【図15】本発明の第6実施形態に係るデコーダの回路構成図である。
【図16】本発明の第7実施形態に係るデータ転送装置の構成図である。
【図17】本発明の第8実施形態に係るエンコーダの回路構成図である。
【図18】本発明の第9実施形態に係るデータ転送装置の構成図である。
【図19】第1従来例のデータ転送装置の構成図である。
【符号の説明】
1,1a,2,2a 変化点数計数回路
3,3a コード変換回路
5,5a パラレル・シリアル変換回路
7,7a シリアル・パラレル変換回路
9,9a コード逆変換回路
11,21 変化点検出回路
12,22,16a,26a 計数回路
15a,23,23a,27a,28a,35a 2入力ANDゲート
39a,40a,92a,93a,98a 2入力ANDゲート
24,29a,24a,41a 2入力ORゲート
25 ディレイ回路
31,91 インバータ
32,92 スイッチ
11a,12a,21a,22a フリップフロップ
32a,33a,95a,96a フリップフロップ
13a,25a 2入力EXORゲート
14a,36a,91a,99a NOTゲート
31a,94a シフトレジスタ
34a,97a カウンタ
37a,100a 2入力切換スイッチ
110,110a,150 データ送信回路
111,111a エンコーダ
112,152 出力回路
120,120a,160 データ受信回路
121,161 入力回路
122,122a デコーダ
130,170 伝送線路
151 コード生成部
162 コード復号部
TCLK 転送周期クロック
BCLK ビットクロック
TMSB,TMSB’ MSB処理期間信号
TLSB LSB処理期間信号
Claims (15)
- nビットデータ(nは任意の正整数)について、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに所定の論理値となる識別ビットを出力する変化点数計数手段と、 前記識別ビットが前記所定の論理値であるときに、前記nビットデータの所定位置のビットを反転させるコード変換手段と、
前記コード変換手段の出力に前記識別ビットを付加して(n+1)ビットデータを生成すると共に、該(n+1)ビットデータを(n+1)ビットシリアルコードに変換して出力するパラレル・シリアル変換手段とを有し、
前記変化点数計数手段の変化点数計数動作は、当該エンコーダが1つ前に扱った(n+1)ビットシリアルコードにおける最後のビットを前記nビットデータに付加して生成される(n+1)ビットデータに対して実行されることを特徴とするエンコーダ。 - 前記パラレル・シリアル変換手段は、前記識別ビットを前記(n+1)ビットシリアルコードの先頭のビットまたは最後のビットとして付加する請求項1に記載のエンコーダ。
- nビットデータ(nは任意の正整数)をシリアルデータに変換して出力するパラレル・シリアル変換手段と、 前記変換後のnビットデータについて、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに所定の論理値となる識別ビットを出力する変化点数計数手段と、 前記識別ビットが前記所定の論理値であるときに、前記変換後の前記nビットデータの所定位置のビットを反転させ、得られた反転nビットデータに前記識別ビットを付加して(n+1)ビットシリアルコードを生成・出力するコード変換手段とを有し、
前記変化点数計数手段の変化点数計数動作は、当該エンコーダが1つ前に扱った(n+1)ビットシリアルコードにおける最後のビットを前記変換後の前記nビットデータに付加して生成される(n+1)ビットデータに対して実行されることを特徴とするエンコーダ。 - 前記コード変換手段は、前記識別ビットを前記(n+1)ビットシリアルコードの先頭のビットまたは最後のビットとして付加する請求項3に記載のエンコーダ。
- 前記コード変換手段は、前記識別ビットが前記所定の論理値であるときに、前記nビットデータの奇数番目または偶数番目のビットを反転させる請求項1〜4のいずれか1項に記載のエンコーダ。
- 前記変化点数計数手段の変化点数計数動作の対象となる前記(n+1)ビットデータのビット数が奇数であって、前記識別ビットが前記(n+1)ビットシリアルコードの最後のビットとして付加されており、
前記nビットデータの最後のビットが前記コード変換手段における変換対象のビットでないと共に、前記変化点数計数手段における前記計数結果が前記所定数に等しく、且つ前記nビットデータの最後のビットが前記所定の論理値であるときには、前記識別ビットを前記所定の論理値に設定する請求項2または4に記載のエンコーダ。 - 前記変化点数計数手段における前記所定数は、(前記変化点数計数手段の変化点数計数動作の対象となる前記データのビット数−1)/2以下の最大の整数値である請求項1〜6のいずれか1項に記載のエンコーダ。
- 請求項1〜7のいずれか1項に記載のエンコーダが出力する(n+1)ビットシリアルコードを(n+1)ビットパラレルデータに変換するシリアル・パラレル変換手段と、 前記変換後の(n+1)ビットデータに付加されている識別ビットが前記所定の論理値であるときに、該(n+1)ビットデータの内の前記識別ビットを除くnビットデータについて所定位置のビットを反転させるコード逆変換手段とを有することを特徴とするデコーダ。
- 請求項1〜7のいずれか1項に記載のエンコーダが出力する(n+1)ビットシリアルコードが入力され、該(n+1)ビットシリアルコードに含まれている前記識別ビットが前記所定の論理値であるときに、該(n+1)ビットシリアルコードの内の前記識別ビットを除く前記nビットデータについて所定位置のビットを反転させて出力するコード逆変換手段と、
前記コード逆変換手段が出力するnビットデータをnビットパラレルデータに変換するシリアル・パラレル変換手段と
を有することを特徴とするデコーダ。 - データ送信側に請求項1〜7のいずれか1項に記載のエンコーダを、データ受信側に請求項8または9に記載のデコーダを、それぞれ有し、
前記nビットデータに前記識別ビットを付加してなる前記(n+1)ビットシリアルコードを、前記データ送信側から前記データ受信側にシリアル転送することを特徴とするデータ転送装置。 - データ送信側に、nビットシリアルデータ(nは任意の正整数)について、隣り合うビット間で値が変化する変化点の数を計数し、該計数結果が所定数を超えたときに所定の論理値となる識別ビットを出力する変化点数計数手段と、 前記識別ビットが前記所定の論理値であるときに、前記nビットシリアルデータの所定位置のビットを反転させ、得られた反転nビットシリアルデータに前記識別ビットを付加して(n+1)ビットシリアルコードを生成・出力するコード変換手段とを有し、
前記変化点数計数手段の変化点数計数動作は、当該データ送信側が1つ前に扱った(n+1)ビットシリアルコードにおける最後のビットを前記nビットシリアルデータに付加して生成される(n+1)ビットシリアルデータに対して実行され、
データ受信側に、前記(n+1)ビットシリアルコードが入力され、該(n+1)ビットシリアルコードに含まれている前記識別ビットが前記所定の論理値であるときに、該(n+1)ビットシリアルコードに含まれている前記nビットシリアルデータについて前記所定位置のビットを反転させて出力するコード逆変換手段を有し、 前記(n+1)ビットシリアルコードを前記データ送信側から前記データ受信側にシリアル転送することを特徴とするデータ転送装置。 - 前記コード変換手段は、前記識別ビットを前記(n+1)ビットシリアルコードの先頭のビットまたは最後のビットとして付加する請求項11に記載のデータ転送装置。
- 前記コード変換手段は、前記識別ビットが前記所定の論理値であるときに、前記nビットデータの奇数番目または偶数番目のビットを反転させる請求項11または12に記載のデータ転送装置。
- 前記変化点数計数手段の変化点数計数動作の対象となる前記(n+1)ビットデータのビット数が奇数であって、前記識別ビットが前記(n+1)ビットシリアルコードの最後のビットとして付加されており、
前記nビットデータの最後のビットが前記コード変換手段における変換対象のビットでないと共に、前記変化点数計数手段における前記計数結果が前記所定数に等しく、且つ前記nビットデータの最後のビットが前記所定の論理値であるときには、前記識別ビットを前記所定の論理値に設定する請求項11または12に記載のデータ転送装置。 - 前記変化点数計数手段における前記所定数は、(前記変化点数計数手段の変化点数計数動作の対象となる前記データのビット数−1)/2以下の最大の整数値である請求項11〜14のいずれか1項に記載のデータ転送装置。
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Application Number | Priority Date | Filing Date | Title |
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