JP2690516B2 - リングカウンタ - Google Patents
リングカウンタInfo
- Publication number
- JP2690516B2 JP2690516B2 JP63205826A JP20582688A JP2690516B2 JP 2690516 B2 JP2690516 B2 JP 2690516B2 JP 63205826 A JP63205826 A JP 63205826A JP 20582688 A JP20582688 A JP 20582688A JP 2690516 B2 JP2690516 B2 JP 2690516B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- stage
- flip
- flop
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアルアクセス機能を有する半導体メモリ
に用いられるリングカウンタに関する。
に用いられるリングカウンタに関する。
第４図はこの種のＮ段のリングカウンタの従来例を示
す構成図、第５図は第４図の従来例をさらに詳しく示す
回路図、第６図は第４図の従来例の動作を示すタイムチ
ャートである。
す構成図、第５図は第４図の従来例をさらに詳しく示す
回路図、第６図は第４図の従来例の動作を示すタイムチ
ャートである。
Ｎ段のリングカウンタは、制御信号である４相のクロ
ックCLK1,CLK2,CLK3,CLK4に制御され、Ｎ段のパルス出
力φ1,φ2,〜，φＮを一定間隔の時系列に並べてシリア
ルに出力する。バッファ40はシフトレジスタの最終段の
出力φＮを入力する。オア回路20は、セット信号SETと
バッファ40の出力とのオアをとり、シフトレジスタ10に
出力する。
ックCLK1,CLK2,CLK3,CLK4に制御され、Ｎ段のパルス出
力φ1,φ2,〜，φＮを一定間隔の時系列に並べてシリア
ルに出力する。バッファ40はシフトレジスタの最終段の
出力φＮを入力する。オア回路20は、セット信号SETと
バッファ40の出力とのオアをとり、シフトレジスタ10に
出力する。
シフトレジスタ10は、SRフリップフロップ111,112,〜
11Nとアンド回路121,122,〜,12Nとを有する。SRフリッ
プフロップ111はクロックCLK3でリセットされ、オア回
路20の出力でセットされる。アンド回路121は、クロッ
クCLK1とSRフリップフロップ111の出力とのアンドをと
り、結果を出力信号φ１として出力する。SRフリップフ
ロップ112とアンド回路122とは出力信号φ１をとり込
み、CLK2に同期して出力信号φ２として出力する。以降
の段でも同様に前段の出力をとり込んで、入力するクロ
ック信号に同期して出力信号を出力する。最終段の出力
φＮはバッファ40,接続ライン60,オア回路20を介して初
段のSRフリップフロップ111に帰還される。
11Nとアンド回路121,122,〜,12Nとを有する。SRフリッ
プフロップ111はクロックCLK3でリセットされ、オア回
路20の出力でセットされる。アンド回路121は、クロッ
クCLK1とSRフリップフロップ111の出力とのアンドをと
り、結果を出力信号φ１として出力する。SRフリップフ
ロップ112とアンド回路122とは出力信号φ１をとり込
み、CLK2に同期して出力信号φ２として出力する。以降
の段でも同様に前段の出力をとり込んで、入力するクロ
ック信号に同期して出力信号を出力する。最終段の出力
φＮはバッファ40,接続ライン60,オア回路20を介して初
段のSRフリップフロップ111に帰還される。
次に第４図、第５図で示される従来例の動作について
第６図を参照して説明する。
第６図を参照して説明する。
時刻t0,t1間にクロックCLK3,CLK4が論理レベルハイ
（以降“H"と記す）となるのでRSフリップフロップ111,
112はリセットされる。時刻t1,t3間にセット信号SETが
“H"となり、時刻t2,t3間にクロックCLK1が“H"となる
ので、アンド回路121の２つの入力は、時刻t2,t3間“H"
になり、初段の出力信号φ１は時刻t2,t3間“H"にな
る。この出力信号φ１の“H"はRSフリップフロップ112
にとり込まれる。時刻t3にセット信号SETおよびクロッ
クCLK1は論理レベルロウ（以降“L"と記す）になるので
出力信号φ１も“L"になる。時刻t3,t4間にクロックK3
が“H"になるのでRSフリップフロップ111はリセットさ
れる。時刻t4,t5間にクロックCLK2が“H"になると、RS
フリップフロップ112は“H"を出力しているのでアンド
回路122は出力信号φ２を“H"にする。このように出力
信号φ1,φ2,〜φＮはパルス幅Ｔ、周期2Tで出力され
る。そして最終段の出力信号φＮは、バッファ40,接続
ライン60,オア回路20を介してRSフリップフロップ111に
帰還され、再度出力信号φ1,φ2,〜，φＮの順に出力さ
れる。
（以降“H"と記す）となるのでRSフリップフロップ111,
112はリセットされる。時刻t1,t3間にセット信号SETが
“H"となり、時刻t2,t3間にクロックCLK1が“H"となる
ので、アンド回路121の２つの入力は、時刻t2,t3間“H"
になり、初段の出力信号φ１は時刻t2,t3間“H"にな
る。この出力信号φ１の“H"はRSフリップフロップ112
にとり込まれる。時刻t3にセット信号SETおよびクロッ
クCLK1は論理レベルロウ（以降“L"と記す）になるので
出力信号φ１も“L"になる。時刻t3,t4間にクロックK3
が“H"になるのでRSフリップフロップ111はリセットさ
れる。時刻t4,t5間にクロックCLK2が“H"になると、RS
フリップフロップ112は“H"を出力しているのでアンド
回路122は出力信号φ２を“H"にする。このように出力
信号φ1,φ2,〜φＮはパルス幅Ｔ、周期2Tで出力され
る。そして最終段の出力信号φＮは、バッファ40,接続
ライン60,オア回路20を介してRSフリップフロップ111に
帰還され、再度出力信号φ1,φ2,〜，φＮの順に出力さ
れる。
上述した従来のリングカウンタは、最終段の出力信号
φＮの帰還を接続ライン60を介して行っており、この接
続ライン60はチップ全長にほぼ等しいほどに長く、大き
な負荷容量を有するので、帰還のために大きな電流能力
を持つバッファ40を設けねばならずこのバッファ40のた
めに、動作遅延が発生し、高速サイクル動作が出来ない
という欠点がある。
φＮの帰還を接続ライン60を介して行っており、この接
続ライン60はチップ全長にほぼ等しいほどに長く、大き
な負荷容量を有するので、帰還のために大きな電流能力
を持つバッファ40を設けねばならずこのバッファ40のた
めに、動作遅延が発生し、高速サイクル動作が出来ない
という欠点がある。
本発明のリングカウンタは、 Ｎ（Ｎは２以上の整数）個のSRフリップフロップと、
各SRフリップフロップの出力と制御信号とのアンドをそ
れぞれとり、その結果を出力ラインにシリアルに出力す
るＮ個のアンド回路とから成るＮ段のシフトレジスタ
と、 制御信号を出力してＮ段のシフトレジスタの各段に順
次出力信号を出力させ、（Ｎ−１）段目の出力信号が出
力された後、停止された時からＮ段目の出力信号が停止
されるまで、初段のRSフリップフロップにセット信号を
送る制御手段とを有する。
各SRフリップフロップの出力と制御信号とのアンドをそ
れぞれとり、その結果を出力ラインにシリアルに出力す
るＮ個のアンド回路とから成るＮ段のシフトレジスタ
と、 制御信号を出力してＮ段のシフトレジスタの各段に順
次出力信号を出力させ、（Ｎ−１）段目の出力信号が出
力された後、停止された時からＮ段目の出力信号が停止
されるまで、初段のRSフリップフロップにセット信号を
送る制御手段とを有する。
制御手段によって、Ｎ段のシフトレジスタの（Ｎ−
１）段目の出力信号の立下りにからＮ段目の出力信号の
立下りまで、帰還セット信号をＮ段のシフトレジスタの
初段に与えているので、（Ｎ−１）段目の出力信号立下
りからＮ段目の出力信号の立上りまでの時間が動作遅延
をカバーするために用いることができ、バッファ等の回
路遅延があったとしても高速動作が可能である。
１）段目の出力信号の立下りにからＮ段目の出力信号の
立下りまで、帰還セット信号をＮ段のシフトレジスタの
初段に与えているので、（Ｎ−１）段目の出力信号立下
りからＮ段目の出力信号の立上りまでの時間が動作遅延
をカバーするために用いることができ、バッファ等の回
路遅延があったとしても高速動作が可能である。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のリングカウンタの一実施例を示す構
成図、第２図は第１図の実施例をさらに詳しく示す回路
図、第３図は第１図，第２図で示される実施例の動作を
示すタイムチャートである。
成図、第２図は第１図の実施例をさらに詳しく示す回路
図、第３図は第１図，第２図で示される実施例の動作を
示すタイムチャートである。
本実施例は、第４図の従来例にＤフリップフロップ30
とノア回路50とを追加したものである。
とノア回路50とを追加したものである。
Ｄフリップフロップ30は、入力端Ｄがシフトレジスタ
10のアンド回路落12N-1の出力端に、出力端Ｑがバッフ
ァ40の入力端にそれぞれ接続されている。ノア回路50は
クロックCLK1,CLK2のノアをとり出力をＤフリップフロ
ップ30のクロック端Ｃに印加している。
10のアンド回路落12N-1の出力端に、出力端Ｑがバッフ
ァ40の入力端にそれぞれ接続されている。ノア回路50は
クロックCLK1,CLK2のノアをとり出力をＤフリップフロ
ップ30のクロック端Ｃに印加している。
次に本実施例の動作について第３図を参照して説明す
る。
る。
帰還セット信号φFBについて以外は第４図の従来例と
同様なので説明を省略する。
同様なので説明を省略する。
時刻t11,t12間では、クロックCLK1は“H",クロックCL
K2は“L"であり、時刻t12,t13間ではクロックCLK又は
“L"、クロックCLK2は“L"である。したがって、時刻t
12においてノア回路50の出力は立上る。Ｄフリップフロ
ップ30はノア回路50の出力の立上りエッヂで出力信号φ
N-1の“H"をラッチする。同様に時刻t14で出力信号φ
N-1の“L"をラッチする。
K2は“L"であり、時刻t12,t13間ではクロックCLK又は
“L"、クロックCLK2は“L"である。したがって、時刻t
12においてノア回路50の出力は立上る。Ｄフリップフロ
ップ30はノア回路50の出力の立上りエッヂで出力信号φ
N-1の“H"をラッチする。同様に時刻t14で出力信号φ
N-1の“L"をラッチする。
したがって、Ｄフリップフロップ30の出力である帰還
セット信号φFBは従来より時間Ｔだけ早く上げられるの
でバッファ40を介して出力されても初段の出力φ１に対
応して、動作遅延を発生しない。
セット信号φFBは従来より時間Ｔだけ早く上げられるの
でバッファ40を介して出力されても初段の出力φ１に対
応して、動作遅延を発生しない。
以上説明したように本発明は、制御手段によって、Ｎ
段シフトレジスタの（Ｎ−１）段目の出力信号の立下り
にからＮ段目の出力信号の立下りまで、帰還セット信号
をＮ段シフトレジスタの初段に与えることにより、（Ｎ
−１）段目の出力信号立下りからＮ段目の出力信号の立
上りまでの時間で動作遅延をカバーでき高速サイクル動
作が可能となる効果がある。
段シフトレジスタの（Ｎ−１）段目の出力信号の立下り
にからＮ段目の出力信号の立下りまで、帰還セット信号
をＮ段シフトレジスタの初段に与えることにより、（Ｎ
−１）段目の出力信号立下りからＮ段目の出力信号の立
上りまでの時間で動作遅延をカバーでき高速サイクル動
作が可能となる効果がある。
第１図は本発明のリングカウンタの一実施例を示す構成
図、第２図は第１図の実施例をさらに詳しく示す回路
図、第３図は第１図，第２図で示される実施例の動作を
示すタイムチャート、第４図はこの種のＮ段のリングカ
ウンタの従来例を示す構成図、第５図は第４図の従来例
をさらに詳しく示す回路図、第６図は第４図の従来例の
動作を示すタイムチャートである。 10……シフトレジスタ、 111,112,〜,11N……RSフリップフロップ、 121,122,〜,12N……アンド回路、 20……オア回路、 30……Ｄフリップフロップ、 40……バッファ、 50……ノア回路、 60……接続ライン。
図、第２図は第１図の実施例をさらに詳しく示す回路
図、第３図は第１図，第２図で示される実施例の動作を
示すタイムチャート、第４図はこの種のＮ段のリングカ
ウンタの従来例を示す構成図、第５図は第４図の従来例
をさらに詳しく示す回路図、第６図は第４図の従来例の
動作を示すタイムチャートである。 10……シフトレジスタ、 111,112,〜,11N……RSフリップフロップ、 121,122,〜,12N……アンド回路、 20……オア回路、 30……Ｄフリップフロップ、 40……バッファ、 50……ノア回路、 60……接続ライン。
Claims (1)
- 【請求項１】Ｎ（Ｎは２以上の整数）個のSRフリップフ
ロップと、各SRフリップフロップの出力と制御信号との
アンドをそれぞれとり、その結果を出力ラインにシリア
ルに出力するＮ個のアンド回路とから成るＮ段のシフト
レジスタと、 制御信号を出力してＮ段のシフトレジスタの各段に順次
出力信号を出力させ、（Ｎ−１）段目の出力信号が出力
された後、停止された時からＮ段目の出力信号が停止さ
れるまで、初段のRSフリップフロップに帰還セット信号
を送る制御手段とを有するリングカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205826A JP2690516B2 (ja) | 1988-08-18 | 1988-08-18 | リングカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205826A JP2690516B2 (ja) | 1988-08-18 | 1988-08-18 | リングカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254621A JPH0254621A (ja) | 1990-02-23 |
| JP2690516B2 true JP2690516B2 (ja) | 1997-12-10 |
Family
ID=16513349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205826A Expired - Lifetime JP2690516B2 (ja) | 1988-08-18 | 1988-08-18 | リングカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690516B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3473745B2 (ja) | 1999-05-28 | 2003-12-08 | シャープ株式会社 | シフトレジスタ、および、それを用いた画像表示装置 |
| TW538400B (en) | 1999-11-01 | 2003-06-21 | Sharp Kk | Shift register and image display device |
-
1988
- 1988-08-18 JP JP63205826A patent/JP2690516B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254621A (ja) | 1990-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2688166B2 (ja) | 有限状態機械において非同期事象を管理する装置及び方法 | |
| US6252441B1 (en) | Synchronous data sampling circuit | |
| JP2576366B2 (ja) | 可変遅延バッファ回路 | |
| EP0404127A2 (en) | Signal generator | |
| US5359636A (en) | Register control circuit for initialization of registers | |
| US4387294A (en) | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu | |
| JP2690516B2 (ja) | リングカウンタ | |
| EP0527636B1 (en) | Counter circuit using Johnson-type counter and applied circuit including the same | |
| JP2984429B2 (ja) | 半導体集積回路 | |
| JPH03204222A (ja) | クロックドライバー回路 | |
| JP2643470B2 (ja) | 同期カウンタ | |
| JP2788729B2 (ja) | 制御信号発生回路 | |
| JP2810713B2 (ja) | タイミング発生装置 | |
| JP3236235B2 (ja) | トグルフリップフロップ | |
| JPS63279614A (ja) | 論理集積回路 | |
| JPS63224100A (ja) | シフトレジスタ | |
| JPS6160456B2 (ja) | ||
| JP2752513B2 (ja) | シーケンサ回路 | |
| JP2504949B2 (ja) | シフトレジスタ | |
| JPH03244217A (ja) | データの並列／直列変換回路 | |
| JPH04196710A (ja) | デジタル信号遅延回路 | |
| JPH0429159B2 (ja) | ||
| JPS63279615A (ja) | 論理集積回路 | |
| JPS60169223A (ja) | カウンタ回路 | |
| JPS601650B2 (ja) | １ビツト遅延型全加算器 |