JPH01236498A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPH01236498A JPH01236498A JP63064233A JP6423388A JPH01236498A JP H01236498 A JPH01236498 A JP H01236498A JP 63064233 A JP63064233 A JP 63064233A JP 6423388 A JP6423388 A JP 6423388A JP H01236498 A JPH01236498 A JP H01236498A
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- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- signal clk
- response
- shift register
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はシフトレジスタ回路に関し、特にクロック信
号に同期してデータを伝搬していくシフトレジスタ回路
に関する。
号に同期してデータを伝搬していくシフトレジスタ回路
に関する。
第２図は、半導体集積回路装置において用いられている
従来のシフトレジスタ回路を示す回路図である。図にお
いて、１ａ〜１ｄはＤ型フリップフロップ（以下Ｄ−Ｆ
Ｆと略す。）回路であり、直列に接続されている。２は
Ｄ−ＦＦ回路１ａに入力ｆ−タＰを与えるための入力信
号線、２ａ〜２Ｃは各々Ｄ−ＦＦ回路１ａと１ｂ、１ｂ
とＩｃ。
従来のシフトレジスタ回路を示す回路図である。図にお
いて、１ａ〜１ｄはＤ型フリップフロップ（以下Ｄ−Ｆ
Ｆと略す。）回路であり、直列に接続されている。２は
Ｄ−ＦＦ回路１ａに入力ｆ−タＰを与えるための入力信
号線、２ａ〜２Ｃは各々Ｄ−ＦＦ回路１ａと１ｂ、１ｂ
とＩｃ。
１Ｇと１ｄの間のノード、３は出力信号線、４はクロッ
ク信号ＣＬＫが入力されるＣＬＫ入力信号線であり、奇
数番目のＤ−ＦＦ回路１ａ、１ｃに直接接続され、かつ
りＯツク信号ＣＬＫを反転させるためのインバータ回路
５を介し偶数番目のＤ−ＦＦ回路１ｂ、Ｉｄに接続され
ている。インバータ回路５の出力端をノード２ｄとして
示している。そして、クロック信号ＣＬＫの“Ｈ”／“
Ｌ”を繰り返すことで、入力信号線２に与えられた入力
データＰをＤ−ＦＦ回路１ａ〜１ｄに順々に伝搬し、出
力信号線３に出力する。
ク信号ＣＬＫが入力されるＣＬＫ入力信号線であり、奇
数番目のＤ−ＦＦ回路１ａ、１ｃに直接接続され、かつ
りＯツク信号ＣＬＫを反転させるためのインバータ回路
５を介し偶数番目のＤ−ＦＦ回路１ｂ、Ｉｄに接続され
ている。インバータ回路５の出力端をノード２ｄとして
示している。そして、クロック信号ＣＬＫの“Ｈ”／“
Ｌ”を繰り返すことで、入力信号線２に与えられた入力
データＰをＤ−ＦＦ回路１ａ〜１ｄに順々に伝搬し、出
力信号線３に出力する。
第３図はＤ−ＦＦ回路１ａ〜１ｄの一構成例を示す回路
図である。図において、６及び７はＮ型ＭＯＳトランジ
スタ（以下ＩＮ−ＭＯ８ＴＪと略す。）である。Ｎ−Ｍ
Ｏ８Ｔ６のゲートにはクロック信号ＣＬＫが与えられ、
一方端には入力信号Ｐが与えられる。Ｎ−ＭＯ８Ｔ７の
ゲートにはインバータ回路８ａを介しクロック信号ＣＬ
Ｋの反転信号が与えられ、一方端はＮ−ＭＯ８Ｔ６の他
方端と接続され、一方端と他方端の間にはインバータ回
路８ｂ、８ｃの直列回路体が接続されている。そして、
クロック信号ＣＬＫの°’Ｈ”／“Ｌ”に応じスルーモ
ード／ラッチモードの切り換えが行なわれ、入力信号線
２に入力された入力データを信号線９に出力したり、信
号線９のデータを保持したりする。
図である。図において、６及び７はＮ型ＭＯＳトランジ
スタ（以下ＩＮ−ＭＯ８ＴＪと略す。）である。Ｎ−Ｍ
Ｏ８Ｔ６のゲートにはクロック信号ＣＬＫが与えられ、
一方端には入力信号Ｐが与えられる。Ｎ−ＭＯ８Ｔ７の
ゲートにはインバータ回路８ａを介しクロック信号ＣＬ
Ｋの反転信号が与えられ、一方端はＮ−ＭＯ８Ｔ６の他
方端と接続され、一方端と他方端の間にはインバータ回
路８ｂ、８ｃの直列回路体が接続されている。そして、
クロック信号ＣＬＫの°’Ｈ”／“Ｌ”に応じスルーモ
ード／ラッチモードの切り換えが行なわれ、入力信号線
２に入力された入力データを信号線９に出力したり、信
号線９のデータを保持したりする。
次に動作について説明する。まず、第３図の回路動作に
ついて説明する。入力信号Ｐが与えられると、クロック
信号ＣＬＫが“１」”の期間はＮ−ＭＯ８Ｔ６が導通状
態である一方、Ｎ−ＭＯ８Ｔ７が非導通状態となり、入
力データＰはインバータ回路８ｂ、 ８ｃを介し、瞬時
にそのまま信号線９に出力される（スルーモード）。
ついて説明する。入力信号Ｐが与えられると、クロック
信号ＣＬＫが“１」”の期間はＮ−ＭＯ８Ｔ６が導通状
態である一方、Ｎ−ＭＯ８Ｔ７が非導通状態となり、入
力データＰはインバータ回路８ｂ、 ８ｃを介し、瞬時
にそのまま信号線９に出力される（スルーモード）。
一方、クロック信号ＣＬＫがＬ”の期間はＮ−ＭＯ８Ｔ
６が非導通状態である一方、Ｎ−ＭＯ８Ｔ７が導通状態
となり、クロック信号ＣＬＫがＬ”となった時点での信
号線９の信号が閉ループのインバータ回路８ｂ、８ｃよ
り成るラッチに保持される（ラッチモード）。
６が非導通状態である一方、Ｎ−ＭＯ８Ｔ７が導通状態
となり、クロック信号ＣＬＫがＬ”となった時点での信
号線９の信号が閉ループのインバータ回路８ｂ、８ｃよ
り成るラッチに保持される（ラッチモード）。
次に、上記のようなり−ＦＦ回路が用いられた第２図に
示すシフトレジスタ回路の動作について説明する。ＣＬ
Ｋ入力信号線４に与えられるクロック信号ＣＬＫが“Ｈ
″の場合、Ｄ−ＦＦ回路１ａはスルーモードとなり、入
力信号線２への入力データＰをノード２ａに瞬時に伝搬
する。次にクロック信号ＣＬＫが“Ｌ″となると、イン
バータ回路５によりクロック信号ＣＬＫが反転させられ
るので、Ｄ−ＦＦ回路１ｂには“Ｈ”が入力され、Ｄ−
ＦＦ回路１ｂはスルーモードとなりノード２ａのデータ
をノード２ｂに瞬時に伝搬する。このとき、Ｄ−ＦＦ回
路１ａには“し”であるクロック信号ＣＬＫが入力され
ているので、Ｄ−ＦＦ１ａはラッチモードとなり、クロ
ック信号ＣＬＫが“Ｌ ＩＩになる直前のノード２ａの
データをラッチしている。
示すシフトレジスタ回路の動作について説明する。ＣＬ
Ｋ入力信号線４に与えられるクロック信号ＣＬＫが“Ｈ
″の場合、Ｄ−ＦＦ回路１ａはスルーモードとなり、入
力信号線２への入力データＰをノード２ａに瞬時に伝搬
する。次にクロック信号ＣＬＫが“Ｌ″となると、イン
バータ回路５によりクロック信号ＣＬＫが反転させられ
るので、Ｄ−ＦＦ回路１ｂには“Ｈ”が入力され、Ｄ−
ＦＦ回路１ｂはスルーモードとなりノード２ａのデータ
をノード２ｂに瞬時に伝搬する。このとき、Ｄ−ＦＦ回
路１ａには“し”であるクロック信号ＣＬＫが入力され
ているので、Ｄ−ＦＦ１ａはラッチモードとなり、クロ
ック信号ＣＬＫが“Ｌ ＩＩになる直前のノード２ａの
データをラッチしている。
次に再びクロック信号ＣＬＫが“Ｈ”になると、Ｄ−Ｆ
Ｆ回路１Ｃはスルーモードとなり、ノード２ｂのデータ
をノード２Ｃに瞬時に伝搬する。このとき、Ｄ−ＦＦ回
路１ｂには“Ｌ”であるクロック信号ＣＬＫが入力され
るのでラッチモードとなり、Ｄ−ＦＦ回路１ｂはクロッ
ク信号ＣＬＫが“Ｈ″になる直前のノード２ｂのデータ
ラッチしている。また、このとき、Ｄ−ＦＦ回路１ａに
は“Ｈ”であるクロック信号ＣＬＫが入力されるため、
Ｄ−ＦＦ回路１ａはスルーモードとなり、入力信号線２
への新しいデータをノード２ａに瞬時に伝搬する。この
ように、クロック信号ＣＬＫの“Ｈ”、“Ｌ”を交互に
繰り返すことによりシフトレジスタ回路は入力信号線２
への入力データＰを出力信号線３へと順々に伝搬してい
く。このタイムチャートを示したのが第４図である。
Ｆ回路１Ｃはスルーモードとなり、ノード２ｂのデータ
をノード２Ｃに瞬時に伝搬する。このとき、Ｄ−ＦＦ回
路１ｂには“Ｌ”であるクロック信号ＣＬＫが入力され
るのでラッチモードとなり、Ｄ−ＦＦ回路１ｂはクロッ
ク信号ＣＬＫが“Ｈ″になる直前のノード２ｂのデータ
ラッチしている。また、このとき、Ｄ−ＦＦ回路１ａに
は“Ｈ”であるクロック信号ＣＬＫが入力されるため、
Ｄ−ＦＦ回路１ａはスルーモードとなり、入力信号線２
への新しいデータをノード２ａに瞬時に伝搬する。この
ように、クロック信号ＣＬＫの“Ｈ”、“Ｌ”を交互に
繰り返すことによりシフトレジスタ回路は入力信号線２
への入力データＰを出力信号線３へと順々に伝搬してい
く。このタイムチャートを示したのが第４図である。
従来のシフトレジスタ回路は以上のように構成されてい
るので、Ｄ−ＦＦ回路１ａ〜１ｄすべてが０″あるいは
“１″をラッチした状態にする（以下初期化という。）
には、入力データＰを０”あるいは“１″に固定したま
まクロック信号ＣＬＫを何周用も繰り返し入力し、順々
に各々のＤ−ＦＦ回路に“０″あるいは“１ｎをラッチ
させなければならず、ビット数が多いと、シフトレジス
タ回路を初期化にするのに長時間かかるという問題点が
あった。
るので、Ｄ−ＦＦ回路１ａ〜１ｄすべてが０″あるいは
“１″をラッチした状態にする（以下初期化という。）
には、入力データＰを０”あるいは“１″に固定したま
まクロック信号ＣＬＫを何周用も繰り返し入力し、順々
に各々のＤ−ＦＦ回路に“０″あるいは“１ｎをラッチ
させなければならず、ビット数が多いと、シフトレジス
タ回路を初期化にするのに長時間かかるという問題点が
あった。
この発明は上記のような問題点を解決するため□になさ
れたもので、１周期のクロック信号で初期化することが
できるシフトレジスタ回路を得ることを目的とする。
れたもので、１周期のクロック信号で初期化することが
できるシフトレジスタ回路を得ることを目的とする。
この発明にかかるシフトレジスタ回路は、クロック信号
に応答してデータをラッチするラッチ回路が複数個直列
接続された直列回路体と、シフト動作の指令に応答して
正相および逆相クロック信号の一方を前記直列回路体に
おける奇数番目のラッチ回路、他方を偶数番目のラッチ
回路にそれぞれ与え、初期化の指令に応答して前記正相
あるいは逆相クロック信号を前記直列回路体における全
てのラッチ回路に与えるクロック信号付与手段とを備え
た構成としている。
に応答してデータをラッチするラッチ回路が複数個直列
接続された直列回路体と、シフト動作の指令に応答して
正相および逆相クロック信号の一方を前記直列回路体に
おける奇数番目のラッチ回路、他方を偶数番目のラッチ
回路にそれぞれ与え、初期化の指令に応答して前記正相
あるいは逆相クロック信号を前記直列回路体における全
てのラッチ回路に与えるクロック信号付与手段とを備え
た構成としている。
この発明におけるりＯツク信号付与手段は、初期化の指
令に応答して全てのラッチに同一クロック信号を与え、
このクロック信号に応答して、与えられたデータが全て
のラッチに一度にラッチされる。
令に応答して全てのラッチに同一クロック信号を与え、
このクロック信号に応答して、与えられたデータが全て
のラッチに一度にラッチされる。
第１図は、この発明の一実施例を示す回路図である。図
において、第２図に示す従来回路との相違点は、インバ
ータ回路５の代りにＥＸ−ＮＯＲ回路１０を設け、ＥＸ
−ＮＯＲ回路１０にクロック信号ＣＬＫだけでなく、ク
ロック信号ＣＬＫと同相の信号を発生させるタイミング
を指定するセット信号ＳＥＴを入力したことである。そ
の他の構成は従来回路と同様である。
において、第２図に示す従来回路との相違点は、インバ
ータ回路５の代りにＥＸ−ＮＯＲ回路１０を設け、ＥＸ
−ＮＯＲ回路１０にクロック信号ＣＬＫだけでなく、ク
ロック信号ＣＬＫと同相の信号を発生させるタイミング
を指定するセット信号ＳＥＴを入力したことである。そ
の他の構成は従来回路と同様である。
次に動作について説明する。セット信号ＳＥＴをＬ″と
する。この場合、ＥＸ−ＮＯＲ回路１０は、クロック信
号ＣＬＫが“Ｌ”だと“ト１゛′を出力し、クロック信
＠ＣＬＫが“Ｈ”だと“Ｌ”を出力する。このように、
セット信＠ＳＥＴが“Ｌ′°の場合、ＥＸ−ＮＯＲ回路
１０はクロック信号ＣＬＫと逆相の信号を発生する。こ
のように、セット信号ＳＥＴがＬ′′のときＥＸ−ＮＯ
Ｒ回路１０はインバータ回路として動作し、従って本回
路は、第２図に示した従来回路と同様のシフトレジスタ
回路として動作する。
する。この場合、ＥＸ−ＮＯＲ回路１０は、クロック信
号ＣＬＫが“Ｌ”だと“ト１゛′を出力し、クロック信
＠ＣＬＫが“Ｈ”だと“Ｌ”を出力する。このように、
セット信＠ＳＥＴが“Ｌ′°の場合、ＥＸ−ＮＯＲ回路
１０はクロック信号ＣＬＫと逆相の信号を発生する。こ
のように、セット信号ＳＥＴがＬ′′のときＥＸ−ＮＯ
Ｒ回路１０はインバータ回路として動作し、従って本回
路は、第２図に示した従来回路と同様のシフトレジスタ
回路として動作する。
次に、セット信ＭＳＥＴが“ＨＩＩの場合について説明
する。この場合、ＥＸ−ＮＯＲ回路１０はクロック信号
ＣＬＫが“Ｌ ＩＴだと“Ｌ″を出力し、クロック信号
ＣＬＫが“ＨＨだと“Ｈ″を出力する。このように、セ
ット信号ＳＥＴが“Ｈ”の場合、ＥＸ−ＮＯＲ回路１０
はクロ”／り信号ＣＬＫと同相の信号を出力する。
する。この場合、ＥＸ−ＮＯＲ回路１０はクロック信号
ＣＬＫが“Ｌ ＩＴだと“Ｌ″を出力し、クロック信号
ＣＬＫが“ＨＨだと“Ｈ″を出力する。このように、セ
ット信号ＳＥＴが“Ｈ”の場合、ＥＸ−ＮＯＲ回路１０
はクロ”／り信号ＣＬＫと同相の信号を出力する。
以下、第１図のシフトレジスタ回路を初期化する場合に
ついて説明する。初期化の指令としてセット信号ＳＥＴ
を“Ｈ”とする。そして、クロック信号ＣＬＫが“Ｈ”
になるとＤ−ＦＦ回路１ａ〜１ｄにはＨ″が与えられ、
Ｄ−ＦＦ回路１ａ〜１ｄはスルーモードとなる。この状
態において、例えば入力データＰを“０″とすると、Ｄ
−ＦＦ回路１ａがノード２ａに、Ｄ−ＦＦ回路１ｂがノ
ード２ｂに、Ｄ−ＦＦ回路１Ｃがノード２Ｃに、Ｄ−Ｆ
Ｆ回路１ｄが出力信号線３にそれぞれ瞬時に“０″を伝
搬する。そして、クロック信号ＣＬＫがＬ″になると、
Ｄ−ＦＦ回路１ａ〜１ｄはラッチモードとなり、Ｄ−Ｆ
Ｆ回路１ａ〜１ｄは０”をラッチする。このようにして
、クロック信号ＣＬＫの１周期ｒＤ−ＦＦ回路１ａ〜１
ｄすべてに“０゛′をラッチさせることができる。すな
わちクロック信号ＣＬＫの１周期でシフトレジスタ回路
を初期化することができる。
ついて説明する。初期化の指令としてセット信号ＳＥＴ
を“Ｈ”とする。そして、クロック信号ＣＬＫが“Ｈ”
になるとＤ−ＦＦ回路１ａ〜１ｄにはＨ″が与えられ、
Ｄ−ＦＦ回路１ａ〜１ｄはスルーモードとなる。この状
態において、例えば入力データＰを“０″とすると、Ｄ
−ＦＦ回路１ａがノード２ａに、Ｄ−ＦＦ回路１ｂがノ
ード２ｂに、Ｄ−ＦＦ回路１Ｃがノード２Ｃに、Ｄ−Ｆ
Ｆ回路１ｄが出力信号線３にそれぞれ瞬時に“０″を伝
搬する。そして、クロック信号ＣＬＫがＬ″になると、
Ｄ−ＦＦ回路１ａ〜１ｄはラッチモードとなり、Ｄ−Ｆ
Ｆ回路１ａ〜１ｄは０”をラッチする。このようにして
、クロック信号ＣＬＫの１周期ｒＤ−ＦＦ回路１ａ〜１
ｄすべてに“０゛′をラッチさせることができる。すな
わちクロック信号ＣＬＫの１周期でシフトレジスタ回路
を初期化することができる。
なお、上記実施例ではクロック信号ＣＬＫの“Ｌ″レベ
ル応答してラッチモードとなるＤ−ＦＦ回路を用いたが
、“Ｈ”レベルに応答してラッチモードとなるＤ−ＦＦ
回路であってもよく、より一般的にはこの発明は、クロ
ック信号に応答してデータをラッチするラッチ回路を用
いて構成することができる。またラッチ回路の直列回路
体は何段構成であってもよいのは勿論である。
ル応答してラッチモードとなるＤ−ＦＦ回路を用いたが
、“Ｈ”レベルに応答してラッチモードとなるＤ−ＦＦ
回路であってもよく、より一般的にはこの発明は、クロ
ック信号に応答してデータをラッチするラッチ回路を用
いて構成することができる。またラッチ回路の直列回路
体は何段構成であってもよいのは勿論である。
また、上記実施例ではシフト動作および初期化の指令に
応答してそれぞれクロック信号ＣＬＫと逆相および同相
の信号を作り出すのにＥＸ−Ｎ。
応答してそれぞれクロック信号ＣＬＫと逆相および同相
の信号を作り出すのにＥＸ−Ｎ。
８回路を用いたが、この機能は伯の論理回路を用いても
実現できる。さらに初期化時に全Ｄ−ＦＦ回路１ａ〜１
ｄに与えられるのはりＯツク信号ＣＬＫと同相の信号で
なく、逆相の信号であってもよく、このことは例えば第
１図におけるクロック信号ＣＬＫの信号線路にインバー
タを挿入することにより実現できる。要は、シフト動作
の指令に応答して正相および逆相クロック信号の一方を
直列回路体における奇数番目のラッチ回路、他方を偶数
番目のラッチ回路にそれぞれ与え、初期化の指令に応答
して正相クロック信号あるいは逆相クロック信号を直列
回路体における全てのラッチ回路に与えることができれ
ばいかなる手段であってもよい。
実現できる。さらに初期化時に全Ｄ−ＦＦ回路１ａ〜１
ｄに与えられるのはりＯツク信号ＣＬＫと同相の信号で
なく、逆相の信号であってもよく、このことは例えば第
１図におけるクロック信号ＣＬＫの信号線路にインバー
タを挿入することにより実現できる。要は、シフト動作
の指令に応答して正相および逆相クロック信号の一方を
直列回路体における奇数番目のラッチ回路、他方を偶数
番目のラッチ回路にそれぞれ与え、初期化の指令に応答
して正相クロック信号あるいは逆相クロック信号を直列
回路体における全てのラッチ回路に与えることができれ
ばいかなる手段であってもよい。
（発明の効果）
以上のようにこの発明によれば、初期化の指令に応答し
て正相あるいは逆相り０ツク信号をラッチの直列回路体
における全てのラッチに与えるりＯツク信号付与手段を
設けたので、クロック信号の１周期でシフトレジスタ回
路を初期化することができるという効果がある。
て正相あるいは逆相り０ツク信号をラッチの直列回路体
における全てのラッチに与えるりＯツク信号付与手段を
設けたので、クロック信号の１周期でシフトレジスタ回
路を初期化することができるという効果がある。
第１図はこの発明の一実施例を示す回路図、第２図は従
来のシフトレジスタ回路を示す回路図、第３図はＤ−Ｆ
Ｆ回路の一構成例を示す回路図、第４図は第２図に示す
従来のシフトレジスタ回路、の動作を示したタイムチャ
ートである。 図において、１ａ〜１ｄはＤ−ＦＦ回路、１０はＥＸ−
ＮＯＲ回路、ＳＥＴはセット信号、ＣＬＫはクロック信
号である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第４図
来のシフトレジスタ回路を示す回路図、第３図はＤ−Ｆ
Ｆ回路の一構成例を示す回路図、第４図は第２図に示す
従来のシフトレジスタ回路、の動作を示したタイムチャ
ートである。 図において、１ａ〜１ｄはＤ−ＦＦ回路、１０はＥＸ−
ＮＯＲ回路、ＳＥＴはセット信号、ＣＬＫはクロック信
号である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第４図
Claims (1)
- （１）クロック信号に応答してデータをラッチするラッ
チ回路が複数個直列接続された直列回路体と、 シフト動作の指令に応答して正相および逆相クロック信
号の一方を前記直列回路体における奇数番目のラッチ回
路、他方を偶数番目のラッチ回路にそれぞれ与え、初期
化の指令に応答して前記正相あるいは逆相クロック信号
を前記直列回路体における全てのラッチ回路に与えるク
ロック信号付与手段とを備えるシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064233A JPH01236498A (ja) | 1988-03-16 | 1988-03-16 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064233A JPH01236498A (ja) | 1988-03-16 | 1988-03-16 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01236498A true JPH01236498A (ja) | 1989-09-21 |
Family
ID=13252200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63064233A Pending JPH01236498A (ja) | 1988-03-16 | 1988-03-16 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01236498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5778037A (en) * | 1995-10-16 | 1998-07-07 | Sgs-Thomson Microelectronics S.A. | Method for the resetting of a shift register and associated register |
-
1988
- 1988-03-16 JP JP63064233A patent/JPH01236498A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5778037A (en) * | 1995-10-16 | 1998-07-07 | Sgs-Thomson Microelectronics S.A. | Method for the resetting of a shift register and associated register |
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