JPH01236498A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
- Publication number
- JPH01236498A JPH01236498A JP63064233A JP6423388A JPH01236498A JP H01236498 A JPH01236498 A JP H01236498A JP 63064233 A JP63064233 A JP 63064233A JP 6423388 A JP6423388 A JP 6423388A JP H01236498 A JPH01236498 A JP H01236498A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- signal clk
- response
- shift register
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はシフトレジスタ回路に関し、特にクロック信
号に同期してデータを伝搬していくシフトレジスタ回路
に関する。
号に同期してデータを伝搬していくシフトレジスタ回路
に関する。
第2図は、半導体集積回路装置において用いられている
従来のシフトレジスタ回路を示す回路図である。図にお
いて、1a〜1dはD型フリップフロップ(以下D−F
Fと略す。)回路であり、直列に接続されている。2は
D−FF回路1aに入力f−タPを与えるための入力信
号線、2a〜2Cは各々D−FF回路1aと1b、1b
とIc。
従来のシフトレジスタ回路を示す回路図である。図にお
いて、1a〜1dはD型フリップフロップ(以下D−F
Fと略す。)回路であり、直列に接続されている。2は
D−FF回路1aに入力f−タPを与えるための入力信
号線、2a〜2Cは各々D−FF回路1aと1b、1b
とIc。
1Gと1dの間のノード、3は出力信号線、4はクロッ
ク信号CLKが入力されるCLK入力信号線であり、奇
数番目のD−FF回路1a、1cに直接接続され、かつ
りOツク信号CLKを反転させるためのインバータ回路
5を介し偶数番目のD−FF回路1b、Idに接続され
ている。インバータ回路5の出力端をノード2dとして
示している。そして、クロック信号CLKの“H”/“
L”を繰り返すことで、入力信号線2に与えられた入力
データPをD−FF回路1a〜1dに順々に伝搬し、出
力信号線3に出力する。
ク信号CLKが入力されるCLK入力信号線であり、奇
数番目のD−FF回路1a、1cに直接接続され、かつ
りOツク信号CLKを反転させるためのインバータ回路
5を介し偶数番目のD−FF回路1b、Idに接続され
ている。インバータ回路5の出力端をノード2dとして
示している。そして、クロック信号CLKの“H”/“
L”を繰り返すことで、入力信号線2に与えられた入力
データPをD−FF回路1a〜1dに順々に伝搬し、出
力信号線3に出力する。
第3図はD−FF回路1a〜1dの一構成例を示す回路
図である。図において、6及び7はN型MOSトランジ
スタ(以下IN−MO8TJと略す。)である。N−M
O8T6のゲートにはクロック信号CLKが与えられ、
一方端には入力信号Pが与えられる。N−MO8T7の
ゲートにはインバータ回路8aを介しクロック信号CL
Kの反転信号が与えられ、一方端はN−MO8T6の他
方端と接続され、一方端と他方端の間にはインバータ回
路8b、8cの直列回路体が接続されている。そして、
クロック信号CLKの°’H”/“L”に応じスルーモ
ード/ラッチモードの切り換えが行なわれ、入力信号線
2に入力された入力データを信号線9に出力したり、信
号線9のデータを保持したりする。
図である。図において、6及び7はN型MOSトランジ
スタ(以下IN−MO8TJと略す。)である。N−M
O8T6のゲートにはクロック信号CLKが与えられ、
一方端には入力信号Pが与えられる。N−MO8T7の
ゲートにはインバータ回路8aを介しクロック信号CL
Kの反転信号が与えられ、一方端はN−MO8T6の他
方端と接続され、一方端と他方端の間にはインバータ回
路8b、8cの直列回路体が接続されている。そして、
クロック信号CLKの°’H”/“L”に応じスルーモ
ード/ラッチモードの切り換えが行なわれ、入力信号線
2に入力された入力データを信号線9に出力したり、信
号線9のデータを保持したりする。
次に動作について説明する。まず、第3図の回路動作に
ついて説明する。入力信号Pが与えられると、クロック
信号CLKが“1」”の期間はN−MO8T6が導通状
態である一方、N−MO8T7が非導通状態となり、入
力データPはインバータ回路8b、 8cを介し、瞬時
にそのまま信号線9に出力される(スルーモード)。
ついて説明する。入力信号Pが与えられると、クロック
信号CLKが“1」”の期間はN−MO8T6が導通状
態である一方、N−MO8T7が非導通状態となり、入
力データPはインバータ回路8b、 8cを介し、瞬時
にそのまま信号線9に出力される(スルーモード)。
一方、クロック信号CLKがL”の期間はN−MO8T
6が非導通状態である一方、N−MO8T7が導通状態
となり、クロック信号CLKがL”となった時点での信
号線9の信号が閉ループのインバータ回路8b、8cよ
り成るラッチに保持される(ラッチモード)。
6が非導通状態である一方、N−MO8T7が導通状態
となり、クロック信号CLKがL”となった時点での信
号線9の信号が閉ループのインバータ回路8b、8cよ
り成るラッチに保持される(ラッチモード)。
次に、上記のようなり−FF回路が用いられた第2図に
示すシフトレジスタ回路の動作について説明する。CL
K入力信号線4に与えられるクロック信号CLKが“H
″の場合、D−FF回路1aはスルーモードとなり、入
力信号線2への入力データPをノード2aに瞬時に伝搬
する。次にクロック信号CLKが“L″となると、イン
バータ回路5によりクロック信号CLKが反転させられ
るので、D−FF回路1bには“H”が入力され、D−
FF回路1bはスルーモードとなりノード2aのデータ
をノード2bに瞬時に伝搬する。このとき、D−FF回
路1aには“し”であるクロック信号CLKが入力され
ているので、D−FF1aはラッチモードとなり、クロ
ック信号CLKが“L IIになる直前のノード2aの
データをラッチしている。
示すシフトレジスタ回路の動作について説明する。CL
K入力信号線4に与えられるクロック信号CLKが“H
″の場合、D−FF回路1aはスルーモードとなり、入
力信号線2への入力データPをノード2aに瞬時に伝搬
する。次にクロック信号CLKが“L″となると、イン
バータ回路5によりクロック信号CLKが反転させられ
るので、D−FF回路1bには“H”が入力され、D−
FF回路1bはスルーモードとなりノード2aのデータ
をノード2bに瞬時に伝搬する。このとき、D−FF回
路1aには“し”であるクロック信号CLKが入力され
ているので、D−FF1aはラッチモードとなり、クロ
ック信号CLKが“L IIになる直前のノード2aの
データをラッチしている。
次に再びクロック信号CLKが“H”になると、D−F
F回路1Cはスルーモードとなり、ノード2bのデータ
をノード2Cに瞬時に伝搬する。このとき、D−FF回
路1bには“L”であるクロック信号CLKが入力され
るのでラッチモードとなり、D−FF回路1bはクロッ
ク信号CLKが“H″になる直前のノード2bのデータ
ラッチしている。また、このとき、D−FF回路1aに
は“H”であるクロック信号CLKが入力されるため、
D−FF回路1aはスルーモードとなり、入力信号線2
への新しいデータをノード2aに瞬時に伝搬する。この
ように、クロック信号CLKの“H”、“L”を交互に
繰り返すことによりシフトレジスタ回路は入力信号線2
への入力データPを出力信号線3へと順々に伝搬してい
く。このタイムチャートを示したのが第4図である。
F回路1Cはスルーモードとなり、ノード2bのデータ
をノード2Cに瞬時に伝搬する。このとき、D−FF回
路1bには“L”であるクロック信号CLKが入力され
るのでラッチモードとなり、D−FF回路1bはクロッ
ク信号CLKが“H″になる直前のノード2bのデータ
ラッチしている。また、このとき、D−FF回路1aに
は“H”であるクロック信号CLKが入力されるため、
D−FF回路1aはスルーモードとなり、入力信号線2
への新しいデータをノード2aに瞬時に伝搬する。この
ように、クロック信号CLKの“H”、“L”を交互に
繰り返すことによりシフトレジスタ回路は入力信号線2
への入力データPを出力信号線3へと順々に伝搬してい
く。このタイムチャートを示したのが第4図である。
従来のシフトレジスタ回路は以上のように構成されてい
るので、D−FF回路1a〜1dすべてが0″あるいは
“1″をラッチした状態にする(以下初期化という。)
には、入力データPを0”あるいは“1″に固定したま
まクロック信号CLKを何周用も繰り返し入力し、順々
に各々のD−FF回路に“0″あるいは“1nをラッチ
させなければならず、ビット数が多いと、シフトレジス
タ回路を初期化にするのに長時間かかるという問題点が
あった。
るので、D−FF回路1a〜1dすべてが0″あるいは
“1″をラッチした状態にする(以下初期化という。)
には、入力データPを0”あるいは“1″に固定したま
まクロック信号CLKを何周用も繰り返し入力し、順々
に各々のD−FF回路に“0″あるいは“1nをラッチ
させなければならず、ビット数が多いと、シフトレジス
タ回路を初期化にするのに長時間かかるという問題点が
あった。
この発明は上記のような問題点を解決するため□になさ
れたもので、1周期のクロック信号で初期化することが
できるシフトレジスタ回路を得ることを目的とする。
れたもので、1周期のクロック信号で初期化することが
できるシフトレジスタ回路を得ることを目的とする。
この発明にかかるシフトレジスタ回路は、クロック信号
に応答してデータをラッチするラッチ回路が複数個直列
接続された直列回路体と、シフト動作の指令に応答して
正相および逆相クロック信号の一方を前記直列回路体に
おける奇数番目のラッチ回路、他方を偶数番目のラッチ
回路にそれぞれ与え、初期化の指令に応答して前記正相
あるいは逆相クロック信号を前記直列回路体における全
てのラッチ回路に与えるクロック信号付与手段とを備え
た構成としている。
に応答してデータをラッチするラッチ回路が複数個直列
接続された直列回路体と、シフト動作の指令に応答して
正相および逆相クロック信号の一方を前記直列回路体に
おける奇数番目のラッチ回路、他方を偶数番目のラッチ
回路にそれぞれ与え、初期化の指令に応答して前記正相
あるいは逆相クロック信号を前記直列回路体における全
てのラッチ回路に与えるクロック信号付与手段とを備え
た構成としている。
この発明におけるりOツク信号付与手段は、初期化の指
令に応答して全てのラッチに同一クロック信号を与え、
このクロック信号に応答して、与えられたデータが全て
のラッチに一度にラッチされる。
令に応答して全てのラッチに同一クロック信号を与え、
このクロック信号に応答して、与えられたデータが全て
のラッチに一度にラッチされる。
第1図は、この発明の一実施例を示す回路図である。図
において、第2図に示す従来回路との相違点は、インバ
ータ回路5の代りにEX−NOR回路10を設け、EX
−NOR回路10にクロック信号CLKだけでなく、ク
ロック信号CLKと同相の信号を発生させるタイミング
を指定するセット信号SETを入力したことである。そ
の他の構成は従来回路と同様である。
において、第2図に示す従来回路との相違点は、インバ
ータ回路5の代りにEX−NOR回路10を設け、EX
−NOR回路10にクロック信号CLKだけでなく、ク
ロック信号CLKと同相の信号を発生させるタイミング
を指定するセット信号SETを入力したことである。そ
の他の構成は従来回路と同様である。
次に動作について説明する。セット信号SETをL″と
する。この場合、EX−NOR回路10は、クロック信
号CLKが“L”だと“ト1゛′を出力し、クロック信
@CLKが“H”だと“L”を出力する。このように、
セット信@SETが“L′°の場合、EX−NOR回路
10はクロック信号CLKと逆相の信号を発生する。こ
のように、セット信号SETがL′′のときEX−NO
R回路10はインバータ回路として動作し、従って本回
路は、第2図に示した従来回路と同様のシフトレジスタ
回路として動作する。
する。この場合、EX−NOR回路10は、クロック信
号CLKが“L”だと“ト1゛′を出力し、クロック信
@CLKが“H”だと“L”を出力する。このように、
セット信@SETが“L′°の場合、EX−NOR回路
10はクロック信号CLKと逆相の信号を発生する。こ
のように、セット信号SETがL′′のときEX−NO
R回路10はインバータ回路として動作し、従って本回
路は、第2図に示した従来回路と同様のシフトレジスタ
回路として動作する。
次に、セット信MSETが“HIIの場合について説明
する。この場合、EX−NOR回路10はクロック信号
CLKが“L ITだと“L″を出力し、クロック信号
CLKが“HHだと“H″を出力する。このように、セ
ット信号SETが“H”の場合、EX−NOR回路10
はクロ”/り信号CLKと同相の信号を出力する。
する。この場合、EX−NOR回路10はクロック信号
CLKが“L ITだと“L″を出力し、クロック信号
CLKが“HHだと“H″を出力する。このように、セ
ット信号SETが“H”の場合、EX−NOR回路10
はクロ”/り信号CLKと同相の信号を出力する。
以下、第1図のシフトレジスタ回路を初期化する場合に
ついて説明する。初期化の指令としてセット信号SET
を“H”とする。そして、クロック信号CLKが“H”
になるとD−FF回路1a〜1dにはH″が与えられ、
D−FF回路1a〜1dはスルーモードとなる。この状
態において、例えば入力データPを“0″とすると、D
−FF回路1aがノード2aに、D−FF回路1bがノ
ード2bに、D−FF回路1Cがノード2Cに、D−F
F回路1dが出力信号線3にそれぞれ瞬時に“0″を伝
搬する。そして、クロック信号CLKがL″になると、
D−FF回路1a〜1dはラッチモードとなり、D−F
F回路1a〜1dは0”をラッチする。このようにして
、クロック信号CLKの1周期rD−FF回路1a〜1
dすべてに“0゛′をラッチさせることができる。すな
わちクロック信号CLKの1周期でシフトレジスタ回路
を初期化することができる。
ついて説明する。初期化の指令としてセット信号SET
を“H”とする。そして、クロック信号CLKが“H”
になるとD−FF回路1a〜1dにはH″が与えられ、
D−FF回路1a〜1dはスルーモードとなる。この状
態において、例えば入力データPを“0″とすると、D
−FF回路1aがノード2aに、D−FF回路1bがノ
ード2bに、D−FF回路1Cがノード2Cに、D−F
F回路1dが出力信号線3にそれぞれ瞬時に“0″を伝
搬する。そして、クロック信号CLKがL″になると、
D−FF回路1a〜1dはラッチモードとなり、D−F
F回路1a〜1dは0”をラッチする。このようにして
、クロック信号CLKの1周期rD−FF回路1a〜1
dすべてに“0゛′をラッチさせることができる。すな
わちクロック信号CLKの1周期でシフトレジスタ回路
を初期化することができる。
なお、上記実施例ではクロック信号CLKの“L″レベ
ル応答してラッチモードとなるD−FF回路を用いたが
、“H”レベルに応答してラッチモードとなるD−FF
回路であってもよく、より一般的にはこの発明は、クロ
ック信号に応答してデータをラッチするラッチ回路を用
いて構成することができる。またラッチ回路の直列回路
体は何段構成であってもよいのは勿論である。
ル応答してラッチモードとなるD−FF回路を用いたが
、“H”レベルに応答してラッチモードとなるD−FF
回路であってもよく、より一般的にはこの発明は、クロ
ック信号に応答してデータをラッチするラッチ回路を用
いて構成することができる。またラッチ回路の直列回路
体は何段構成であってもよいのは勿論である。
また、上記実施例ではシフト動作および初期化の指令に
応答してそれぞれクロック信号CLKと逆相および同相
の信号を作り出すのにEX−N。
応答してそれぞれクロック信号CLKと逆相および同相
の信号を作り出すのにEX−N。
8回路を用いたが、この機能は伯の論理回路を用いても
実現できる。さらに初期化時に全D−FF回路1a〜1
dに与えられるのはりOツク信号CLKと同相の信号で
なく、逆相の信号であってもよく、このことは例えば第
1図におけるクロック信号CLKの信号線路にインバー
タを挿入することにより実現できる。要は、シフト動作
の指令に応答して正相および逆相クロック信号の一方を
直列回路体における奇数番目のラッチ回路、他方を偶数
番目のラッチ回路にそれぞれ与え、初期化の指令に応答
して正相クロック信号あるいは逆相クロック信号を直列
回路体における全てのラッチ回路に与えることができれ
ばいかなる手段であってもよい。
実現できる。さらに初期化時に全D−FF回路1a〜1
dに与えられるのはりOツク信号CLKと同相の信号で
なく、逆相の信号であってもよく、このことは例えば第
1図におけるクロック信号CLKの信号線路にインバー
タを挿入することにより実現できる。要は、シフト動作
の指令に応答して正相および逆相クロック信号の一方を
直列回路体における奇数番目のラッチ回路、他方を偶数
番目のラッチ回路にそれぞれ与え、初期化の指令に応答
して正相クロック信号あるいは逆相クロック信号を直列
回路体における全てのラッチ回路に与えることができれ
ばいかなる手段であってもよい。
(発明の効果)
以上のようにこの発明によれば、初期化の指令に応答し
て正相あるいは逆相り0ツク信号をラッチの直列回路体
における全てのラッチに与えるりOツク信号付与手段を
設けたので、クロック信号の1周期でシフトレジスタ回
路を初期化することができるという効果がある。
て正相あるいは逆相り0ツク信号をラッチの直列回路体
における全てのラッチに与えるりOツク信号付与手段を
設けたので、クロック信号の1周期でシフトレジスタ回
路を初期化することができるという効果がある。
第1図はこの発明の一実施例を示す回路図、第2図は従
来のシフトレジスタ回路を示す回路図、第3図はD−F
F回路の一構成例を示す回路図、第4図は第2図に示す
従来のシフトレジスタ回路、の動作を示したタイムチャ
ートである。 図において、1a〜1dはD−FF回路、10はEX−
NOR回路、SETはセット信号、CLKはクロック信
号である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第4図
来のシフトレジスタ回路を示す回路図、第3図はD−F
F回路の一構成例を示す回路図、第4図は第2図に示す
従来のシフトレジスタ回路、の動作を示したタイムチャ
ートである。 図において、1a〜1dはD−FF回路、10はEX−
NOR回路、SETはセット信号、CLKはクロック信
号である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第4図
Claims (1)
- (1)クロック信号に応答してデータをラッチするラッ
チ回路が複数個直列接続された直列回路体と、 シフト動作の指令に応答して正相および逆相クロック信
号の一方を前記直列回路体における奇数番目のラッチ回
路、他方を偶数番目のラッチ回路にそれぞれ与え、初期
化の指令に応答して前記正相あるいは逆相クロック信号
を前記直列回路体における全てのラッチ回路に与えるク
ロック信号付与手段とを備えるシフトレジスタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63064233A JPH01236498A (ja) | 1988-03-16 | 1988-03-16 | シフトレジスタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63064233A JPH01236498A (ja) | 1988-03-16 | 1988-03-16 | シフトレジスタ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01236498A true JPH01236498A (ja) | 1989-09-21 |
Family
ID=13252200
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63064233A Pending JPH01236498A (ja) | 1988-03-16 | 1988-03-16 | シフトレジスタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01236498A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5778037A (en) * | 1995-10-16 | 1998-07-07 | Sgs-Thomson Microelectronics S.A. | Method for the resetting of a shift register and associated register |
-
1988
- 1988-03-16 JP JP63064233A patent/JPH01236498A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5778037A (en) * | 1995-10-16 | 1998-07-07 | Sgs-Thomson Microelectronics S.A. | Method for the resetting of a shift register and associated register |
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