JPH01122167A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01122167A JPH01122167A JP27930887A JP27930887A JPH01122167A JP H01122167 A JPH01122167 A JP H01122167A JP 27930887 A JP27930887 A JP 27930887A JP 27930887 A JP27930887 A JP 27930887A JP H01122167 A JPH01122167 A JP H01122167A
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- silicon layer
- layer
- silicon
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- gate insulating
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- Pending
Links
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Landscapes
- Thin Film Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は半導体装置の製造方法に係り、特にメサ型構造
の８０１／ＭＯ５ＦＥＴにおけるゲート酸化膜耐圧を防
止する方法に関し、 本発明は８００℃以下の低温プロセスでゲート耐圧が高
いメサ型ＳＯＩ／ＭＯ３ＦＥＴの製造方法を提供するこ
とを目的とし、 シリコン基板上に絶縁層を形成し、該絶縁層上にシリコ
ン層を形成し、該シリコン層上にゲート絶縁層を形成し
た後、ゲート金属層を形成する工程を含んでなる半導体
装置の製造方法において；前記シリコン層を形成した後
該シリコン層上に該シリコン層周縁端部を露出するよう
に被覆されたレジストパターンを形成し、該シリコン層
上方から該シリコン層に該レジストをマスクとしてイオ
ン注入を行ない、該レジストを除去した後、該シリコン
層表面を酸化することによって前記ゲート絶縁層を形成
することを構成とする。
の８０１／ＭＯ５ＦＥＴにおけるゲート酸化膜耐圧を防
止する方法に関し、 本発明は８００℃以下の低温プロセスでゲート耐圧が高
いメサ型ＳＯＩ／ＭＯ３ＦＥＴの製造方法を提供するこ
とを目的とし、 シリコン基板上に絶縁層を形成し、該絶縁層上にシリコ
ン層を形成し、該シリコン層上にゲート絶縁層を形成し
た後、ゲート金属層を形成する工程を含んでなる半導体
装置の製造方法において；前記シリコン層を形成した後
該シリコン層上に該シリコン層周縁端部を露出するよう
に被覆されたレジストパターンを形成し、該シリコン層
上方から該シリコン層に該レジストをマスクとしてイオ
ン注入を行ない、該レジストを除去した後、該シリコン
層表面を酸化することによって前記ゲート絶縁層を形成
することを構成とする。
本発明は半導体装置の製造方法に係り、特にメサ型構造
のＳｏｌ／ＭＯＳＦＥＴにおけるゲート酸化膜耐圧を防
止する方法に関する。
のＳｏｌ／ＭＯＳＦＥＴにおけるゲート酸化膜耐圧を防
止する方法に関する。
メサ型構造のＳ ＯＩ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｉｎｇＳｕｂｓ ｔｒａ ｔｅ）上にＭＯ
ＳＦＥＴを形成してなる半導体装置はＬＯＧＯ５構造の
半導体装置に比し集積度は向上する。しかし該ＳＯＩ／
ＭＯＳＦＥＴのゲート絶縁膜はＬＯＧＯＳ構造のそれと
比し耐圧が低くなる問題がある。この原因は例えば単結
晶シリコンからなるゲートの左右エツジ部において電界
が集中しやすくなり、ゲート絶縁膜耐圧が低下する問題
を有していた。
ｎｓｕｌａｔｉｎｇＳｕｂｓ ｔｒａ ｔｅ）上にＭＯ
ＳＦＥＴを形成してなる半導体装置はＬＯＧＯ５構造の
半導体装置に比し集積度は向上する。しかし該ＳＯＩ／
ＭＯＳＦＥＴのゲート絶縁膜はＬＯＧＯＳ構造のそれと
比し耐圧が低くなる問題がある。この原因は例えば単結
晶シリコンからなるゲートの左右エツジ部において電界
が集中しやすくなり、ゲート絶縁膜耐圧が低下する問題
を有していた。
このゲート絶縁膜耐圧の低下を防止するために（１）酸
化温度を例えば１０００℃以上の高温にしてゲート酸化
膜を形成する。
化温度を例えば１０００℃以上の高温にしてゲート酸化
膜を形成する。
（２）マスク等を使用してＦＥＴ等の半導体デバイス形
成領域周辺をＬＯＧＯ５の様に酸化し周辺のみ酸化層を
厚く形成する； 等の方法が考えられる。
成領域周辺をＬＯＧＯ５の様に酸化し周辺のみ酸化層を
厚く形成する； 等の方法が考えられる。
しかしながら（１）のようにゲート絶縁膜を形成する際
の酸化温度を高温にするとＳｏ＋の低温化プロセスの傾
向に逆行し３次元Ｓｏｌデバイスプロセスとしては適用
できない。また（２）のように半導体デバイス形成領域
周辺のみ厚くすると再結晶シリコンが上下から酸化され
るために第４図に示すように単結晶シリコン層７か細く
鋭く残り、酸化層が薄くなり、その部分において電界集
中がおこる可能性が高い。更に（２）の場合には長時間
の酸化時間を要し、これも３次元Ｓｏｌデバイスプロセ
スとしては不適当である。
の酸化温度を高温にするとＳｏ＋の低温化プロセスの傾
向に逆行し３次元Ｓｏｌデバイスプロセスとしては適用
できない。また（２）のように半導体デバイス形成領域
周辺のみ厚くすると再結晶シリコンが上下から酸化され
るために第４図に示すように単結晶シリコン層７か細く
鋭く残り、酸化層が薄くなり、その部分において電界集
中がおこる可能性が高い。更に（２）の場合には長時間
の酸化時間を要し、これも３次元Ｓｏｌデバイスプロセ
スとしては不適当である。
本発明は８００℃以下の低温プロセスにてゲート耐圧が
高いメサ型ＳＯＩ ／ ＭＯＳＦＥＴの製造方法を提供
することを目的とする。
高いメサ型ＳＯＩ ／ ＭＯＳＦＥＴの製造方法を提供
することを目的とする。
上記問題点は本発明によればシリコン基板上に絶縁層を
形成し、該絶縁層上にシリコン層を形成し、該シリコン
層上にゲート絶縁層を形成した後、ゲート金属層を形成
する工程を含んでなる半導体装置の製造方法において； 前記シリコン層を形成した後該シリコン層上に該シリコ
ン層周縁端部を露出するように被覆されたレジストパタ
ーンを形成し、該シリコン層上方から８亥シリコン層に
８亥レジストをマスクとしてイオン注入を行ない、該レ
ジストを除去した後、該シリコン層表面を酸化すること
によって前記ゲート絶縁層を形成することを特徴とする
半導体装置の製造方法によって解決される。
形成し、該絶縁層上にシリコン層を形成し、該シリコン
層上にゲート絶縁層を形成した後、ゲート金属層を形成
する工程を含んでなる半導体装置の製造方法において； 前記シリコン層を形成した後該シリコン層上に該シリコ
ン層周縁端部を露出するように被覆されたレジストパタ
ーンを形成し、該シリコン層上方から８亥シリコン層に
８亥レジストをマスクとしてイオン注入を行ない、該レ
ジストを除去した後、該シリコン層表面を酸化すること
によって前記ゲート絶縁層を形成することを特徴とする
半導体装置の製造方法によって解決される。
本発明によればゲート絶縁膜を低温プロセスで厚く形成
することができるので耐圧を保持することができる。
することができるので耐圧を保持することができる。
以下本発明の実施例を図面に基づいて説明する。
第１Ａ図、第１Ｂ図、第２図及び第３Ａ図、第３Ｂ図は
本発明の一実施例を説明するための図である。
本発明の一実施例を説明するための図である。
第１Ａ図に示すように
シリコン（１００）基板１上に５ｉＯｚからなる絶縁層
２を熱酸化により厚さ約１μｍに形成し、次に再結晶シ
リコン層３をメサ型に素子分離し、次に単結晶シリコン
３の半導体デバイス形成領域周辺約２μｍ幅（第１Ｂ図
）残すようにパターニングされたレジストパターン４で
あり、再結晶シリコン層３上方から高ドースイオン注入
を行なう。例えばｎチャンネルＳｏｌ／ＭＯＳＦＥＴの
場合はＢ９イオンを５０ＫｅＶで約６ Ｘ １０ Ｉ４
／ｃｔｌの注入条件でイオン注入を行なう。その後レジ
スト４を除去して８００’Ｃｄｒｙｏｚ中で再結晶シリ
コン層３を酸化する。
２を熱酸化により厚さ約１μｍに形成し、次に再結晶シ
リコン層３をメサ型に素子分離し、次に単結晶シリコン
３の半導体デバイス形成領域周辺約２μｍ幅（第１Ｂ図
）残すようにパターニングされたレジストパターン４で
あり、再結晶シリコン層３上方から高ドースイオン注入
を行なう。例えばｎチャンネルＳｏｌ／ＭＯＳＦＥＴの
場合はＢ９イオンを５０ＫｅＶで約６ Ｘ １０ Ｉ４
／ｃｔｌの注入条件でイオン注入を行なう。その後レジ
スト４を除去して８００’Ｃｄｒｙｏｚ中で再結晶シリ
コン層３を酸化する。
先に高濃度にイオン注入（ドープ）された再結晶層の外
周縁端部３ａは厚く酸化層５ａ−が形成され、該外周縁
端部内側部分は通常のシリコン酸化レートで酸化される
（第２図）。
周縁端部３ａは厚く酸化層５ａ−が形成され、該外周縁
端部内側部分は通常のシリコン酸化レートで酸化される
（第２図）。
その後得られたゲート酸化膜上にＣＶＤ法を用いて多結
晶シリコンからなるゲート金属層６を形成して第３Ａ図
及び第３Ｂ図に示すように３０１７ＭＯ５ＦＥＴのプロ
セスによりＳ：ソース、Ｄニドレイン、Ｇ：ゲートの半
導体デバイスを形成する。すなわち第３Ｂ図に特に示す
ように再結晶層の外周縁端部に厚い酸化層５ａが形成さ
れるので従来生じていたゲート耐圧不足を解消でき再結
晶シリコン層３とゲート金属層６とがゲート絶縁層５を
介して有効に分離される。
晶シリコンからなるゲート金属層６を形成して第３Ａ図
及び第３Ｂ図に示すように３０１７ＭＯ５ＦＥＴのプロ
セスによりＳ：ソース、Ｄニドレイン、Ｇ：ゲートの半
導体デバイスを形成する。すなわち第３Ｂ図に特に示す
ように再結晶層の外周縁端部に厚い酸化層５ａが形成さ
れるので従来生じていたゲート耐圧不足を解消でき再結
晶シリコン層３とゲート金属層６とがゲート絶縁層５を
介して有効に分離される。
以上説明したように本発明によれば再結晶シリコンの周
縁端部にゲート絶縁膜（ＳｉＯｚ）を厚く形成すること
ができるのでゲート耐圧が高いＳＯＩ／ＭＯ５ＦＥＴを
作ることができ、多層にデバイスを積層する３次元Ｓ０
１／ＬＳＩのプロセスにも有効に適用でき汎用性がある
。
縁端部にゲート絶縁膜（ＳｉＯｚ）を厚く形成すること
ができるのでゲート耐圧が高いＳＯＩ／ＭＯ５ＦＥＴを
作ることができ、多層にデバイスを積層する３次元Ｓ０
１／ＬＳＩのプロセスにも有効に適用でき汎用性がある
。
第１Ａ図、第１Ｂ図、第２図及び第３Ａ図、第３Ｂ図は
本発明の一実施例を説明するための図であり、第４図は
従来例を説明するための図である。 １・・・シリコン基板、 ２・・・絶縁層、３・・・
シリコン層、 ４・・・レジストパターン、５・
・・ゲート絶縁層、 ６・・・ゲート金属層、７・
・・シリコン層。 １ １ １ １Ｂ“ 第１Ｂ図 第２図 ３パ・シリコン層 ４・・・レノストパターン ５・・・ダート絶縁層
本発明の一実施例を説明するための図であり、第４図は
従来例を説明するための図である。 １・・・シリコン基板、 ２・・・絶縁層、３・・・
シリコン層、 ４・・・レジストパターン、５・
・・ゲート絶縁層、 ６・・・ゲート金属層、７・
・・シリコン層。 １ １ １ １Ｂ“ 第１Ｂ図 第２図 ３パ・シリコン層 ４・・・レノストパターン ５・・・ダート絶縁層
Claims (1)
- １、シリコン基板（１）上に絶縁層（２）を形成し、該
絶縁層（２）上にシリコン層（３）を形成し、該シリコ
ン層（３）上にゲート絶縁層（５）を形成した後、ゲー
ト金属層（６）を形成する工程を含んでなる半導体装置
の製造方法において；前記シリコン層（３）を形成した
後該シリコン層（３）上に該シリコン層周縁端部を露出
するように被覆されたレジストパターン（４）を形成し
、該シリコン層上方から該シリコン層に該レジストをマ
スクとしてイオン注入を行ない、該レジストを除去した
後、該シリコン層（３）表面を酸化することによって前
記ゲート絶縁層を形成することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27930887A JPH01122167A (ja) | 1987-11-06 | 1987-11-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27930887A JPH01122167A (ja) | 1987-11-06 | 1987-11-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01122167A true JPH01122167A (ja) | 1989-05-15 |
Family
ID=17609353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27930887A Pending JPH01122167A (ja) | 1987-11-06 | 1987-11-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01122167A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381029A (en) * | 1991-03-01 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including semiconductor layer having impurity region and method of manufacturing the same |
| US5918116A (en) * | 1994-11-30 | 1999-06-29 | Lucent Technologies Inc. | Process for forming gate oxides possessing different thicknesses on a semiconductor substrate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202559A (ja) * | 1986-02-07 | 1987-09-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1987
- 1987-11-06 JP JP27930887A patent/JPH01122167A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202559A (ja) * | 1986-02-07 | 1987-09-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381029A (en) * | 1991-03-01 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including semiconductor layer having impurity region and method of manufacturing the same |
| US5446301A (en) * | 1991-03-01 | 1995-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including semiconductor layer having impurity region and method of manufacturing the same |
| US5918116A (en) * | 1994-11-30 | 1999-06-29 | Lucent Technologies Inc. | Process for forming gate oxides possessing different thicknesses on a semiconductor substrate |
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