JPS62108573A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62108573A JPS62108573A JP24831185A JP24831185A JPS62108573A JP S62108573 A JPS62108573 A JP S62108573A JP 24831185 A JP24831185 A JP 24831185A JP 24831185 A JP24831185 A JP 24831185A JP S62108573 A JPS62108573 A JP S62108573A
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- Japan
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- gate electrode
- oxide film
- substrate
- source
- drain regions
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にｆ−ト部領
域の形成に改良を施したＭＯ８型トランジスタの製造に
係わる。
域の形成に改良を施したＭＯ８型トランジスタの製造に
係わる。
従来、ＭＱＳ型トランノスタとしては、例えば第２図に
示すものが知られている。
示すものが知られている。
図中の１は、例えばＰ型のシリコン基板である。この基
板１０表面には、Ｎ＋型のソース・ドレイン領域２，３
が設けられている。これらソース・ドレイン領域２，３
間のチャネル上には、デート酸化膜４を介して多結晶シ
リコンからなるデート電極４が設けられて込る。このデ
ート電極５の周囲等には、酸化膜６が設けられている。
板１０表面には、Ｎ＋型のソース・ドレイン領域２，３
が設けられている。これらソース・ドレイン領域２，３
間のチャネル上には、デート酸化膜４を介して多結晶シ
リコンからなるデート電極４が設けられて込る。このデ
ート電極５の周囲等には、酸化膜６が設けられている。
ところで、こうしたトランゾスタにおいては、イオン注
入前に全面を酸化してデート電極端の酸化膜を厚くシ、
ケ゛−ト電極上に酸化膜６を成長させている。これは、
第一にデート絶縁耐圧はゲート電極端における電界集中
で弱くなること。第二にソース・、ドレイン領域形成用
のイオン注入をゲート電極５をマスクとしてイオン注入
する時Ｋゲート電極中のチャネリングによってデート電
極の下洗もイオンがつき抜けることによる。
入前に全面を酸化してデート電極端の酸化膜を厚くシ、
ケ゛−ト電極上に酸化膜６を成長させている。これは、
第一にデート絶縁耐圧はゲート電極端における電界集中
で弱くなること。第二にソース・、ドレイン領域形成用
のイオン注入をゲート電極５をマスクとしてイオン注入
する時Ｋゲート電極中のチャネリングによってデート電
極の下洗もイオンがつき抜けることによる。
しかしながら、従来技術によれば、以下に示す問題点を
有する。
有する。
即ち、素子の微細化に伴う短チヤネル効果によるしきい
値電圧の低下、・クンテスルー耐圧の低下を防止するた
め、デート長とともにソース・ドレイン領域の深さも浅
くする必要がある。しかるに、ソース・ドレイン領域の
深さが洩くなると、第３図から容易に分るようにソース
・ドレイン領域２，３の横方内拡がりも抑えられ、ゲー
ト電極４に対してソース−ドレイン領域２゜３がオフセ
ットに形成される。これは、ソース・ドレイン領域形成
用のイオン注入前に行なった酸化工程によってゲート電
極５の側面に厚い酸化膜が成長してイオン注入時のマス
クとなることによる。通常、単結晶シリコンと比較して
不純物を導入した多結晶シリコンでは酸化速度が３倍程
度速く（酸化速度比は低温になるほど大きくなる）、単
結晶シリコンを５００１酸化した場合、多結晶シリコン
では１５００Ｘ以上成長する。従って、イオン注入時に
は０．２μｍ 程度ゲート電極端から離れてイオンが打
たれることになり、その後のアニール工程を得てもソー
ス・ドレイン領域がオフセットとなる。その結果、チャ
ネルとの間に高抵抗領域が形成されてトランゾスタの電
流低下をもたらし、微細化による電流駆動力の向上が大
きく妨げられる。
値電圧の低下、・クンテスルー耐圧の低下を防止するた
め、デート長とともにソース・ドレイン領域の深さも浅
くする必要がある。しかるに、ソース・ドレイン領域の
深さが洩くなると、第３図から容易に分るようにソース
・ドレイン領域２，３の横方内拡がりも抑えられ、ゲー
ト電極４に対してソース−ドレイン領域２゜３がオフセ
ットに形成される。これは、ソース・ドレイン領域形成
用のイオン注入前に行なった酸化工程によってゲート電
極５の側面に厚い酸化膜が成長してイオン注入時のマス
クとなることによる。通常、単結晶シリコンと比較して
不純物を導入した多結晶シリコンでは酸化速度が３倍程
度速く（酸化速度比は低温になるほど大きくなる）、単
結晶シリコンを５００１酸化した場合、多結晶シリコン
では１５００Ｘ以上成長する。従って、イオン注入時に
は０．２μｍ 程度ゲート電極端から離れてイオンが打
たれることになり、その後のアニール工程を得てもソー
ス・ドレイン領域がオフセットとなる。その結果、チャ
ネルとの間に高抵抗領域が形成されてトランゾスタの電
流低下をもたらし、微細化による電流駆動力の向上が大
きく妨げられる。
本発明は上記事情に鑑みてなされたもので、ソース・ド
レイン領域のオフセット状態を解消し、電流駆動力を向
上し得る半導体装置の製造方法を提供することを目的と
する。
レイン領域のオフセット状態を解消し、電流駆動力を向
上し得る半導体装置の製造方法を提供することを目的と
する。
本発明は、ゲート電極端の下のみ厚い酸化膜を成長させ
、かつゲート電極の側面には薄い酸化膜を成長すること
によって、ソース・ドレイン領域のオフセット状態を解
消し、電流駆動力を向上することを図ったものである。
、かつゲート電極の側面には薄い酸化膜を成長すること
によって、ソース・ドレイン領域のオフセット状態を解
消し、電流駆動力を向上することを図ったものである。
以下、本発明の一実施例を第１図（ａ）〜（、）を参照
して説明する。
して説明する。
〔１〕まず、例えばＰ型のシリコン基板１ノ上にゲート
酸化膜Ｊ２を介して多結晶シリコンからなるゲート電極
１３を形成した（第１図（＆）図示）。つづいて、１０
０Ｑ℃のＮＨ３アニールを基板１ノ全面に施し、ｆ−ト
酸化膜１２上には厚さ１００ｆのシリコン窒化膜７４＆
をかつゲート電極１３上には厚さ２５０Ｘのシリコン窒
化膜１４ｂを夫々成長した（第１図（ｂ）図示）。
酸化膜Ｊ２を介して多結晶シリコンからなるゲート電極
１３を形成した（第１図（＆）図示）。つづいて、１０
０Ｑ℃のＮＨ３アニールを基板１ノ全面に施し、ｆ−ト
酸化膜１２上には厚さ１００ｆのシリコン窒化膜７４＆
をかつゲート電極１３上には厚さ２５０Ｘのシリコン窒
化膜１４ｂを夫々成長した（第１図（ｂ）図示）。
次いで、前記シリコン窒化膜１４＆、１４ｂを熱リン酸
中で所定厚エツチング除去し、デート電極１３部以外の
ゲート酸化膜１２を露出させた。なお、熱リン酸の代り
にドライエツチングを用いてもよい。更に、ＮＨ４［’
溶液にて前記ゲート酸化膜１２を選択的にエツチング除
去し、前記基板１１表面を露出させた（第１図（ｃ）図
示）。
中で所定厚エツチング除去し、デート電極１３部以外の
ゲート酸化膜１２を露出させた。なお、熱リン酸の代り
にドライエツチングを用いてもよい。更に、ＮＨ４［’
溶液にて前記ゲート酸化膜１２を選択的にエツチング除
去し、前記基板１１表面を露出させた（第１図（ｃ）図
示）。
この際、ゲート電極１３端の下もわずかにオーバエツチ
ングされ、ゲート電極１３の一部とゲート電極１３下の
基板１１表面が露出した。しかる後、酸化工程によりｆ
−）電極１３端の下に厚い酸化膜、７５を成長させ、そ
の他の基板１１上に薄い酸化膜１６を成長した（第１図
（ｄ）図示）。以後、常法によシグート電極Ｊ３をマス
クとして基板１ノに不純物を導入してＮ＋型のソース・
ドレイン領域１７．１８を形成し、ＭＯ８型トランソス
タを製造した（第１図（、）図示〕。
ングされ、ゲート電極１３の一部とゲート電極１３下の
基板１１表面が露出した。しかる後、酸化工程によりｆ
−）電極１３端の下に厚い酸化膜、７５を成長させ、そ
の他の基板１１上に薄い酸化膜１６を成長した（第１図
（ｄ）図示）。以後、常法によシグート電極Ｊ３をマス
クとして基板１ノに不純物を導入してＮ＋型のソース・
ドレイン領域１７．１８を形成し、ＭＯ８型トランソス
タを製造した（第１図（、）図示〕。
本発明知よれば、デート電極１３の側面には１５０Ｘの
薄いシリコン窒化膜１４ａしか成長されず、酸化後も厚
い酸化膜１５はデート電極１３端下しか成長されないた
め、ソース・ドレイン領域形成用のイオン注入、アニー
ル後のソース・ドレイン領域１７９１Ｂはオフセットと
ならず、ゲート電極１３に対しほぼ自己整合に形成され
る。従って、電流駆動力を向上でき、将来のサブミクロ
ンＭＯ８）ランソスタの性能を大幅に向上できる。
薄いシリコン窒化膜１４ａしか成長されず、酸化後も厚
い酸化膜１５はデート電極１３端下しか成長されないた
め、ソース・ドレイン領域形成用のイオン注入、アニー
ル後のソース・ドレイン領域１７９１Ｂはオフセットと
ならず、ゲート電極１３に対しほぼ自己整合に形成され
る。従って、電流駆動力を向上でき、将来のサブミクロ
ンＭＯ８）ランソスタの性能を大幅に向上できる。
なお、上記実施例では、デート電極の周囲にシリコン窒
化膜を残したが、第１図（ｂ）工程後金面に反応性イオ
ンエツチングなどの異方性エツチングを行ってゲート電
極の側面にのみ窒化膜を残し、その後のデート酸化膜エ
ツチング、酸化工程でゲート電極の上面とゲート電極端
下の両方に酸化膜を成長させてもよい。
化膜を残したが、第１図（ｂ）工程後金面に反応性イオ
ンエツチングなどの異方性エツチングを行ってゲート電
極の側面にのみ窒化膜を残し、その後のデート酸化膜エ
ツチング、酸化工程でゲート電極の上面とゲート電極端
下の両方に酸化膜を成長させてもよい。
以上詳述した如く本発明によれば、ソース・ドレイン領
域のオフセット状態を解消し、電流駆動力を向上し得る
半導体装置の製造方法を提供できる。
域のオフセット状態を解消し、電流駆動力を向上し得る
半導体装置の製造方法を提供できる。
第１図（、）〜（、）は本発明の一実施例に係るＭＯ８
型トランソスタの製造方法を工程順に示す断面図、第２
図は従来のＭＯ８Ｏ８型トランジスタ面図、第３図は第
２図のトランゾスタの問題点を説明するための図である
。 １ノ・・・Ｐ型のシリコン基板、１２・・・デート酸化
膜、１３・・・ゲート電極、１４＆、１４ｂ・・・シリ
コン窒化膜、１５．１６・・・酸化膜、１７・・・Ｎ＋
型のソース領域、１８・・・Ｎ＋世のドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦第３図 第
型トランソスタの製造方法を工程順に示す断面図、第２
図は従来のＭＯ８Ｏ８型トランジスタ面図、第３図は第
２図のトランゾスタの問題点を説明するための図である
。 １ノ・・・Ｐ型のシリコン基板、１２・・・デート酸化
膜、１３・・・ゲート電極、１４＆、１４ｂ・・・シリ
コン窒化膜、１５．１６・・・酸化膜、１７・・・Ｎ＋
型のソース領域、１８・・・Ｎ＋世のドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦第３図 第
Claims (1)
- 半導体基板上にゲート酸化膜を介してゲート電極を形成
する工程と、全面に窒化膜を形成する工程と、少なくと
も前記ゲート電極以外の前記半導体基板を露出させる工
程と、露出した前記半導体基板及びゲート電極の一部を
酸化させる工程と、前記ゲート電極及び窒化膜をマスク
として前記半導体基板に不純物をイオン注入する工程と
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24831185A JPS62108573A (ja) | 1985-11-06 | 1985-11-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24831185A JPS62108573A (ja) | 1985-11-06 | 1985-11-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62108573A true JPS62108573A (ja) | 1987-05-19 |
Family
ID=17176185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24831185A Pending JPS62108573A (ja) | 1985-11-06 | 1985-11-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62108573A (ja) |
-
1985
- 1985-11-06 JP JP24831185A patent/JPS62108573A/ja active Pending
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