JPS594171A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS594171A JPS594171A JP57115037A JP11503782A JPS594171A JP S594171 A JPS594171 A JP S594171A JP 57115037 A JP57115037 A JP 57115037A JP 11503782 A JP11503782 A JP 11503782A JP S594171 A JPS594171 A JP S594171A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion
- gate
- heat treatment
- double
- double gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に関し、特に二重ゲー
ト構造を有する不揮発性半導体メモリ装置におけるメモ
リ部、あるいは周辺回路素子部のソース・ドレインの拡
散形成方法に係わるものである。
ト構造を有する不揮発性半導体メモリ装置におけるメモ
リ部、あるいは周辺回路素子部のソース・ドレインの拡
散形成方法に係わるものである。
近年、この種の不揮発性半導体メモリ装置においては、
集積度の増加に伴ない、素子のソース・ドレイン部の形
成に、砒素の拡散を利用する方法が一般的に行なわれて
いる。すなわち、この従来方法は、第１図に示されてい
るように、シリコン基板（１）の素子間分離酸化膜（２
）で囲まれた領域上に、第１ゲート酸化膜（３）、７０
−ティングゲートとなる第１ポリシリコノ膜（４）、第
２ゲート酸化膜（５）。
集積度の増加に伴ない、素子のソース・ドレイン部の形
成に、砒素の拡散を利用する方法が一般的に行なわれて
いる。すなわち、この従来方法は、第１図に示されてい
るように、シリコン基板（１）の素子間分離酸化膜（２
）で囲まれた領域上に、第１ゲート酸化膜（３）、７０
−ティングゲートとなる第１ポリシリコノ膜（４）、第
２ゲート酸化膜（５）。
およびコントロールゲートとなる第２ポリシリコン膜（
６）の二重ゲート構造を形成したのち、この二重ゲート
上から基板（１）に、イオン注入法によって選択的に砒
素を注入し、かつ熱処理によりこの砒素の拡散を促進さ
せ、ソース・ドレインとなる拡散層（７）を形成するも
のであった。
６）の二重ゲート構造を形成したのち、この二重ゲート
上から基板（１）に、イオン注入法によって選択的に砒
素を注入し、かつ熱処理によりこの砒素の拡散を促進さ
せ、ソース・ドレインとなる拡散層（７）を形成するも
のであった。
しかし乍らこの砒素の拡散層によるソース・ドレイン形
成方法では、従前からの燐の拡散層によるソース・ドレ
イン形成方法に比較して、シリコン基板中での砒素の拡
散が遅匹ために、砒素の濃度分布が拡散層と基板とで急
激に変化し、ソース・ドレインの接合における電気的耐
圧が減少する不都合があった。
成方法では、従前からの燐の拡散層によるソース・ドレ
イン形成方法に比較して、シリコン基板中での砒素の拡
散が遅匹ために、砒素の濃度分布が拡散層と基板とで急
激に変化し、ソース・ドレインの接合における電気的耐
圧が減少する不都合があった。
この発明は従来のこのような欠点に鑑み、ソース・ドレ
インどなる拡散層を拡散深さ、ならびに砒素注入量がそ
れぞれに異なるように二重に形成して、その電気的特性
を改善したものである＠以下、この発明方法の一実施例
につき、第２図。
インどなる拡散層を拡散深さ、ならびに砒素注入量がそ
れぞれに異なるように二重に形成して、その電気的特性
を改善したものである＠以下、この発明方法の一実施例
につき、第２図。
第３図を参照して詳細に説明する。
まず第２図実施例方法においては、従来方法と同様に、
シリコン基板（］）の素子間分離酸化膜（２）で囲まれ
た領域内に、第１ゲート酸化膜（３）、フローティング
ゲートとなる第１ポリシリコン膜（４）、第２ゲート酸
化膜（５）、およびコントロールゲートとなる第２ポリ
シリコン膜（６）を形成し、公知のように写真製版なら
びにエツチング技術により二重ゲート構造とし、その後
この二重ゲートからイオン注入法により、砒素イオン５
０ ＫｅＶ、 Ｉ Ｘ １０”論の注入をなし、かつ窒
素雰囲気中で９５０’０．３０分の熱処理を行なって、
最終的にソース・ドレインとなる浅い拡散層（８） 、
（８）を得る（同図（ａ））。
シリコン基板（］）の素子間分離酸化膜（２）で囲まれ
た領域内に、第１ゲート酸化膜（３）、フローティング
ゲートとなる第１ポリシリコン膜（４）、第２ゲート酸
化膜（５）、およびコントロールゲートとなる第２ポリ
シリコン膜（６）を形成し、公知のように写真製版なら
びにエツチング技術により二重ゲート構造とし、その後
この二重ゲートからイオン注入法により、砒素イオン５
０ ＫｅＶ、 Ｉ Ｘ １０”論の注入をなし、かつ窒
素雰囲気中で９５０’０．３０分の熱処理を行なって、
最終的にソース・ドレインとなる浅い拡散層（８） 、
（８）を得る（同図（ａ））。
ついで前記二重ゲート構造、ならびに同構造側の拡散層
＋８） 、 （８）の一部をレジストパターン（９）に
よす覆い（同図（ｂ））、このレジストパターン（９）
ｔ＝ マスクにして、さらに同様に砒素イオン５０に
、ｅＶ。
＋８） 、 （８）の一部をレジストパターン（９）に
よす覆い（同図（ｂ））、このレジストパターン（９）
ｔ＝ マスクにして、さらに同様に砒素イオン５０に
、ｅＶ。
４×１０１ｓ／ｃｄの注入を行ったのち、このレジスト
パターン（９）を酸素プラズマエツチングにより除去し
、かつ窒素雰囲気中で１０００″０，３０分の熱処理を
行なうことで、０．２μｍ程度の浅い拡散層部分（８ａ
）、（８ａ）と、これよりも深い０．４５Ｐ程度の拡散
層部分（ｓｂ）、（ｓｂ）とを形成した（同図（Ｃ））
。
パターン（９）を酸素プラズマエツチングにより除去し
、かつ窒素雰囲気中で１０００″０，３０分の熱処理を
行なうことで、０．２μｍ程度の浅い拡散層部分（８ａ
）、（８ａ）と、これよりも深い０．４５Ｐ程度の拡散
層部分（ｓｂ）、（ｓｂ）とを形成した（同図（Ｃ））
。
この第２図実施例方法により６４に−ＦＡＭＯ８を製造
したところ、前記従来方法にあって３μｍのゲート幅を
もつメモリ素子のソース・ドレイン間耐圧が１３Ｖであ
ったのに、この実施例方法では同耐圧が２０Ｖになう−
Ｃ１書き込み深さが大幅に改善され々、０ また第３図実施例方法においては、二重ゲート構造形成
後に必って、同形成に利用したレジストパターン（ＩＧ
を残したままで、これをマスクにして選択的に砒素イオ
ン５０ＫｅＶ、４Ｘ１０”〆ゴを注入し、かつ窒素雰囲
気中で１０００°Ｃ２３０分の熱処理を行なって深い拡
散層部分（８ｂ）、 （８ｂ）を形成さ窺同図（ａ））
、ついでレジストパターン０Ｉをエツチング除去した上
で、二重ゲート構造をマスクにして通常方法により、砒
素イオン５０ ＫｅＶ、 Ｉ Ｘ １０”／７を注入し
く同図（ｂ））、これによって前記拡散層部分（ｓｂ）
、（ｓｂ）と共に、浅い拡散層部分（８ａ）、（８ａ）
を形成し、さらにその後、窒素雰囲気中で９５０’０゜
３０分の熱処理を行なう（同図（Ｃ））。すなわち。
したところ、前記従来方法にあって３μｍのゲート幅を
もつメモリ素子のソース・ドレイン間耐圧が１３Ｖであ
ったのに、この実施例方法では同耐圧が２０Ｖになう−
Ｃ１書き込み深さが大幅に改善され々、０ また第３図実施例方法においては、二重ゲート構造形成
後に必って、同形成に利用したレジストパターン（ＩＧ
を残したままで、これをマスクにして選択的に砒素イオ
ン５０ＫｅＶ、４Ｘ１０”〆ゴを注入し、かつ窒素雰囲
気中で１０００°Ｃ２３０分の熱処理を行なって深い拡
散層部分（８ｂ）、 （８ｂ）を形成さ窺同図（ａ））
、ついでレジストパターン０Ｉをエツチング除去した上
で、二重ゲート構造をマスクにして通常方法により、砒
素イオン５０ ＫｅＶ、 Ｉ Ｘ １０”／７を注入し
く同図（ｂ））、これによって前記拡散層部分（ｓｂ）
、（ｓｂ）と共に、浅い拡散層部分（８ａ）、（８ａ）
を形成し、さらにその後、窒素雰囲気中で９５０’０゜
３０分の熱処理を行なう（同図（Ｃ））。すなわち。
これはレジストパターンα１が二重ゲート形成時のＯＦ
４によるプラズマエツチング、および弗酸水溶液による
湿式エツチングが、ゲート端から広くなるのを利用した
もので、前記第２図実施例と同様の二重拡散層構造が得
られ、同様の電気的特性を達成できた。
４によるプラズマエツチング、および弗酸水溶液による
湿式エツチングが、ゲート端から広くなるのを利用した
もので、前記第２図実施例と同様の二重拡散層構造が得
られ、同様の電気的特性を達成できた。
なお前記実施例はメモリ装置のメモリ素子部分に適用し
た場合であるが、同様に周辺回路素子部分にも適用でき
ることは勿論である。
た場合であるが、同様に周辺回路素子部分にも適用でき
ることは勿論である。
以上詳述したようにこの発明方法によれば、二重ゲート
構造の不揮発性メモリ装置の製造において、メモリ素子
部、あるいは周辺回路素子部のソース・ドレインとなる
拡散層を、第１の拡散工程と第２の拡散工程とにより、
拡散深さ、ならびに不純物濃度の異なる二重の拡散層部
分に形成するものでおるから、ソース・ドレイン接合に
おける電気的耐圧を充分に向上し得る特長がある。
構造の不揮発性メモリ装置の製造において、メモリ素子
部、あるいは周辺回路素子部のソース・ドレインとなる
拡散層を、第１の拡散工程と第２の拡散工程とにより、
拡散深さ、ならびに不純物濃度の異なる二重の拡散層部
分に形成するものでおるから、ソース・ドレイン接合に
おける電気的耐圧を充分に向上し得る特長がある。
第１図は二重ゲート構造の不揮発性メモリ装置における
メモリ素子部ソース・ドレインの従来の形成方法を示す
説明図、第２図（ａ）〜（Ｃ）、および第３図（ａ）〜
（Ｃ）は同上メモリ素子部ソース・ドレインのこの発明
方法による各別の実施例をそれぞれ工程順に示す説明図
である。 （１）・・・・シリコン基板、（２）・・・・素子間分
離酸化膜、（３） 、 （５）・・・・第１．第２ゲー
ト酸化膜（４１、（６）・・・・第１．第２ポリシリコ
ン膜（フローティンｙゲート、 コントロールゲート
）、（８）・・・・拡散層、（８ａ）、（８ｂ）・・・
・拡散層部分、（９）・・・・レジストパターン。 代 理 人 葛 野 信 −（７） 第１図 第２図
メモリ素子部ソース・ドレインの従来の形成方法を示す
説明図、第２図（ａ）〜（Ｃ）、および第３図（ａ）〜
（Ｃ）は同上メモリ素子部ソース・ドレインのこの発明
方法による各別の実施例をそれぞれ工程順に示す説明図
である。 （１）・・・・シリコン基板、（２）・・・・素子間分
離酸化膜、（３） 、 （５）・・・・第１．第２ゲー
ト酸化膜（４１、（６）・・・・第１．第２ポリシリコ
ン膜（フローティンｙゲート、 コントロールゲート
）、（８）・・・・拡散層、（８ａ）、（８ｂ）・・・
・拡散層部分、（９）・・・・レジストパターン。 代 理 人 葛 野 信 −（７） 第１図 第２図
Claims (3)
- （１）二重ゲート構造を有する不揮発性メモリ装置の製
造において、装置のメモリ素子部、あるいは周辺回路素
子部のソース・ドレインとなる拡散層の形成に際し、不
純物拡散を第１の拡散工程と第２の拡散工程とに区分し
て行ない、拡散深さ、ならびに不純物濃度の異なる二重
の拡散層部分に形成することを特徴とする半導体装置の
製造方法。 - （２）二重ゲート構造を形成したのち、この二重ゲート
上から砒素のイオン注入、熱処理による第１の拡散工程
を行ない、ついで二重ゲート構造をおおうレジストパタ
ーンを形成し、第１の拡散工程で得た拡散層の一部を除
いた他部に対し、選択的に再度砒素のイオン注入、熱処
理による第２の拡散工程を行なうことを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。 - （３）二重ゲート構造を形成したのち、同形成で利用し
たレジストパターンを残した上から選択された一部に砒
素のイオン注入、熱処理による第１の拡散工程を行ない
、ついでレジスミ除去して第１の拡散工程で得た拡散部
分を含む他部に対し、再度砒素のイオン注入、熱処理に
よる第２の拡散工程を行なうことを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115037A JPS594171A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115037A JPS594171A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594171A true JPS594171A (ja) | 1984-01-10 |
Family
ID=14652633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115037A Pending JPS594171A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594171A (ja) |
-
1982
- 1982-06-30 JP JP57115037A patent/JPS594171A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04102317A (ja) | 半導体装置の製造方法 | |
| US5071777A (en) | Method of fabricating implanted wells and islands of cmos circuits | |
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| JPH06244366A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS594171A (ja) | 半導体装置の製造方法 | |
| JPS60241259A (ja) | リ−ド・オンリ−・メモリの製造方法 | |
| JPH05291573A (ja) | 半導体装置およびその製造方法 | |
| JPS62265765A (ja) | 半導体装置の製造方法 | |
| JPS6251248A (ja) | 半導体装置の製造方法 | |
| JPS63302562A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3208952B2 (ja) | 高耐圧トランジスタの製造方法 | |
| JP3188132B2 (ja) | 半導体装置の製造方法 | |
| JPS6142171A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPH03148834A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2002124668A (ja) | 半導体装置の製造方法 | |
| JPH04133436A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2966037B2 (ja) | 半導体装置の製造方法 | |
| JPH0786588A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH01122167A (ja) | 半導体装置の製造方法 | |
| JPH0214788B2 (ja) | ||
| JPS6281051A (ja) | 半導体装置とその製造方法 | |
| JPS6072274A (ja) | 半導体装置の製造方法 | |
| JPS61166154A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS63281470A (ja) | 半導体装置の製造方法 | |
| JPS61142756A (ja) | 半導体装置の製造方法 |