JPH04102317A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体装置の製造方法に関し、特に、イオン
注入によって半導体基板内に素子分離絶縁層を形成する
技術に関するものである。
注入によって半導体基板内に素子分離絶縁層を形成する
技術に関するものである。
［従来の技術］
近年半導体装置の性能向上は著しく、その高集積化、高
速化、低消費電力化が急速に進んでいる。
速化、低消費電力化が急速に進んでいる。
この高集積化に伴い、素子分離のためのｐｎ接合に付随
する接合容量が、寄生容量となって回路素子の動作に対
して不都合な減少を生じるという問題がある。より高速
で低消費電力の半導体素子を形成するためには、この寄
生容量を削減することが重要な課題である。
する接合容量が、寄生容量となって回路素子の動作に対
して不都合な減少を生じるという問題がある。より高速
で低消費電力の半導体素子を形成するためには、この寄
生容量を削減することが重要な課題である。
寄生容量としては、たとえばバイポーラ素子においての
コレクタと基板間に発生するものや、ＭｏＳ素子におけ
るソース／ドレインと基板間に発生するものがある。半
導体素子の性能向上のためには、この寄生容量の削減が
重要な課題である。
コレクタと基板間に発生するものや、ＭｏＳ素子におけ
るソース／ドレインと基板間に発生するものがある。半
導体素子の性能向上のためには、この寄生容量の削減が
重要な課題である。
寄生容量を削減するための従来の方法として、シリコン
基板に高濃度の酸素イオン注入領域を設け、高温アニー
ルにより形成された埋め込み酸化膜を絶縁層として、表
面シリコン層と基板シリコンを分離する方法がある。こ
の方法は通常、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ Ｉｍｐｌａｔｅｄ Ｃ）ｃｙｇｅｎ）と呼
ばれティる。
基板に高濃度の酸素イオン注入領域を設け、高温アニー
ルにより形成された埋め込み酸化膜を絶縁層として、表
面シリコン層と基板シリコンを分離する方法がある。こ
の方法は通常、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ Ｉｍｐｌａｔｅｄ Ｃ）ｃｙｇｅｎ）と呼
ばれティる。
上記従来のＳＩＭＯＸ法を適用した半導体装置の製造工
程の一例を、第５Ａ図ないし第５Ｇ図を参照しながら説
明する。まず第５Ａ図に示すシリコン単結晶などからな
る半導体基板１の主表面全面に、第５Ｂ図に示すように
、酸素イオンを１８０〜２００ＫｅＶの注入エネルギで
、注入量１゜８〜２．０ＸＩＯ” ／ａｍ２で注入する
。これにより、半導体基板１中の所定深さに酸化シリコ
ン層２が形成される。この酸化シリコン層２により、半
導体基板１は上層シリコン層１ａと下層シリコン層１ｂ
に分離される。
程の一例を、第５Ａ図ないし第５Ｇ図を参照しながら説
明する。まず第５Ａ図に示すシリコン単結晶などからな
る半導体基板１の主表面全面に、第５Ｂ図に示すように
、酸素イオンを１８０〜２００ＫｅＶの注入エネルギで
、注入量１゜８〜２．０ＸＩＯ” ／ａｍ２で注入する
。これにより、半導体基板１中の所定深さに酸化シリコ
ン層２が形成される。この酸化シリコン層２により、半
導体基板１は上層シリコン層１ａと下層シリコン層１ｂ
に分離される。
次に、第５Ｃ図を参照して、熱酸化法あるいはＣＶＤ法
により半導体基板１を主表面上全面にシリコン酸化膜を
形成する。その後さらに、第５Ｄ図を参照して、シリコ
ン酸化膜３表面金面に、ＣＶＤ法によりシリコン窒化膜
４を形成する。
により半導体基板１を主表面上全面にシリコン酸化膜を
形成する。その後さらに、第５Ｄ図を参照して、シリコ
ン酸化膜３表面金面に、ＣＶＤ法によりシリコン窒化膜
４を形成する。
次に、フォトイソグラフィ技術により、シリコン窒化膜
４を選択的に除去しパターンニングする。
４を選択的に除去しパターンニングする。
その後、パターン化されたシリコン窒化膜４をマスクと
して、露出したシリコン酸化膜３を反応性イオンエツチ
ングなどのドライエツチング法によって選択的に除去す
ることにより、第５Ｅ図に示すマスク５がパターンニン
グ形成される。
して、露出したシリコン酸化膜３を反応性イオンエツチ
ングなどのドライエツチング法によって選択的に除去す
ることにより、第５Ｅ図に示すマスク５がパターンニン
グ形成される。
次に、半導体基板１を高温酸化雰囲気中で酸化処理する
ことにより、半導体基板１の上層シリコン層１ａの露出
部が酸化されて、厚いシリコン酸化膜６が形成される。
ことにより、半導体基板１の上層シリコン層１ａの露出
部が酸化されて、厚いシリコン酸化膜６が形成される。
このシリコン酸化膜６は、第５Ｆ図に示すように、酸化
シリコン層２と接する状態となるまで酸化処理される。
シリコン層２と接する状態となるまで酸化処理される。
次に、シリコン酸化膜６を形成するための酸化処理の際
にマスクとして用いたシリコン窒化膜４を燐酸などで除
去した後に、半導体基板１を酸溶液で処理し、シリコン
酸化膜３を除去する。
にマスクとして用いたシリコン窒化膜４を燐酸などで除
去した後に、半導体基板１を酸溶液で処理し、シリコン
酸化膜３を除去する。
これにより、シリコン酸化膜６の形成領域を除いた上層
シリコン層１ａが露出した状態となる。
シリコン層１ａが露出した状態となる。
（第５Ｇ図）。
以上のようにして、この従来方法によれば、活性領域の
上層シリコン層１ａがシリコン酸化膜６と酸化シリコン
層２で囲まれ、電気的に絶縁分離されたいわゆる完全素
子分離構造が得られる。
上層シリコン層１ａがシリコン酸化膜６と酸化シリコン
層２で囲まれ、電気的に絶縁分離されたいわゆる完全素
子分離構造が得られる。
しかしながら上記従来方法や、半導体基板１の主表面全
面から酸素イオンを注入して酸化シリコン層２を形成し
ているため、活性領域となる上層シリコン層１ａに結晶
欠陥が発生し、素子特性が悪くなるという問題がある。
面から酸素イオンを注入して酸化シリコン層２を形成し
ているため、活性領域となる上層シリコン層１ａに結晶
欠陥が発生し、素子特性が悪くなるという問題がある。
上記従来方法の問題点を解消する方法として、特開昭６
１−１８５９５０号公報に記載の製造方法がある。以下
、同公報に記載の製造工程を、第６Ａ図ないし第６Ｅ図
を参照して説明する。
１−１８５９５０号公報に記載の製造方法がある。以下
、同公報に記載の製造工程を、第６Ａ図ないし第６Ｅ図
を参照して説明する。
同公報に記載の半導体素子の製造方法においては、まず
、第６Ａ図に示すように、シリコン酸化膜１３およびシ
リコン窒化膜１４からなる、所定パターンのマスク１５
を、第５Ｅ図に示したマスク５と同様の方法で、形成す
る。次に、第６Ｂ図を参照して、所定のイオン注入エネ
ルギおよびイオン注入量で、かつ所定の傾斜角度で、半
導体基板１１の主表面全面に酸素イオンを注入する。こ
れにより、半導体基板１１内の所定深さの所定位置に、
イオン注入層１２ａが不連続に形成される。
、第６Ａ図に示すように、シリコン酸化膜１３およびシ
リコン窒化膜１４からなる、所定パターンのマスク１５
を、第５Ｅ図に示したマスク５と同様の方法で、形成す
る。次に、第６Ｂ図を参照して、所定のイオン注入エネ
ルギおよびイオン注入量で、かつ所定の傾斜角度で、半
導体基板１１の主表面全面に酸素イオンを注入する。こ
れにより、半導体基板１１内の所定深さの所定位置に、
イオン注入層１２ａが不連続に形成される。
さらに、第６Ｃ図を参照して、今度は半導体基板１１の
主表面に対して、第６Ｂ図の場合とは反対の傾斜角度で
、同一のイオン注入エネルギおよびイオン注入量で、酸
素イオンを注入し、連続したイオン注入層１２ｂが形成
される。この後、１１００℃以上の熱処理を行なうこと
により、酸化シリコンからなる埋め込み絶縁層１２が形
成され、これによって半導体基板１１は上層シリコン層
１１ａと下層シリコン層１１ｂに分離される（第６Ｄ図
）。
主表面に対して、第６Ｂ図の場合とは反対の傾斜角度で
、同一のイオン注入エネルギおよびイオン注入量で、酸
素イオンを注入し、連続したイオン注入層１２ｂが形成
される。この後、１１００℃以上の熱処理を行なうこと
により、酸化シリコンからなる埋め込み絶縁層１２が形
成され、これによって半導体基板１１は上層シリコン層
１１ａと下層シリコン層１１ｂに分離される（第６Ｄ図
）。
次に、第６Ｅ図を参照して、酸化雰囲気中において上層
シリコン層１１ａを選択酸化することにより、シリコン
酸化膜１６が形成され上層シリコン層１１ａのうちの活
性領域１７が電気的に完全に分離絶縁される。
シリコン層１１ａを選択酸化することにより、シリコン
酸化膜１６が形成され上層シリコン層１１ａのうちの活
性領域１７が電気的に完全に分離絶縁される。
その製造工程においては、活性領域の上層シリコン層１
１ａに対して酸素イオンを直接打ち込むことがないため
、この部分の結晶性の劣化を生じることが防止される。
１ａに対して酸素イオンを直接打ち込むことがないため
、この部分の結晶性の劣化を生じることが防止される。
［発明が解決しようとする課題］
しかしながら、上記公報に開示された方法では、活性領
域１７となるマスク直下の半導体基板１１の結晶性の劣
化や酸素イオンの残留などは解消されるものの、埋め込
み絶縁層１２形成後にさらに側面のシリコン酸化膜１６
を形成するための選択酸化の工程を経る必要があり、製
造工程が多くなって生産性が悪いという問題があった。
域１７となるマスク直下の半導体基板１１の結晶性の劣
化や酸素イオンの残留などは解消されるものの、埋め込
み絶縁層１２形成後にさらに側面のシリコン酸化膜１６
を形成するための選択酸化の工程を経る必要があり、製
造工程が多くなって生産性が悪いという問題があった。
上記従来の問題点を解消するため本発明は、半導体基板
内への埋め込み絶縁層の形成工程のみにより、活性領域
を電気的に分離絶縁する素子分離絶縁層を形成すること
のできる半導体装置の製造方法を提供することを目的と
する。
内への埋め込み絶縁層の形成工程のみにより、活性領域
を電気的に分離絶縁する素子分離絶縁層を形成すること
のできる半導体装置の製造方法を提供することを目的と
する。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、半導体基板の主表面
上の所定位置に、イオン注入を阻止するマスクを形成す
る工程と、半導体基板の主表面の方線方向に対して所定
角度をなす斜め方向から、少なくともイオン注入エネル
ギを変化させながら、前記半導体基板と反応して絶縁物
層を形成するイオンを照射する工程とを備えている。こ
の記イオンを照射する工程においては、半導体基板をそ
の表面に平行な面内において、イオンの照射方向に対し
て相対的に、連続的あるいは断続的に回転させる。
上の所定位置に、イオン注入を阻止するマスクを形成す
る工程と、半導体基板の主表面の方線方向に対して所定
角度をなす斜め方向から、少なくともイオン注入エネル
ギを変化させながら、前記半導体基板と反応して絶縁物
層を形成するイオンを照射する工程とを備えている。こ
の記イオンを照射する工程においては、半導体基板をそ
の表面に平行な面内において、イオンの照射方向に対し
て相対的に、連続的あるいは断続的に回転させる。
［作用コ
上記工程を有することにより本発明によれば、半導体基
板と反応して絶縁物を形成するイオン注入工程のみによ
り、半導体基板性の活性領域の下方を包囲する素子分離
絶縁膜が形成される。
板と反応して絶縁物を形成するイオン注入工程のみによ
り、半導体基板性の活性領域の下方を包囲する素子分離
絶縁膜が形成される。
なお、本発明におけるイオン注入工程においては、イオ
ン注入エネルギとイオン注入量の双方を断続的に変化さ
せるのが望ましい。これは、イオン注入量を一定にして
イオン注入エネルギのみを変化させた場合に、イオン注
入深さによってイオンの分布の広がりが変化することに
よる問題点と、連続的にイオンを照射することによるマ
スクの劣化を解消するためである。
ン注入エネルギとイオン注入量の双方を断続的に変化さ
せるのが望ましい。これは、イオン注入量を一定にして
イオン注入エネルギのみを変化させた場合に、イオン注
入深さによってイオンの分布の広がりが変化することに
よる問題点と、連続的にイオンを照射することによるマ
スクの劣化を解消するためである。
また、本発明のイオン注入前に形成するマスクは、半導
体基板の主表面にシリコン酸化膜をパターンニング形成
した後に、さらにその表面および側面をシリコン窒化膜
で覆ったものを用いるのが望ましい。これは、半導体基
板とマスクとの間の応力発生による半導体基板表面の損
傷を防止するとともに、マスク側面部での照射イオンに
よるマスクの劣化を防止することができるからである。
体基板の主表面にシリコン酸化膜をパターンニング形成
した後に、さらにその表面および側面をシリコン窒化膜
で覆ったものを用いるのが望ましい。これは、半導体基
板とマスクとの間の応力発生による半導体基板表面の損
傷を防止するとともに、マスク側面部での照射イオンに
よるマスクの劣化を防止することができるからである。
［実施例］
以下、本発明の一実施例を、第１八図ないし第１Ｈ図に
基づいて具体的に説明する。本実施例は、上記公報（特
開昭６１−１８５９５０号公報）に開示された従来の半
導体装置の製造方法に、注入イオンのビームエネルギを
変動させてイオンの濃度分布中心を基板の深さ方向に変
動させるという従来の考え方（たとえば特開昭６４−３
７８３５号公報など）を組合せて適用し、さらに改善を
加えたものである。
基づいて具体的に説明する。本実施例は、上記公報（特
開昭６１−１８５９５０号公報）に開示された従来の半
導体装置の製造方法に、注入イオンのビームエネルギを
変動させてイオンの濃度分布中心を基板の深さ方向に変
動させるという従来の考え方（たとえば特開昭６４−３
７８３５号公報など）を組合せて適用し、さらに改善を
加えたものである。
本実施例の半導体装置の製造方法においては、まず、第
１Ａ図を参照して、単結晶シリコンからなる半導体基板
２１の主表面全面に、熱酸化法あるいはＣＶＤ法によっ
て厚さ２００ＯＡ程度のシリコン酸化膜２３を形成する
。その後、所定パターンのレジストマスク２８を写真製
版によって形成する。次に、反応性イオンエツチングに
よって露出したシリコン酸化膜２３を除去し、第１Ｂ図
に示すパターンができあがる。次に、第１ＣＩＭを参照
して、半導体基板２１上全面に、ＣＶＤ法などにより、
厚さ約５０００人のシリコン窒化膜２４を堆積させ、さ
らにその表面に、所定のパターンのレジストマスク２９
を写真製版によって形成する。その後、露出したシリコ
ン窒化膜２４を反応性イオンエツチングによって除去し
、第１Ｄ図に示す所定パターンのマスク２５が形成され
る。
１Ａ図を参照して、単結晶シリコンからなる半導体基板
２１の主表面全面に、熱酸化法あるいはＣＶＤ法によっ
て厚さ２００ＯＡ程度のシリコン酸化膜２３を形成する
。その後、所定パターンのレジストマスク２８を写真製
版によって形成する。次に、反応性イオンエツチングに
よって露出したシリコン酸化膜２３を除去し、第１Ｂ図
に示すパターンができあがる。次に、第１ＣＩＭを参照
して、半導体基板２１上全面に、ＣＶＤ法などにより、
厚さ約５０００人のシリコン窒化膜２４を堆積させ、さ
らにその表面に、所定のパターンのレジストマスク２９
を写真製版によって形成する。その後、露出したシリコ
ン窒化膜２４を反応性イオンエツチングによって除去し
、第１Ｄ図に示す所定パターンのマスク２５が形成され
る。
次に半導体基板２１の主表面の方線方向に対して所定角
度θをなす方向から、酸素イオンを断続的に照射する。
度θをなす方向から、酸素イオンを断続的に照射する。
この酸素イオンの照射と同時に、半導体基板２１をその
主表面の任意の法線のまわりに連続的に回転させる。こ
の酸素イオンの照射は、たとえば、第３Ａ図のグラフ中
に示すように、イオン注入エネルギが３０ＫｅＶ 〜２
００ＫｅＶ。
主表面の任意の法線のまわりに連続的に回転させる。こ
の酸素イオンの照射は、たとえば、第３Ａ図のグラフ中
に示すように、イオン注入エネルギが３０ＫｅＶ 〜２
００ＫｅＶ。
イオン注入量が２．０ＸＩＯ” ７ｃｍ２〜２゜０Ｘ１
０” ／ｃｍ２のそれぞれ５段階に変動させる。このよ
うに、イオン注入エネルギおよびイオン注入量の双方を
変動させたのは次の理由による。酸素イオン注入量をそ
れぞれの段階で１．ＯＸ １０１８ ／ ｃ ｍ２で一
定とし、イオン注入エネルギを５０Ｋｅ■〜２００Ｋｅ
ｖの４段階に変えた場合、第３Ｂ図のグラフに示すよう
に、基板表面からの注入深さが深くなるほど、注入イオ
ン濃度の分布中心からの濃度分布の広がりが大きくなっ
てしまう。したがって、各イオン注入量を一定にしてイ
オン注入エネルギのみを段階的に変えた場合、形成され
る埋め込み絶縁層２２は、第４図に示すように、活性領
域２７の中央近傍においてその濃度分布が深さ方向に広
がってしまい、かつその濃度が薄くなる。したがって、
素子の分離絶縁に必要な埋め込み絶縁層２２が活性領域
２７の中央の下方において形成できないだけでなく、酸
素イオンが混入しない活性領域２７の領域自体の大きさ
が十分確保できないという問題がある。
０” ／ｃｍ２のそれぞれ５段階に変動させる。このよ
うに、イオン注入エネルギおよびイオン注入量の双方を
変動させたのは次の理由による。酸素イオン注入量をそ
れぞれの段階で１．ＯＸ １０１８ ／ ｃ ｍ２で一
定とし、イオン注入エネルギを５０Ｋｅ■〜２００Ｋｅ
ｖの４段階に変えた場合、第３Ｂ図のグラフに示すよう
に、基板表面からの注入深さが深くなるほど、注入イオ
ン濃度の分布中心からの濃度分布の広がりが大きくなっ
てしまう。したがって、各イオン注入量を一定にしてイ
オン注入エネルギのみを段階的に変えた場合、形成され
る埋め込み絶縁層２２は、第４図に示すように、活性領
域２７の中央近傍においてその濃度分布が深さ方向に広
がってしまい、かつその濃度が薄くなる。したがって、
素子の分離絶縁に必要な埋め込み絶縁層２２が活性領域
２７の中央の下方において形成できないだけでなく、酸
素イオンが混入しない活性領域２７の領域自体の大きさ
が十分確保できないという問題がある。
このように、第３Ａ図のグラフに示す５段階のイオン注
入エネルギおよびイオン注入量の変動制御により、第１
Ｆ図に示すように、マスク２５の下方に十分な深さの活
性領域２７を確保しつつ、その活性領域を包囲して分離
絶縁する埋め込み絶縁層２２を形成することができる。
入エネルギおよびイオン注入量の変動制御により、第１
Ｆ図に示すように、マスク２５の下方に十分な深さの活
性領域２７を確保しつつ、その活性領域を包囲して分離
絶縁する埋め込み絶縁層２２を形成することができる。
次に、マスク２５をエツチングにより除去し、第１Ｇ図
に示す構造が形成される。その後、第１Ｈ図を参照して
、活性領域２７の表面の中央近傍に、ゲート絶縁膜３０
および多結晶シリコン層３１を形成し、さらに所定のパ
ターンニングを行なって、ゲート電極３２を形成する。
に示す構造が形成される。その後、第１Ｈ図を参照して
、活性領域２７の表面の中央近傍に、ゲート絶縁膜３０
および多結晶シリコン層３１を形成し、さらに所定のパ
ターンニングを行なって、ゲート電極３２を形成する。
次にこのゲート電極３２をマスクとして、リンやひ素な
どの不純物イオンを半導体基板２１上に照射し、ソース
／ドレイン領域となる不純物拡散層３３を形成する。こ
のようにして、埋め込み絶縁層２２によって分離絶縁さ
れた活性領域２７の表面にＭＯ３型電界効果トランジス
タが形成される。
どの不純物イオンを半導体基板２１上に照射し、ソース
／ドレイン領域となる不純物拡散層３３を形成する。こ
のようにして、埋め込み絶縁層２２によって分離絶縁さ
れた活性領域２７の表面にＭＯ３型電界効果トランジス
タが形成される。
このようにして形成されたＭＯ３型電界効果トランジス
タは、半導体基板１の主表面から所定の深さにわたって
、埋め込み絶縁層２２によって完全に素子分離されるた
め、不純物拡散層３３と半導体基板２１との間のｐｎ接
合の接合容量に起因する寄生容量によって生ずる種々の
問題点が解消する。この寄生容量によって生ずる問題点
として代表的なものには、Ｃ（Ｃｏｍｐ Ｉ ｅｍｅｎ
ｔ ａｒｙ）ＭＯ３構造に形成されている寄生バイポ
ーラトランジスタがノイズ信号などによってスイッチン
グ動作し、インバータがショート状態となってしまうい
わゆるラッチアップという現象が挙げられる。
タは、半導体基板１の主表面から所定の深さにわたって
、埋め込み絶縁層２２によって完全に素子分離されるた
め、不純物拡散層３３と半導体基板２１との間のｐｎ接
合の接合容量に起因する寄生容量によって生ずる種々の
問題点が解消する。この寄生容量によって生ずる問題点
として代表的なものには、Ｃ（Ｃｏｍｐ Ｉ ｅｍｅｎ
ｔ ａｒｙ）ＭＯ３構造に形成されている寄生バイポ
ーラトランジスタがノイズ信号などによってスイッチン
グ動作し、インバータがショート状態となってしまうい
わゆるラッチアップという現象が挙げられる。
また、本実施例によれば、上記従来技術のように熱酸化
によって活性領域の側面の分離絶縁膜を形成する必要が
なくなるため、工程数が減少し、生産性が向上する。
によって活性領域の側面の分離絶縁膜を形成する必要が
なくなるため、工程数が減少し、生産性が向上する。
なお上記実施例においては、半導体基板２１の回転を、
酸素イオンの照射と同時に連続的に行なわせることによ
って埋め込み絶縁層２２を形成したが、半導体基板２１
の回転を連続的には行なわずに、マスク２５の平面形状
すなわち形成すべき活性領域２７の平面形状に応じて、
半導体基板２１を断続的に回転させることによっても、
埋め込み絶縁層２２を形成することができる。すなわち
、マスク２５および活性領域２７が、−電断面の細長い
形状を有する場合には、まず第２Ａ図に示すように半導
体基板２１の主表面の方線方向に対して角度θをなす斜
め方向から酸素イオンを照射し、半導体基板２１を制止
させた状態で、第３Ａ図のグラフに示す５段階にイオン
注入エネルギおよびイオン注入量を変化させる。これに
より、まず各活性領域２７の左側半分の埋め込み絶縁層
２２が形成される。次に、半導体基板２１をその主表面
の任意の法線を軸として、酸素イオン注入方向に対して
相対的に１８０°回転させ、その状態で半導体基板２１
を静止させて、さらに第３Ａ図のグラフに示す５段階に
イオン注入エネルギおよびイオン注入量を変化させる。
酸素イオンの照射と同時に連続的に行なわせることによ
って埋め込み絶縁層２２を形成したが、半導体基板２１
の回転を連続的には行なわずに、マスク２５の平面形状
すなわち形成すべき活性領域２７の平面形状に応じて、
半導体基板２１を断続的に回転させることによっても、
埋め込み絶縁層２２を形成することができる。すなわち
、マスク２５および活性領域２７が、−電断面の細長い
形状を有する場合には、まず第２Ａ図に示すように半導
体基板２１の主表面の方線方向に対して角度θをなす斜
め方向から酸素イオンを照射し、半導体基板２１を制止
させた状態で、第３Ａ図のグラフに示す５段階にイオン
注入エネルギおよびイオン注入量を変化させる。これに
より、まず各活性領域２７の左側半分の埋め込み絶縁層
２２が形成される。次に、半導体基板２１をその主表面
の任意の法線を軸として、酸素イオン注入方向に対して
相対的に１８０°回転させ、その状態で半導体基板２１
を静止させて、さらに第３Ａ図のグラフに示す５段階に
イオン注入エネルギおよびイオン注入量を変化させる。
それによって活性領域２７の下側を包囲する残り半分の
埋め込み絶縁層２２が形成される。このように、上記実
施例の第１Ｅ図に示す工程を第２Ａ図および第２Ｂ図に
示す工程と置き換えることによっても、埋め込み絶総理
２２のみによって、活性領域２７の下側を包囲する素子
分離絶縁層が形成され、その作用効果は上記実施例とほ
ぼ同様である。
埋め込み絶縁層２２が形成される。このように、上記実
施例の第１Ｅ図に示す工程を第２Ａ図および第２Ｂ図に
示す工程と置き換えることによっても、埋め込み絶総理
２２のみによって、活性領域２７の下側を包囲する素子
分離絶縁層が形成され、その作用効果は上記実施例とほ
ぼ同様である。
上記各実施例において、酸素イオンの半導体基板２１主
表面に対する照射方向は、半導体基板２１の主表面の法
線方向を基準とした角度θが４５°程度になるように設
定することが望ましい。また、上記実施例においては、
半導体基板２１を単、結晶シリコンからなるものとし、
埋め込み絶縁層２２を形成するための照射イオンを酸素
イオンとしたが、これらに限られるものではなく、半導
体基板２１の材質と照射イオンの種類は、種々の組合せ
が考えられる。ただし、そのイオンを半導体基板２１内
に注入することによって、相互に反応して絶縁物の層が
形成されるものでなければならない。
表面に対する照射方向は、半導体基板２１の主表面の法
線方向を基準とした角度θが４５°程度になるように設
定することが望ましい。また、上記実施例においては、
半導体基板２１を単、結晶シリコンからなるものとし、
埋め込み絶縁層２２を形成するための照射イオンを酸素
イオンとしたが、これらに限られるものではなく、半導
体基板２１の材質と照射イオンの種類は、種々の組合せ
が考えられる。ただし、そのイオンを半導体基板２１内
に注入することによって、相互に反応して絶縁物の層が
形成されるものでなければならない。
また、マスク２５の断面構造を、シリコン酸化膜２３の
表面だけでなくその側面をもシリコン窒化膜２４で覆う
ことにしたのは、斜め方向から酸素イオンを連続的に照
射することによって、マスク２５の側部のシリコン酸化
膜２３が浸蝕され、それによって埋め込み絶縁層２２の
幅が設計値よりも大きくなってしまうことを防止するた
めである。
表面だけでなくその側面をもシリコン窒化膜２４で覆う
ことにしたのは、斜め方向から酸素イオンを連続的に照
射することによって、マスク２５の側部のシリコン酸化
膜２３が浸蝕され、それによって埋め込み絶縁層２２の
幅が設計値よりも大きくなってしまうことを防止するた
めである。
［発明の効果］
以上述べたように本発明によれば、半導体基板と反応し
て絶縁層を形成するイオンを、半導体基板の方線方向に
対して所定の角度を形成させて、断続的に、かつ少なく
ともイオン注入エネルギを段階的に変化させて、かつ半
導体基板をその主表面の任意の法線を回転軸として適宜
回転させることによりイオン照射とその後の熱処理のみ
によって、活性領域の下側を包囲する埋め込み絶縁層を
形成することができる。したがって、活性領域の側部の
素子分離絶縁膜を熱酸化によって形成する従来の方法に
比べて生産性が向上するとともに、活性領域における結
晶性の劣化やイオンの残留なども防止される。さらに本
発明の方法によれば、イオン注入エネルギのみでなくイ
オン注入量をも適宜制御すれば、半導体基板主表面から
の深さにかかわらず一定の幅を有する埋め込み絶縁層を
形成することも可能である。
て絶縁層を形成するイオンを、半導体基板の方線方向に
対して所定の角度を形成させて、断続的に、かつ少なく
ともイオン注入エネルギを段階的に変化させて、かつ半
導体基板をその主表面の任意の法線を回転軸として適宜
回転させることによりイオン照射とその後の熱処理のみ
によって、活性領域の下側を包囲する埋め込み絶縁層を
形成することができる。したがって、活性領域の側部の
素子分離絶縁膜を熱酸化によって形成する従来の方法に
比べて生産性が向上するとともに、活性領域における結
晶性の劣化やイオンの残留なども防止される。さらに本
発明の方法によれば、イオン注入エネルギのみでなくイ
オン注入量をも適宜制御すれば、半導体基板主表面から
の深さにかかわらず一定の幅を有する埋め込み絶縁層を
形成することも可能である。
第１Ａ図、第Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図、第
１Ｆ図、第１Ｇ図、第１Ｈ図は、本発明の一実施例の半
導体装置の製造工程を、工程ごとに順次示す断面図であ
る。 第２Ａ図および第２Ｂ図は、本発明の他の実施例の工程
の一部を順次示す断面図である。 第３Ａ図は、本発明の実施例において適用された酸素イ
オンの注入エネルギおよび注入量の、各段階ごとの、基
板表面からの注入深さと注入イオン濃度分布との関係を
あられすグラフを示す図、第３Ｂ図は、イオン注入量を
一定にしてイオン注入エネルギのみを段階的に変えた場
合の、基板表面からの注入深さと注入イオン濃度分布の
関係をあられすグラフを示す図である。 第４図は、第３Ｂ図に示すグラフに表された条件で、本
発明の実施例のイオン注入を行なった場合の埋め込み絶
縁層２２の形成状態を示す断面図である。 第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、
第５Ｆ図、第５Ｇ図は、従来のＳＩＭＯＸ法による素子
分離絶縁構造の形成工程を順次示す断面図である。 第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図、第６Ｅ図は
、第５Ａ図ないし第５Ｇ図に示す従来の方法の問題点を
解消するための、従来の半導体装置の製造方法を、工程
ごとに順次示す断面図である。 図において、２１は半導体基板、２２は埋め込み絶縁層
、２３はシリコン酸化膜、２４はシリコン窒化膜、２５
はマスク、２７は活性領域である。
１Ｆ図、第１Ｇ図、第１Ｈ図は、本発明の一実施例の半
導体装置の製造工程を、工程ごとに順次示す断面図であ
る。 第２Ａ図および第２Ｂ図は、本発明の他の実施例の工程
の一部を順次示す断面図である。 第３Ａ図は、本発明の実施例において適用された酸素イ
オンの注入エネルギおよび注入量の、各段階ごとの、基
板表面からの注入深さと注入イオン濃度分布との関係を
あられすグラフを示す図、第３Ｂ図は、イオン注入量を
一定にしてイオン注入エネルギのみを段階的に変えた場
合の、基板表面からの注入深さと注入イオン濃度分布の
関係をあられすグラフを示す図である。 第４図は、第３Ｂ図に示すグラフに表された条件で、本
発明の実施例のイオン注入を行なった場合の埋め込み絶
縁層２２の形成状態を示す断面図である。 第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、
第５Ｆ図、第５Ｇ図は、従来のＳＩＭＯＸ法による素子
分離絶縁構造の形成工程を順次示す断面図である。 第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図、第６Ｅ図は
、第５Ａ図ないし第５Ｇ図に示す従来の方法の問題点を
解消するための、従来の半導体装置の製造方法を、工程
ごとに順次示す断面図である。 図において、２１は半導体基板、２２は埋め込み絶縁層
、２３はシリコン酸化膜、２４はシリコン窒化膜、２５
はマスク、２７は活性領域である。
Claims (1)
- 【特許請求の範囲】 半導体基板の主表面上の所定位置に、イオン注入を阻止
するマスクを形成する工程と、 前記半導体基板の主表面の方線方向に対して所定角度を
なす斜め方向から、少なくともイオン注入エネルギを変
化させながら、前記半導体基板と反応して絶縁物層を形
成するイオンを照射する工程と、 を備え、前記イオンを照射する工程においては、前記半
導体基板を、その表面に平行な面内において、前記イオ
ンの照射方向に対して相対的に、連続的にあるいは断続
的に回転させること を特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222053A JP3012673B2 (ja) | 1990-08-21 | 1990-08-21 | 半導体装置の製造方法 |
| US08/086,741 US5346841A (en) | 1990-08-21 | 1993-07-06 | Method of manufacturing semiconductor device using ion implantation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222053A JP3012673B2 (ja) | 1990-08-21 | 1990-08-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04102317A true JPH04102317A (ja) | 1992-04-03 |
| JP3012673B2 JP3012673B2 (ja) | 2000-02-28 |
Family
ID=16776362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2222053A Expired - Fee Related JP3012673B2 (ja) | 1990-08-21 | 1990-08-21 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5346841A (ja) |
| JP (1) | JP3012673B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0738004A1 (en) * | 1993-12-28 | 1996-10-16 | Nippon Steel Corporation | Method and device for manufacturing semiconductor substrate |
| US5665613A (en) * | 1994-06-03 | 1997-09-09 | Komatsu Electronic Metals Co., Ltd. | Method of making semiconductor device having SIMOX structure |
| JP2005026644A (ja) * | 2003-06-13 | 2005-01-27 | Siltronic Japan Corp | Ｓｏｉ基板と半導体基板及びその製造方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5806802A (en) * | 1993-11-12 | 1998-09-15 | Scott; David D. | Apparatus and methods for in-space satellite operations |
| FR2714200B1 (fr) * | 1993-11-25 | 1996-12-27 | Fujitsu Ltd | Dispositif à onde acoustique de surface et son procédé de fabrication. |
| US5488004A (en) * | 1994-09-23 | 1996-01-30 | United Microelectronics Corporation | SOI by large angle oxygen implant |
| SG50741A1 (en) * | 1995-07-26 | 1998-07-20 | Chartered Semiconductor Mfg | Method for minimizing the hot carrier effect in m-mosfet devices |
| US5712173A (en) * | 1996-01-24 | 1998-01-27 | Advanced Micro Devices, Inc. | Method of making semiconductor device with self-aligned insulator |
| FR2756847B1 (fr) * | 1996-12-09 | 1999-01-08 | Commissariat Energie Atomique | Procede de separation d'au moins deux elements d'une structure en contact entre eux par implantation ionique |
| US5976952A (en) * | 1997-03-05 | 1999-11-02 | Advanced Micro Devices, Inc. | Implanted isolation structure formation for high density CMOS integrated circuits |
| US6083794A (en) | 1997-07-10 | 2000-07-04 | International Business Machines Corporation | Method to perform selective drain engineering with a non-critical mask |
| TW358236B (en) * | 1997-12-19 | 1999-05-11 | Nanya Technology Corp | Improved local silicon oxidization method in the manufacture of semiconductor isolation |
| US6258693B1 (en) | 1997-12-23 | 2001-07-10 | Integrated Device Technology, Inc. | Ion implantation for scalability of isolation in an integrated circuit |
| US6197656B1 (en) * | 1998-03-24 | 2001-03-06 | International Business Machines Corporation | Method of forming planar isolation and substrate contacts in SIMOX-SOI. |
| GB2344455A (en) * | 1998-12-01 | 2000-06-07 | Mitel Semiconductor Ab | Semiconductor device with low parasitic capacitance |
| US6074929A (en) * | 1998-12-22 | 2000-06-13 | National Semiconductor Corporation | Box isolation technique for integrated circuit structures |
| AU2993600A (en) * | 1999-02-12 | 2000-08-29 | Ibis Technology Corporation | Patterned silicon-on-insulator devices |
| US6235607B1 (en) * | 1999-12-07 | 2001-05-22 | Advanced Micro Devices, Inc. | Method for establishing component isolation regions in SOI semiconductor device |
| US6784072B2 (en) * | 2002-07-22 | 2004-08-31 | International Business Machines Corporation | Control of buried oxide in SIMOX |
| KR100487927B1 (ko) * | 2003-07-21 | 2005-05-09 | 주식회사 하이닉스반도체 | 마그네틱 램의 형성방법 |
| US7115463B2 (en) * | 2004-08-20 | 2006-10-03 | International Business Machines Corporation | Patterning SOI with silicon mask to create box at different depths |
| US7945086B2 (en) * | 2006-01-12 | 2011-05-17 | Kla-Tencor Technologies Corporation | Tungsten plug deposition quality evaluation method by EBACE technology |
| US8052885B2 (en) * | 2006-01-12 | 2011-11-08 | Kla-Tencor Corporation | Structural modification using electron beam activated chemical etch |
| WO2007100933A2 (en) * | 2006-01-12 | 2007-09-07 | Kla Tencor Technologies Corporation | Etch selectivity enhancement, deposition quality evaluation, structural modification and three-dimensional imaging using electron beam activated chemical etch |
| US7879730B2 (en) * | 2006-01-12 | 2011-02-01 | Kla-Tencor Technologies Corporation | Etch selectivity enhancement in electron beam activated chemical etch |
| US8110890B2 (en) | 2007-06-05 | 2012-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device isolation structure |
| US7741190B2 (en) * | 2007-08-09 | 2010-06-22 | National Semiconductor Corporation | Method of selective oxygen implantation to dielectrically isolate semiconductor devices using no extra masks |
| US20100193879A1 (en) * | 2009-02-05 | 2010-08-05 | Ming-Han Liao | Isolation Region Implant and Structure |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57126131A (en) * | 1981-01-28 | 1982-08-05 | Toshiba Corp | Manufacture of semiconductor device |
| JPH0235387B2 (ja) * | 1981-07-27 | 1990-08-09 | Pioneer Electronic Corp | Kirokudeisukunokirokuoyobisaiseihoshiki |
| FR2571544B1 (fr) * | 1984-10-05 | 1987-07-31 | Haond Michel | Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres |
| JPS61185950A (ja) * | 1985-02-13 | 1986-08-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4676841A (en) * | 1985-09-27 | 1987-06-30 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fabrication of dielectrically isolated devices utilizing buried oxygen implant and subsequent heat treatment at temperatures above 1300° C. |
| US4810664A (en) * | 1986-08-14 | 1989-03-07 | Hewlett-Packard Company | Method for making patterned implanted buried oxide transistors and structures |
| JPH0748516B2 (ja) * | 1986-09-26 | 1995-05-24 | アメリカン テレフォン アンド テレグラフ カムパニー | 埋没導電層を有する誘電的に分離されたデバイスの製造方法 |
| JPS63283127A (ja) * | 1987-05-15 | 1988-11-21 | Mitsubishi Electric Corp | バイポ−ラ型半導体装置の製造方法 |
| JPS6421919A (en) * | 1987-07-16 | 1989-01-25 | Nec Corp | Manufacture of semiconductor device |
| JPS6437835A (en) * | 1987-08-04 | 1989-02-08 | Nec Corp | Formation of layer of semiconductor device through ion implantation |
| JP2668538B2 (ja) * | 1988-02-05 | 1997-10-27 | ヤマハ株式会社 | 集積回路装置の製法 |
-
1990
- 1990-08-21 JP JP2222053A patent/JP3012673B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-06 US US08/086,741 patent/US5346841A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0738004A1 (en) * | 1993-12-28 | 1996-10-16 | Nippon Steel Corporation | Method and device for manufacturing semiconductor substrate |
| EP0738004A4 (en) * | 1993-12-28 | 1997-04-16 | Nippon Steel Corp | METHOD AND DEVICE FOR MANUFACTURING A SEMICONDUCTOR SUBSTRATE |
| US5918151A (en) * | 1993-12-28 | 1999-06-29 | Nippon Steel Corporation | Method of manufacturing a semiconductor substrate and an apparatus for manufacturing the same |
| US5665613A (en) * | 1994-06-03 | 1997-09-09 | Komatsu Electronic Metals Co., Ltd. | Method of making semiconductor device having SIMOX structure |
| JP2005026644A (ja) * | 2003-06-13 | 2005-01-27 | Siltronic Japan Corp | Ｓｏｉ基板と半導体基板及びその製造方法 |
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| Publication number | Publication date |
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