JPS61180484A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPS61180484A JPS61180484A JP60020441A JP2044185A JPS61180484A JP S61180484 A JPS61180484 A JP S61180484A JP 60020441 A JP60020441 A JP 60020441A JP 2044185 A JP2044185 A JP 2044185A JP S61180484 A JPS61180484 A JP S61180484A
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- 230000005669 field effect Effects 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000010408 film Substances 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 15
- 239000001301 oxygen Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 10
- 238000005468 ion implantation Methods 0.000 claims abstract description 8
- 239000013039 cover film Substances 0.000 claims abstract description 7
- -1 oxygen ions Chemical class 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 16
- 150000004767 nitrides Chemical class 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 238000002513 implantation Methods 0.000 claims 1
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 8
- 238000000137 annealing Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型電界効果トランジスタの製造方法に関し特
に周波数特性および信頼性の優れた縦型電界効果トラン
ジスタの製造方法に関する。
に周波数特性および信頼性の優れた縦型電界効果トラン
ジスタの製造方法に関する。
従来、プレーナ形縦型ＭＯ８電界効果トランジスタは第
３図（ａｌ〜（ｄｌＫ示す工程により形成されている、
すなわち、第３図＋１）に示すように−導電型の半導体
基板１に反対＃？ＩＩ型の不純物領域２を形成し、その
後素子部の酸化膜を除去（７、第３図（ｂ）に示すよう
にゲート酸化膜３を約５００〜１５００人成長させ、更
にその上に多結晶シリコン４を約３０００〜６０００
Ａ成長させる。次に第３図（ｃ）に示すように、リソグ
ラフィ技術によシ多結晶シリコンとその下の酸化膜をエ
ツチングし、次いで反対−導電型不純物領域５を形成す
る。次に、第３図（ａ）に示すように不純物領域５形成
時と同じ窓を用いて、−導電型の不純物領域６を形成し
、次いで多結晶シリコンを含む表面をＣＶＤ ３ｉ０
ｚ等で被覆し、次にソース電極形成領域を開孔し、ソー
ス電極１０を形成することにより得られる。
３図（ａｌ〜（ｄｌＫ示す工程により形成されている、
すなわち、第３図＋１）に示すように−導電型の半導体
基板１に反対＃？ＩＩ型の不純物領域２を形成し、その
後素子部の酸化膜を除去（７、第３図（ｂ）に示すよう
にゲート酸化膜３を約５００〜１５００人成長させ、更
にその上に多結晶シリコン４を約３０００〜６０００
Ａ成長させる。次に第３図（ｃ）に示すように、リソグ
ラフィ技術によシ多結晶シリコンとその下の酸化膜をエ
ツチングし、次いで反対−導電型不純物領域５を形成す
る。次に、第３図（ａ）に示すように不純物領域５形成
時と同じ窓を用いて、−導電型の不純物領域６を形成し
、次いで多結晶シリコンを含む表面をＣＶＤ ３ｉ０
ｚ等で被覆し、次にソース電極形成領域を開孔し、ソー
ス電極１０を形成することにより得られる。
上述の方法によシ形成された従来のプレーナ型縦型ＭＯ
８電界効果トランジスタは多結晶シリコン領域４の面積
が大きいためゲート容量Ｃｃが大ンダクタンス、ＣＧ：
ゲート全体容量）が低くなるという欠点を持っていた。
８電界効果トランジスタは多結晶シリコン領域４の面積
が大きいためゲート容量Ｃｃが大ンダクタンス、ＣＧ：
ゲート全体容量）が低くなるという欠点を持っていた。
また上記方法の改善方法として発明者は窒化膜をマスク
として不要部分のゲート［極の多結晶／リコンを熱酸化
して酸化膜に変化させることによって容量を減少させる
方法を発明し特開昭５９−２１０６６号公報にて発表し
た、 しかし、この発明のみでは多結晶シリコンを酸化するの
に容易でなく、酸化による形状変化（バーズビーク）が
激しいという問題があった。
として不要部分のゲート［極の多結晶／リコンを熱酸化
して酸化膜に変化させることによって容量を減少させる
方法を発明し特開昭５９−２１０６６号公報にて発表し
た、 しかし、この発明のみでは多結晶シリコンを酸化するの
に容易でなく、酸化による形状変化（バーズビーク）が
激しいという問題があった。
不発明は、周波数上限ｆｍａχのより大きな縦型ＭＯ８
ＦＥＴの製造方法を提供することを第１の目的とする。
ＦＥＴの製造方法を提供することを第１の目的とする。
また、容易に容量を減少させることができる縦型ＭＯ８
ＦＥＴの製造方法を提供することを第２の目的とする・ 〔問題点を解決するための手段〕 本発明の縦型電界効果トランジスタの製造方法は、−導
電型を有する半導体基板と、該半導体基板の少なくとも
一部を介して対向する第１及び第２笠置に形成された前
記半導体基板と反対の導電型を有する第１の半導体領域
と、該第１の半導体幀緘の双方に形成されたー導′ｌ！
Ｌ型の第２の半梢４体領域と、前記第１の半導体領域上
および対向する第１および第２位置の前記第１の半導体
領域の間の半導体基板上に形成された絶餞膜と、該絶縁
膜を介して設けられた制御電極を有するｆｉ：型電界効
果トランジスタの製造方法において、前記制御電極を多
結晶シリコンで形成する工程と、該多結晶シリコン制御
電極を酸素イオン注入カバー膜で被棟する工程と、フォ
トリソグラフィ技術によ多対向する第１及び第２位置の
前記第１の半導体領域上の制御電極である多結晶シリコ
ンの一部に対し。
ＦＥＴの製造方法を提供することを第２の目的とする・ 〔問題点を解決するための手段〕 本発明の縦型電界効果トランジスタの製造方法は、−導
電型を有する半導体基板と、該半導体基板の少なくとも
一部を介して対向する第１及び第２笠置に形成された前
記半導体基板と反対の導電型を有する第１の半導体領域
と、該第１の半導体幀緘の双方に形成されたー導′ｌ！
Ｌ型の第２の半梢４体領域と、前記第１の半導体領域上
および対向する第１および第２位置の前記第１の半導体
領域の間の半導体基板上に形成された絶餞膜と、該絶縁
膜を介して設けられた制御電極を有するｆｉ：型電界効
果トランジスタの製造方法において、前記制御電極を多
結晶シリコンで形成する工程と、該多結晶シリコン制御
電極を酸素イオン注入カバー膜で被棟する工程と、フォ
トリソグラフィ技術によ多対向する第１及び第２位置の
前記第１の半導体領域上の制御電極である多結晶シリコ
ンの一部に対し。
酸素イオン注入カバー願の窓あけを行ない多結晶シリコ
ンの一部を露出させる工程と、露出された該多結晶シリ
コン領域に酸素をイオン注入し該領域の多結晶７リコン
を酸化し酸化膜にする工程とを含んで構成される。
ンの一部を露出させる工程と、露出された該多結晶シリ
コン領域に酸素をイオン注入し該領域の多結晶７リコン
を酸化し酸化膜にする工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。第１図（ａ）〜（Ｃ）は本発明の一実施例を説明する
ためｅこ工程順に示した要部工程の断面図である。
。第１図（ａ）〜（Ｃ）は本発明の一実施例を説明する
ためｅこ工程順に示した要部工程の断面図である。
本実施例において、当初の工程は従来例の第３図（ａ）
〜（Ｃ）と同一であるので詳細説明は省略する。
〜（Ｃ）と同一であるので詳細説明は省略する。
すなわち第３図（ａ）〜（Ｃ）の工程により第３図（ｃ
）に示す構成を形成した後、反対導電型不純物領域５を
形成したときと同じ窓を用いて一導電型の不純物領域を
形成する。
）に示す構成を形成した後、反対導電型不純物領域５を
形成したときと同じ窓を用いて一導電型の不純物領域を
形成する。
次に、第１図（ａ）に示すように、酸素イオン注入カバ
ー膜７例えばホトレジスト膜によりゲート酸化膜３及び
制御電極の多結晶シリコン膜４を含む半導体基板の全面
を被覆する。次いで、リソグラフィ技術によシ多結晶シ
リコンゲートの不要部分に窓を開ける。次いで酸素を例
えば加速電圧１００オン注入８を行い、次いで１０００
〜１２５０°Ｃでアニールすることによシ注入領域を酸
化膜に変化させる。なおイオン注入カバー膜７として窒
化膜を用いると注入イオンに対する耐性が大きいので、
より確実に多結晶シリコンを酸化膜に変更することがで
きる。
ー膜７例えばホトレジスト膜によりゲート酸化膜３及び
制御電極の多結晶シリコン膜４を含む半導体基板の全面
を被覆する。次いで、リソグラフィ技術によシ多結晶シ
リコンゲートの不要部分に窓を開ける。次いで酸素を例
えば加速電圧１００オン注入８を行い、次いで１０００
〜１２５０°Ｃでアニールすることによシ注入領域を酸
化膜に変化させる。なおイオン注入カバー膜７として窒
化膜を用いると注入イオンに対する耐性が大きいので、
より確実に多結晶シリコンを酸化膜に変更することがで
きる。
次に、第１図（ｃ）に示すように、基板全面にＣＶＤ
５ｉＯｚ膜又はＰＳＧ膜を形成し、次いでソース領域に
開孔し、ソース電極１０を形成すれば本実施例は完成す
る。
５ｉＯｚ膜又はＰＳＧ膜を形成し、次いでソース領域に
開孔し、ソース電極１０を形成すれば本実施例は完成す
る。
以上説明したように酸化膜９が形成されたことによりこ
の部分の容量がなくなり、全体ゲート容量ＣＧが減少す
る。従ってゲート容量Ｃａによシ決定される周波数上限
ｆｍｈｘは改善される。
の部分の容量がなくなり、全体ゲート容量ＣＧが減少す
る。従ってゲート容量Ｃａによシ決定される周波数上限
ｆｍｈｘは改善される。
また酸素イオン注入を用いることにより一層多結晶シリ
コンの酸化膜変化を正確容易に実施することができる、 第２図（ａ）、（ｂｌは本発明の第２の実施例により形
成さｎた製品の平面図並びにそのＡ−Ｂ線の断面図であ
る。第２図（ａｔ、（ｂ）は本発明をメツシュ型縦型ｉ
Ｖ１０８ Ｆ Ｅ Ｔに通用した例で、図面に付した符
号は第１図（ａ）〜（Ｃ）と同一部分は同一符号とした
ので説明は省略する。第２図１８）、ｔｂ）から明らか
のように基本的構成は第１図（ａ）〜（ｃｌと全く同一
である。
コンの酸化膜変化を正確容易に実施することができる、 第２図（ａ）、（ｂｌは本発明の第２の実施例により形
成さｎた製品の平面図並びにそのＡ−Ｂ線の断面図であ
る。第２図（ａｔ、（ｂ）は本発明をメツシュ型縦型ｉ
Ｖ１０８ Ｆ Ｅ Ｔに通用した例で、図面に付した符
号は第１図（ａ）〜（Ｃ）と同一部分は同一符号とした
ので説明は省略する。第２図１８）、ｔｂ）から明らか
のように基本的構成は第１図（ａ）〜（ｃｌと全く同一
である。
以上駈明したように、本発明によれば、縦型電界効果ト
ランジスタの容量を減少させることができ、その結果周
波数上限ｆｍａ ｘ のより大きな製品とすることがで
きる。
ランジスタの容量を減少させることができ、その結果周
波数上限ｆｍａ ｘ のより大きな製品とすることがで
きる。
第１図（ａ）〜忙）は本発明の第１の実施例を説明する
ために工程順に示した主要工程の断面図、第２図（ａ）
、（ｂ）は本発明の第２の実施例によ多形成された製品
の平面図並びにそのＡ−Ｂ線の断面図、第３図（ａ）〜
（ｄｌは従来のプレーナ形縦型ＭＯ８電界効果トランジ
スタの製造方法を説明するために工程順に示した断面図
である。 １・・・・・・−導電型半導体基板、２・・・・・・反
対導電型領域、３・・・・・・ゲート酸化膜、４・・・
・・・多結晶シリコン、５・・・・・・反対導電型領域
（ベース領域）、６・・・・・・−導電型領域（ソース
領域）、７・・・・・・酸素イオン注入カバー膜、８・
・・・・・酸素イオン注入、９・・・・・・酸化膜変化
領域、１０・・・・・・ソース電極、１）・・・・・・
ＣｖＤＳＩ０２゜ 沼２０
ために工程順に示した主要工程の断面図、第２図（ａ）
、（ｂ）は本発明の第２の実施例によ多形成された製品
の平面図並びにそのＡ−Ｂ線の断面図、第３図（ａ）〜
（ｄｌは従来のプレーナ形縦型ＭＯ８電界効果トランジ
スタの製造方法を説明するために工程順に示した断面図
である。 １・・・・・・−導電型半導体基板、２・・・・・・反
対導電型領域、３・・・・・・ゲート酸化膜、４・・・
・・・多結晶シリコン、５・・・・・・反対導電型領域
（ベース領域）、６・・・・・・−導電型領域（ソース
領域）、７・・・・・・酸素イオン注入カバー膜、８・
・・・・・酸素イオン注入、９・・・・・・酸化膜変化
領域、１０・・・・・・ソース電極、１）・・・・・・
ＣｖＤＳＩ０２゜ 沼２０
Claims (2)
- （１）一導電型を有する半導体基板と、該半導体基板の
少なくとも一部を介して対向する第１及び第２位置に形
成された前記半導体基板と反対の導電型を有する第１の
半導体領域と、該第１の半導体領域の双方に形成された
一導電型の第２の半導体領域と、前記第１の半導体領域
上および対向する第１および第２位置の前記第１の半導
体領域の間の半導体基板上に形成された絶縁膜と、該絶
縁膜を介して設けられた制御電極を有する縦型電界効果
トランジスタの製造方法において、前記制御電極を多結
晶シリコンで形成する工程と、該多結晶シリコン制御電
極を酸素イオン注入カバー膜で被覆する工程と、フォト
リソグラフィ技術により対向する第１及び第２位置の前
記第１の半導体領域上の制御電極である多結晶シリコン
の一部に対し酸素イオン注入カバー膜の窓あけを行ない
多結晶シリコンの一部を露出させる工程と、露出された
該多結晶シリコン領域に酸素をイオン注入し該領域の多
結晶シリコンを酸化し酸化膜にする工程とを含むことを
特徴とする縦型電界効果トランジスタの製造方法。 - （２）多結晶シリコン制御電極を覆う酸素イオン圧入カ
バー膜が窒化膜である特許請求の範囲第（１）項記載の
縦型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020441A JPS61180484A (ja) | 1985-02-05 | 1985-02-05 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020441A JPS61180484A (ja) | 1985-02-05 | 1985-02-05 | 縦型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61180484A true JPS61180484A (ja) | 1986-08-13 |
Family
ID=12027131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60020441A Pending JPS61180484A (ja) | 1985-02-05 | 1985-02-05 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180484A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286367A (ja) * | 1988-05-12 | 1989-11-17 | Nec Corp | 縦型電界効果トランジスタ |
| US5030581A (en) * | 1986-09-27 | 1991-07-09 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor apparatus |
-
1985
- 1985-02-05 JP JP60020441A patent/JPS61180484A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5030581A (en) * | 1986-09-27 | 1991-07-09 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor apparatus |
| JPH01286367A (ja) * | 1988-05-12 | 1989-11-17 | Nec Corp | 縦型電界効果トランジスタ |
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