JPS61180484A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPS61180484A JPS61180484A JP60020441A JP2044185A JPS61180484A JP S61180484 A JPS61180484 A JP S61180484A JP 60020441 A JP60020441 A JP 60020441A JP 2044185 A JP2044185 A JP 2044185A JP S61180484 A JPS61180484 A JP S61180484A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型電界効果トランジスタの製造方法に関し特
に周波数特性および信頼性の優れた縦型電界効果トラン
ジスタの製造方法に関する。
に周波数特性および信頼性の優れた縦型電界効果トラン
ジスタの製造方法に関する。
従来、プレーナ形縦型MO8電界効果トランジスタは第
3図(al〜(dlK示す工程により形成されている、
すなわち、第3図+1)に示すように−導電型の半導体
基板1に反対#?II型の不純物領域2を形成し、その
後素子部の酸化膜を除去(7、第3図(b)に示すよう
にゲート酸化膜3を約500〜1500人成長させ、更
にその上に多結晶シリコン4を約3000〜6000
A成長させる。次に第3図(c)に示すように、リソグ
ラフィ技術によシ多結晶シリコンとその下の酸化膜をエ
ツチングし、次いで反対−導電型不純物領域5を形成す
る。次に、第3図(a)に示すように不純物領域5形成
時と同じ窓を用いて、−導電型の不純物領域6を形成し
、次いで多結晶シリコンを含む表面をCVD 3i0
z等で被覆し、次にソース電極形成領域を開孔し、ソー
ス電極10を形成することにより得られる。
3図(al〜(dlK示す工程により形成されている、
すなわち、第3図+1)に示すように−導電型の半導体
基板1に反対#?II型の不純物領域2を形成し、その
後素子部の酸化膜を除去(7、第3図(b)に示すよう
にゲート酸化膜3を約500〜1500人成長させ、更
にその上に多結晶シリコン4を約3000〜6000
A成長させる。次に第3図(c)に示すように、リソグ
ラフィ技術によシ多結晶シリコンとその下の酸化膜をエ
ツチングし、次いで反対−導電型不純物領域5を形成す
る。次に、第3図(a)に示すように不純物領域5形成
時と同じ窓を用いて、−導電型の不純物領域6を形成し
、次いで多結晶シリコンを含む表面をCVD 3i0
z等で被覆し、次にソース電極形成領域を開孔し、ソー
ス電極10を形成することにより得られる。
上述の方法によシ形成された従来のプレーナ型縦型MO
8電界効果トランジスタは多結晶シリコン領域4の面積
が大きいためゲート容量Ccが大ンダクタンス、CG:
ゲート全体容量)が低くなるという欠点を持っていた。
8電界効果トランジスタは多結晶シリコン領域4の面積
が大きいためゲート容量Ccが大ンダクタンス、CG:
ゲート全体容量)が低くなるという欠点を持っていた。
また上記方法の改善方法として発明者は窒化膜をマスク
として不要部分のゲート[極の多結晶/リコンを熱酸化
して酸化膜に変化させることによって容量を減少させる
方法を発明し特開昭59−21066号公報にて発表し
た、 しかし、この発明のみでは多結晶シリコンを酸化するの
に容易でなく、酸化による形状変化(バーズビーク)が
激しいという問題があった。
として不要部分のゲート[極の多結晶/リコンを熱酸化
して酸化膜に変化させることによって容量を減少させる
方法を発明し特開昭59−21066号公報にて発表し
た、 しかし、この発明のみでは多結晶シリコンを酸化するの
に容易でなく、酸化による形状変化(バーズビーク)が
激しいという問題があった。
不発明は、周波数上限fmaχのより大きな縦型MO8
FETの製造方法を提供することを第1の目的とする。
FETの製造方法を提供することを第1の目的とする。
また、容易に容量を減少させることができる縦型MO8
FETの製造方法を提供することを第2の目的とする・ 〔問題点を解決するための手段〕 本発明の縦型電界効果トランジスタの製造方法は、−導
電型を有する半導体基板と、該半導体基板の少なくとも
一部を介して対向する第1及び第2笠置に形成された前
記半導体基板と反対の導電型を有する第1の半導体領域
と、該第1の半導体幀緘の双方に形成されたー導′l!
L型の第2の半梢4体領域と、前記第1の半導体領域上
および対向する第1および第2位置の前記第1の半導体
領域の間の半導体基板上に形成された絶餞膜と、該絶縁
膜を介して設けられた制御電極を有するfi:型電界効
果トランジスタの製造方法において、前記制御電極を多
結晶シリコンで形成する工程と、該多結晶シリコン制御
電極を酸素イオン注入カバー膜で被棟する工程と、フォ
トリソグラフィ技術によ多対向する第1及び第2位置の
前記第1の半導体領域上の制御電極である多結晶シリコ
ンの一部に対し。
FETの製造方法を提供することを第2の目的とする・ 〔問題点を解決するための手段〕 本発明の縦型電界効果トランジスタの製造方法は、−導
電型を有する半導体基板と、該半導体基板の少なくとも
一部を介して対向する第1及び第2笠置に形成された前
記半導体基板と反対の導電型を有する第1の半導体領域
と、該第1の半導体幀緘の双方に形成されたー導′l!
L型の第2の半梢4体領域と、前記第1の半導体領域上
および対向する第1および第2位置の前記第1の半導体
領域の間の半導体基板上に形成された絶餞膜と、該絶縁
膜を介して設けられた制御電極を有するfi:型電界効
果トランジスタの製造方法において、前記制御電極を多
結晶シリコンで形成する工程と、該多結晶シリコン制御
電極を酸素イオン注入カバー膜で被棟する工程と、フォ
トリソグラフィ技術によ多対向する第1及び第2位置の
前記第1の半導体領域上の制御電極である多結晶シリコ
ンの一部に対し。
酸素イオン注入カバー願の窓あけを行ない多結晶シリコ
ンの一部を露出させる工程と、露出された該多結晶シリ
コン領域に酸素をイオン注入し該領域の多結晶7リコン
を酸化し酸化膜にする工程とを含んで構成される。
ンの一部を露出させる工程と、露出された該多結晶シリ
コン領域に酸素をイオン注入し該領域の多結晶7リコン
を酸化し酸化膜にする工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。第1図(a)〜(C)は本発明の一実施例を説明する
ためeこ工程順に示した要部工程の断面図である。
。第1図(a)〜(C)は本発明の一実施例を説明する
ためeこ工程順に示した要部工程の断面図である。
本実施例において、当初の工程は従来例の第3図(a)
〜(C)と同一であるので詳細説明は省略する。
〜(C)と同一であるので詳細説明は省略する。
すなわち第3図(a)〜(C)の工程により第3図(c
)に示す構成を形成した後、反対導電型不純物領域5を
形成したときと同じ窓を用いて一導電型の不純物領域を
形成する。
)に示す構成を形成した後、反対導電型不純物領域5を
形成したときと同じ窓を用いて一導電型の不純物領域を
形成する。
次に、第1図(a)に示すように、酸素イオン注入カバ
ー膜7例えばホトレジスト膜によりゲート酸化膜3及び
制御電極の多結晶シリコン膜4を含む半導体基板の全面
を被覆する。次いで、リソグラフィ技術によシ多結晶シ
リコンゲートの不要部分に窓を開ける。次いで酸素を例
えば加速電圧100オン注入8を行い、次いで1000
〜1250°Cでアニールすることによシ注入領域を酸
化膜に変化させる。なおイオン注入カバー膜7として窒
化膜を用いると注入イオンに対する耐性が大きいので、
より確実に多結晶シリコンを酸化膜に変更することがで
きる。
ー膜7例えばホトレジスト膜によりゲート酸化膜3及び
制御電極の多結晶シリコン膜4を含む半導体基板の全面
を被覆する。次いで、リソグラフィ技術によシ多結晶シ
リコンゲートの不要部分に窓を開ける。次いで酸素を例
えば加速電圧100オン注入8を行い、次いで1000
〜1250°Cでアニールすることによシ注入領域を酸
化膜に変化させる。なおイオン注入カバー膜7として窒
化膜を用いると注入イオンに対する耐性が大きいので、
より確実に多結晶シリコンを酸化膜に変更することがで
きる。
次に、第1図(c)に示すように、基板全面にCVD
5iOz膜又はPSG膜を形成し、次いでソース領域に
開孔し、ソース電極10を形成すれば本実施例は完成す
る。
5iOz膜又はPSG膜を形成し、次いでソース領域に
開孔し、ソース電極10を形成すれば本実施例は完成す
る。
以上説明したように酸化膜9が形成されたことによりこ
の部分の容量がなくなり、全体ゲート容量CGが減少す
る。従ってゲート容量Caによシ決定される周波数上限
fmhxは改善される。
の部分の容量がなくなり、全体ゲート容量CGが減少す
る。従ってゲート容量Caによシ決定される周波数上限
fmhxは改善される。
また酸素イオン注入を用いることにより一層多結晶シリ
コンの酸化膜変化を正確容易に実施することができる、 第2図(a)、(blは本発明の第2の実施例により形
成さnた製品の平面図並びにそのA−B線の断面図であ
る。第2図(at、(b)は本発明をメツシュ型縦型i
V108 F E Tに通用した例で、図面に付した符
号は第1図(a)〜(C)と同一部分は同一符号とした
ので説明は省略する。第2図18)、tb)から明らか
のように基本的構成は第1図(a)〜(clと全く同一
である。
コンの酸化膜変化を正確容易に実施することができる、 第2図(a)、(blは本発明の第2の実施例により形
成さnた製品の平面図並びにそのA−B線の断面図であ
る。第2図(at、(b)は本発明をメツシュ型縦型i
V108 F E Tに通用した例で、図面に付した符
号は第1図(a)〜(C)と同一部分は同一符号とした
ので説明は省略する。第2図18)、tb)から明らか
のように基本的構成は第1図(a)〜(clと全く同一
である。
以上駈明したように、本発明によれば、縦型電界効果ト
ランジスタの容量を減少させることができ、その結果周
波数上限fma x のより大きな製品とすることがで
きる。
ランジスタの容量を減少させることができ、その結果周
波数上限fma x のより大きな製品とすることがで
きる。
第1図(a)〜忙)は本発明の第1の実施例を説明する
ために工程順に示した主要工程の断面図、第2図(a)
、(b)は本発明の第2の実施例によ多形成された製品
の平面図並びにそのA−B線の断面図、第3図(a)〜
(dlは従来のプレーナ形縦型MO8電界効果トランジ
スタの製造方法を説明するために工程順に示した断面図
である。 1・・・・・・−導電型半導体基板、2・・・・・・反
対導電型領域、3・・・・・・ゲート酸化膜、4・・・
・・・多結晶シリコン、5・・・・・・反対導電型領域
(ベース領域)、6・・・・・・−導電型領域(ソース
領域)、7・・・・・・酸素イオン注入カバー膜、8・
・・・・・酸素イオン注入、9・・・・・・酸化膜変化
領域、10・・・・・・ソース電極、1)・・・・・・
CvDSI02゜ 沼20
ために工程順に示した主要工程の断面図、第2図(a)
、(b)は本発明の第2の実施例によ多形成された製品
の平面図並びにそのA−B線の断面図、第3図(a)〜
(dlは従来のプレーナ形縦型MO8電界効果トランジ
スタの製造方法を説明するために工程順に示した断面図
である。 1・・・・・・−導電型半導体基板、2・・・・・・反
対導電型領域、3・・・・・・ゲート酸化膜、4・・・
・・・多結晶シリコン、5・・・・・・反対導電型領域
(ベース領域)、6・・・・・・−導電型領域(ソース
領域)、7・・・・・・酸素イオン注入カバー膜、8・
・・・・・酸素イオン注入、9・・・・・・酸化膜変化
領域、10・・・・・・ソース電極、1)・・・・・・
CvDSI02゜ 沼20
Claims (2)
- (1)一導電型を有する半導体基板と、該半導体基板の
少なくとも一部を介して対向する第1及び第2位置に形
成された前記半導体基板と反対の導電型を有する第1の
半導体領域と、該第1の半導体領域の双方に形成された
一導電型の第2の半導体領域と、前記第1の半導体領域
上および対向する第1および第2位置の前記第1の半導
体領域の間の半導体基板上に形成された絶縁膜と、該絶
縁膜を介して設けられた制御電極を有する縦型電界効果
トランジスタの製造方法において、前記制御電極を多結
晶シリコンで形成する工程と、該多結晶シリコン制御電
極を酸素イオン注入カバー膜で被覆する工程と、フォト
リソグラフィ技術により対向する第1及び第2位置の前
記第1の半導体領域上の制御電極である多結晶シリコン
の一部に対し酸素イオン注入カバー膜の窓あけを行ない
多結晶シリコンの一部を露出させる工程と、露出された
該多結晶シリコン領域に酸素をイオン注入し該領域の多
結晶シリコンを酸化し酸化膜にする工程とを含むことを
特徴とする縦型電界効果トランジスタの製造方法。 - (2)多結晶シリコン制御電極を覆う酸素イオン圧入カ
バー膜が窒化膜である特許請求の範囲第(1)項記載の
縦型電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60020441A JPS61180484A (ja) | 1985-02-05 | 1985-02-05 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60020441A JPS61180484A (ja) | 1985-02-05 | 1985-02-05 | 縦型電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61180484A true JPS61180484A (ja) | 1986-08-13 |
Family
ID=12027131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60020441A Pending JPS61180484A (ja) | 1985-02-05 | 1985-02-05 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61180484A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01286367A (ja) * | 1988-05-12 | 1989-11-17 | Nec Corp | 縦型電界効果トランジスタ |
US5030581A (en) * | 1986-09-27 | 1991-07-09 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor apparatus |
-
1985
- 1985-02-05 JP JP60020441A patent/JPS61180484A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5030581A (en) * | 1986-09-27 | 1991-07-09 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor apparatus |
JPH01286367A (ja) * | 1988-05-12 | 1989-11-17 | Nec Corp | 縦型電界効果トランジスタ |
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