JP7417497B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
metal-oxide-semiconductor field-effect transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置の信頼性は高いことが望ましい。
特開２０１８－２０７０３１号公報
本発明が解決しようとする課題は、信頼性を向上可能な半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、ゲート電極と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の一部の上に設けられている。前記第３半導体領域は、第１領域及び第２領域を含む。前記第１領域は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第２半導体領域から離れている。前記第２領域は、前記第１領域と前記第２半導体領域との間に設けられ、前記第１領域よりも高い第１導電形の不純物濃度を有する。前記第３半導体領域は、前記第１半導体領域の別の一部の上に設けられている。前記第４半導体領域は、前記第２半導体領域の上に設けられ、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する。前記第５半導体領域は、前記第４半導体領域の一部の上に設けられている。前記ゲート電極は、前記第４半導体領域とゲート絶縁層を介して対向している。前記第２電極は、前記第４半導体領域及び前記第５半導体領域の上に設けられ、前記第４半導体領域及び前記第５半導体領域と電気的に接続されている。
第１実施形態に係る半導体装置を表す断面図である。 第１実施形態に係る半導体装置を表す平面図である。 第１実施形態に係る半導体装置を表す断面図である。 第１実施形態に係る半導体装置の製造工程を表す断面図である。 第１実施形態に係る半導体装置の製造工程を表す断面図である。 第１実施形態に係る半導体装置の製造工程を表す断面図である。 第１実施形態に係る半導体装置の一部を表す断面図、及びＡ１－Ａ２線における不純物濃度を表すグラフである。 第１実施形態の第１変形例に係る半導体装置を表す断面図である。 第１実施形態の第２変形例に係る半導体装置を表す断面図である。 第１実施形態の第３変形例に係る半導体装置を表す断面図である。 第２実施形態に係る半導体装置を表す断面図である。 第２実施形態に係る半導体装置を表す平面図である。 第２実施形態に係る半導体装置を表す断面図である。 図１３の一部を拡大した断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－、ｎ－－及びｐ、ｐ－の表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。同じ表記が付された半導体領域同士の間において、不純物濃度に差があっても良い。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す断面図である。
第１実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。半導体装置１００は、図１に表したように、ｎ＋形（第１導電形）ドレイン領域１（第１半導体領域）、ｐ－形（第２導電形）ピラー領域２（第２半導体領域）、ｎ－形ピラー領域３（第３半導体領域）、ｐ形ベース領域４（第４半導体領域）、ｎ＋形ソース領域５（第５半導体領域）、ｎ－形バッファ領域６（中間領域）、ゲート電極１０、ドレイン電極２１（第１電極）、ソース電極２２（第２電極）、及び絶縁部３０を含む。
実施形態の説明では、ＸＹＺ座標系を用いる。ドレイン電極２１からｎ＋形ドレイン領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直な一方向をＸ方向（第２方向）とする。Ｚ方向に対して垂直であり、Ｘ方向と交差する一方向をＹ方向（第３方向）とする。また、説明のために、ドレイン電極２１からｎ＋形ドレイン領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極２１とｎ＋形ドレイン領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
ドレイン電極２１は、半導体装置１００の下面に設けられている。ｎ＋形ドレイン領域１は、ドレイン電極２１の上に設けられ、ドレイン電極２１と電気的に接続されている。ｐ－形ピラー領域２は、ｎ＋形ドレイン領域１の一部の上に設けられている。ｎ－形ピラー領域３は、ｎ＋形ドレイン領域１の別の一部の上に設けられている。ｎ－形ピラー領域３は、Ｘ方向においてｐ－形ピラー領域２と並んでいる。ｎ－形ピラー領域３におけるｎ形不純物濃度は、ｎ＋形ドレイン領域１におけるｎ形不純物濃度よりも低い。
ｎ－形ピラー領域３は、第１領域３ａ及び第２領域３ｂを含む。第１領域３ａは、Ｘ方向においてｐ－形ピラー領域２から離れている。第２領域３ｂは、ｐ－形ピラー領域２と第１領域３ａとの間に設けられている。第２領域３ｂにおけるｎ形不純物濃度は、第１領域３ａにおけるｎ形不純物濃度よりも高い。
ｐ形ベース領域４は、ｐ－形ピラー領域２の上及び第２領域３ｂの少なくとも一部の上に設けられている。ｐ形ベース領域４におけるｐ形不純物濃度は、ｐ－形ピラー領域２におけるｐ形不純物濃度よりも高い。ｎ＋形ソース領域５は、ｐ形ベース領域４の一部の上に設けられている。ゲート電極１０は、ｐ形ベース領域４とゲート絶縁層１１を介して対向している。半導体装置１００では、ゲート電極１０は、ｎ－形ピラー領域３、ｐ形ベース領域４、及びｎ＋形ソース領域５の上にゲート絶縁層１１を介して設けられている。
ソース電極２２は、ｐ形ベース領域４、ｎ＋形ソース領域５、及びゲート電極１０の上に設けられ、ｐ形ベース領域４及びｎ＋形ソース領域５と電気的に接続されている。ソース電極２２は、ゲート絶縁層１１により、ゲート電極１０とは電気的に分離されている。
ｎ－形バッファ領域６は、ｎ＋形ドレイン領域１とｐ－形ピラー領域２との間、及びｎ＋形ドレイン領域１とｎ－形ピラー領域３との間に設けられている。ｎ－形バッファ領域６におけるｎ形不純物濃度は、ｎ＋形ドレイン領域１におけるｎ形不純物濃度よりも低い。ｎ－形バッファ領域６は、第１部分６ａ及び第２部分６ｂを含む。第１部分６ａは、ｎ＋形ドレイン領域１とｐ－形ピラー領域２との間、及びｎ＋形ドレイン領域１と第２領域３ｂとの間に設けられている。第２部分６ｂは、ｎ＋形ドレイン領域１と第１領域３ａとの間に設けられている。
絶縁部３０は、ｎ＋形ドレイン領域１の上に設けられている。ｐ－形ピラー領域２は、Ｘ方向における絶縁部３０の周り、及び絶縁部３０の下に設けられている。例えば、絶縁部３０の上部は、ｐ形ベース領域４とＸ方向において並び、ソース電極２２に接している。絶縁部３０は、図１に表したように、空隙３１を含んでいても良い。
図２は、第１実施形態に係る半導体装置を表す平面図である。
図３は、第１実施形態に係る半導体装置を表す断面図である。
図１は、図２及び図３のＩ－Ｉ断面図である。図３は、図１のIII－III断面図である。図２では、ゲート絶縁層１１及びソース電極２２が省略されている。
例えば図１～図３に表したように、ｐ－形ピラー領域２、ｎ－形ピラー領域３、ｐ形ベース領域４、ｎ＋形ソース領域５、ゲート電極１０、及び絶縁部３０は、Ｘ方向において複数設けられている。複数のｐ－形ピラー領域２と複数のｎ－形ピラー領域３は、Ｘ方向において交互に設けられている。１つのｎ－形ピラー領域３は、１つの第１領域３ａと、２つの第２領域３ｂと、を含む。２つの第２領域３ｂは、第１領域３ａとＸ方向において隣り合う２つのｐ－形ピラー領域２との間にそれぞれ設けられている。第１領域３ａは、Ｘ方向において隣り合う２つのｐ－形ピラー領域２同士の間の中間部分を含む。
１つのｐ－形ピラー領域２の上には、２つのｐ形ベース領域４が設けられている。絶縁部３０の上部は、Ｘ方向において２つのｐ形ベース領域４の間に設けられている。それぞれのｐ形ベース領域４の上に、ｎ＋形ソース領域５が設けられている。Ｘ方向において隣り合う２つの絶縁部３０の間には、２つのｐ形ベース領域４及び２つのｎ＋形ソース領域５が設けられている。ゲート電極１０は、ｎ－形ピラー領域３、２つのｐ形ベース領域４、及び２つのｎ＋形ソース領域５の上に、ゲート絶縁層１１を介して設けられている。各ｐ－形ピラー領域２、各ｎ－形ピラー領域３、各ｐ形ベース領域４、各ｎ＋形ソース領域５、各ゲート電極１０、及び各絶縁部３０は、Ｙ方向に沿って延伸している。図１～図３に表した例では、Ｙ方向は、Ｘ方向に対して垂直である。
半導体装置１００の動作を説明する。
ソース電極２２に対して正の電圧がドレイン電極２１に印加された状態で、ゲート電極１０に閾値より高い電圧を印加する。ｐ形ベース領域４にチャネル（反転層）が形成される。これにより、半導体装置１００がオン状態になる。オン状態では、電子は、チャネル及びｎ－形ピラー領域３を通ってドレイン電極２１へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域４におけるチャネルが消滅し、半導体装置１００がオフ状態になる。半導体装置１００がオフ状態になると、ｎ－形ピラー領域３とｐ形ベース領域４とのｐｎ接合面からＺ方向に沿って空乏層が広がり、且つｎ－形ピラー領域３とｐ－形ピラー領域２とのｐｎ接合面からＸ方向に沿って空乏層が広がる。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ＋形ドレイン領域１、ｐ－形ピラー領域２、ｎ－形ピラー領域３、ｐ形ベース領域４、ｎ＋形ソース領域５、及びｎ－形バッファ領域６は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。ゲート電極１０は、ポリシリコンなどの導電材料を含む。ゲート絶縁層１１及び絶縁部３０は、酸化シリコンなどの絶縁材料を含む。ドレイン電極２１及びソース電極２２は、チタン、タングステン、又はアルミニウムなどの金属を含む。
図４～図６は、第１実施形態に係る半導体装置の製造工程を表す断面図である。
まず、ｎ＋形半導体層８１（第１半導体層）及びｎ－－形半導体層８２（第２半導体層）を含む半導体基板８０を用意する。ｎ－－形半導体層８２は、ｎ＋形半導体層８１の上に設けられている。化学気相堆積（ＣＶＤ）により、ｎ－－形半導体層８２の上に絶縁層９１を形成する。フォトリソグラフィ及び反応性イオンエッチング（ＲＩＥ）により、絶縁層９１をパターニングする。絶縁層９１をマスクとして用いて、ＲＩＥにより、ｎ－－形半導体層８２の上面に開口ＯＰ１を形成する。図４（ａ）に表したように、開口ＯＰ１は、Ｘ方向において複数形成される。各開口ＯＰ１は、Ｙ方向に沿って延伸している。
図４（ａ）に表した構造体に対して、等方性のドーピング方法により、開口ＯＰ１の内面Ｓにｎ形不純物をドープする。内面Ｓは、ｎ－－形半導体層８２の表面の一部である。等方性のドーピング方法として、プラズマドーピング又は固相拡散が用いられる。半導体基板８０を熱処理し、ｎ形不純物を活性化させる。これにより、図４（ｂ）に表したように、ｎ－形拡散領域８３（第１拡散領域）がｎ－－形半導体層８２に形成される。半導体基板８０の熱処理の前に、熱酸化により、開口ＯＰ１の内面に沿って絶縁層９２を形成しても良い。絶縁層９２により、活性化のための熱処理中に、ｎ－－形半導体層８２の半導体材料が気化することを抑制できる。
活性化のための熱処理中に、ｎ形不純物は、開口ＯＰ１の内面ＳからＸ方向及びＹ方向に向けて拡散する。ｎ－形拡散領域８３には、濃度勾配が形成される。この結果、ｎ－形拡散領域８３は、第１領域８３ａ、第２領域８３ｂ、及び第３領域８３ｃを含む。第１領域８３ａは、Ｘ方向において内面Ｓから離れている。第２領域８３ｂは、内面Ｓと第１領域８３ａとの間に位置する。第３領域８３ｃは、Ｚ方向において、ｎ＋形半導体層８１と内面Ｓとの間、及びｎ＋形半導体層８１と第２領域８３ｂとの間に位置する。第２領域８３ｂ及び第３領域８３ｃのそれぞれにおけるｎ形不純物濃度は、第１領域８３ａにおけるｎ形不純物濃度よりも高い。
また、第１領域８３ａの下方には、例えばｎ－－形半導体層８２が残存する。ｎ－－形半導体層８２におけるｎ形不純物濃度は、第１領域８３ａにおけるｎ形不純物濃度よりも低い。又は、活性化のための熱処理中に、ｎ－－形半導体層８２の全体にｎ形不純物が拡散しても良い。この場合、第１領域８３ａの下に、第１領域８３ａよりも低い第１導電形の不純物濃度を有する第４領域が形成される。いずれの場合でも、ｎ－形拡散領域８３の形成後、第１領域８３ａの下には、第１領域８３ａよりも低い第１導電形の不純物濃度を有する第１導電形の領域が存在する。
絶縁層９２を除去する。プラズマドーピング又は固相拡散により、内面Ｓにｐ形不純物をドープする。半導体基板８０を熱処理し、ｐ形不純物を活性化させる。図５（ａ）に表したように、ｎ－形拡散領域８３の一部に重ねて、内面Ｓに沿うｐ－形拡散領域８４（第２拡散領域）を形成する。
ＣＶＤにより、開口ＯＰ１を埋め込む絶縁層９３を形成する。ｎ－形拡散領域８３の上面が露出するように、絶縁層９３の一部及び絶縁層９１を除去する。残った絶縁層９３中に、空隙９３ａが存在していても良い。熱酸化により、ｎ－形拡散領域８３の上面及びｐ形拡散領域８５の上面に絶縁層９４を形成する。図５（ｂ）に表したように、ｐ－形拡散領域８４の上部にｐ形不純物をイオン注入し、ｐ形拡散領域８５を形成する。
絶縁層９４の上に導電層を形成し、フォトリソグラフィ及びＲＩＥにより、この導電層をパターニングする。これにより、ゲート電極１０が形成される。絶縁層９４及びゲート電極１０を覆う絶縁層９５を形成する。フォトリソグラフィ及びＲＩＥにより、絶縁層９４の一部及び絶縁層９５の一部を除去し、ゲート電極１０同士の間に開口ＯＰ２を形成する。ｐ形ベース領域４の一部及び絶縁層９３が開口ＯＰ２を通して露出する。開口ＯＰ２を通して、ｐ形拡散領域８５の上部に選択的にｎ形不純物をイオン注入する。これにより、図６（ａ）に表したように、ｎ＋形拡散領域８６が形成される。
絶縁層９５の上に、開口ＯＰ２を埋め込むソース電極２２を形成する。ｎ＋形半導体層８１が所定の厚さになるまで、ｎ＋形半導体層８１の裏面を研磨する。図６（ｂ）に表したように、ｎ＋形半導体層８１の裏面にドレイン電極２１を形成する。以上により、第１実施形態に係る半導体装置１００が製造される。
図６（ｂ）に表した半導体装置において、ｎ＋形半導体層８１は、半導体装置１００におけるｎ＋形ドレイン領域１に対応する。Ｘ方向において隣り合うｐ－形拡散領域８４同士の間のｎ－形拡散領域８３の一部が、ｎ－形ピラー領域３に対応する。ｎ－形拡散領域８３の第１領域８３ａは、ｎ－形ピラー領域３の第１領域３ａに対応する。ｎ－形拡散領域８３の第２領域８３ｂは、ｎ－形ピラー領域３の第２領域３ｂに対応する。ｎ＋形半導体層８１とｐ－形拡散領域８４との間、ｎ＋形半導体層８１と第１領域８３ａとの間、及びｎ＋形半導体層８１と第２領域８３ｂとの間の第１導電形の領域は、ｎ－形バッファ領域６に対応する。ｎ－形拡散領域８３の第３領域８３ｃは、ｎ－形バッファ領域６の第１部分６ａに対応する。ｎ－－形半導体層８２は、ｎ－形バッファ領域６の第２部分６ｂに対応する。ｐ－形拡散領域８４は、ｐ－形ピラー領域２に対応する。ｐ形拡散領域８５は、ｐ形ベース領域４に対応する。ｎ＋形拡散領域８６は、ｎ＋形ソース領域５に対応する。
第１実施形態の効果を説明する。
半導体装置１００の耐圧を向上させるためには、ｐ－形ピラー領域２に含まれるｐ形不純物量と、ｎ－形ピラー領域３に含まれるｎ形不純物量と、の差が小さいことが好ましい。差を小さくすることで、半導体装置１００がオフ状態のときに、ｐ－形ピラー領域２とｎ－形ピラー領域３を完全に空乏化できる。
耐圧の他に、半導体装置１００については、オン抵抗の低減が望まれる。半導体装置１００のオン抵抗を低減するためには、ｎ－形ピラー領域３におけるｎ形不純物濃度が高いことが好ましい。しかし、ｎ－形ピラー領域３におけるｎ形不純物濃度が高くなるほど、ｎ－形ピラー領域３は空乏化し難くなる。このため、ｎ－形ピラー領域３におけるｎ形不純物濃度が高くなるほど、ｎ－形ピラー領域３の幅（Ｘ方向における長さ）を狭くする必要がある。ｎ－形ピラー領域３におけるｎ形不純物濃度を高くし、且つｎ－形ピラー領域３の幅を狭くすることで、半導体装置１００の耐圧を維持しつつ、半導体装置１００のオン抵抗を低減できる。
一方で、ｎ－形ピラー領域３におけるｎ形不純物濃度が高いと、ｎ－形ピラー領域３の幅がばらついた際に、ｎ－形ピラー領域３に含まれるｎ形不純物量のばらつきが大きくなる。このため、半導体装置１００の耐圧のばらつきも大きくなり、半導体装置１００の信頼性が低下する。
この課題について、第１実施形態に係る半導体装置１００では、ｎ－形ピラー領域３が第１領域３ａ及び第２領域３ｂを含む。例えば図４（ａ）に表した、Ｘ方向において隣り合う開口ＯＰ１同士の間のｎ－－形半導体層８２の幅が、ｎ－形ピラー領域３の幅に影響する。図４（ｂ）に表したように、第１領域３ａ及び第２領域３ｂは、開口ＯＰ１の内面Ｓにｎ形不純物をドープすることで形成される。第２領域３ｂは、内面Ｓに沿って形成され、第２領域３ｂの幅は、ｎ－形ピラー領域３の幅のばらつきに関係無く略一定である。このため、ｎ－形ピラー領域３の幅がばらついた際には、それに応じて第１領域３ａの幅がばらつく。
第１領域３ａにおけるｎ形不純物濃度は、第２領域３ｂにおけるｎ形不純物濃度よりも低い。このため、第１領域３ａの幅がばらついたとしても、第２領域３ｂの幅がばらついた場合に比べて、ｎ－形ピラー領域３に含まれるｎ形不純物量のばらつきが小さい。第１実施形態によれば、ｎ－形ピラー領域３の幅のばらつきに起因するｎ－形ピラー領域３のｎ形不純物量のばらつきを低減できる。この結果、半導体装置１００の耐圧のばらつきを低減でき、半導体装置１００の信頼性を向上できる。
第１実施形態の好適な例を説明する。
図７（ａ）は、第１実施形態に係る半導体装置の一部を表す断面図である。
図７（ｂ）は、図７（ａ）のＡ１－Ａ２線における不純物濃度を表すグラフである。
図７（ｂ）において、横軸は、Ｘ方向における位置Ｐを表す。縦軸は、不純物濃度Ｃを表す。実線は、ｎ形不純物濃度を表す。破線は、ｐ形不純物濃度を表す。
図７（ａ）に表したように、ｎ－形ピラー領域３のＸ方向における長さＬ１は、ｐ－形ピラー領域２のＸ方向における長さＬ２よりも長い。図７（ｂ）に表したように、ｐ－形ピラー領域２におけるｐ形不純物濃度は、ｎ－形ピラー領域３におけるｎ形不純物濃度よりも高い。半導体装置１００がオン状態のとき、電子は、ｎ－形ピラー領域３を通ってドレイン電極２１へ流れる。長さＬ１が長さＬ２よりも長いことで、半導体装置１００がオン状態のとき、電子が通る経路の幅を広くできる。これにより、半導体装置１００のオン抵抗をさらに低減できる。
第１領域３ａにおけるｎ形不純物濃度が低いほど、ｎ－形ピラー領域３の幅のばらつきに起因するｎ－形ピラー領域３のｎ形不純物量のばらつきが小さくなる。このため、第１領域３ａにおけるｎ形不純物濃度Ｃ１は、第２領域３ｂにおけるｎ形不純物濃度Ｃ２の０．５倍未満であることが好ましい。
ｐ－形ピラー領域２は、例えば図５（ａ）に表したように、開口ＯＰ１の内面Ｓに沿ってｐ形不純物をドープすることで形成される。ｐ－形ピラー領域２の内側には、絶縁部３０が設けられる。このため、開口ＯＰ１をｐ形の半導体層で埋め込む場合に比べて、開口ＯＰ１の幅のばらつきに拘わらず、ｐ－形ピラー領域２に含まれるｐ形不純物量のばらつきを低減できる。
ｐ－形ピラー領域２は、絶縁部３０の代わりに、不純物を実質的に含まない半導体部の周りに設けられても良い。ただし、半導体装置１００のリーク電流を低減するためには、ｐ－形ピラー領域２は、絶縁部３０の周りに設けられることが好ましい。
好ましくは、絶縁部３０は、空隙３１を含む。絶縁部３０を設ける場合、絶縁部３０からｐ－形ピラー領域２及びｎ－形ピラー領域３に応力が加わる。これにより、ｐ－形ピラー領域２又はｎ－形ピラー領域３にクラックが生じる可能性がある。絶縁部３０が空隙３１を含む場合、空隙３１が変形することで、絶縁部３０からｐ－形ピラー領域２及びｎ－形ピラー領域３に加わる応力が分散する。このため、ｐ－形ピラー領域２又はｎ－形ピラー領域３にクラックが生じる可能性を低減できる。
半導体装置１００は、ｎ－形バッファ領域６を含むことが好ましい。ｎ－形バッファ領域６が設けられることで、ｎ＋形ドレイン領域１とｐ－形ピラー領域２との間、及びｎ＋形ドレイン領域１とｎ－形ピラー領域３との間に空乏層が広がり、半導体装置１００の耐圧を向上させることができる。
また、図１に表したように、ｎ－形バッファ領域６は、第１部分６ａ及び第２部分６ｂを含む。第２部分６ｂは、Ｚ方向においてｎ＋形ドレイン領域１と第１領域３ａとの間に位置する。換言すると、第２部分６ｂは、Ｘ方向及びＺ方向において、ｐ－形ピラー領域２から離れている。このため、半導体装置１００がオフ状態のとき、第２部分６ｂは、ｐ－形ピラー領域２の下に位置する第１部分６ａに比べて、空乏化し難い。この課題について、第２部分６ｂにおけるｎ形不純物濃度は、第１部分６ａにおけるｎ形不純物濃度よりも低いことが好ましい。この場合、第１部分６ａと第２部分６ｂのそれぞれにおけるｎ形不純物濃度が同じ場合に比べて、第２部分６ｂが空乏化し易くなる。この結果、半導体装置１００の耐圧を向上できる。
（第１変形例）
図８は、第１実施形態の第１変形例に係る半導体装置を表す断面図である。
図８に表した半導体装置１１０は、ｎ－形バッファ領域６を含まない点で、半導体装置１００と異なる。半導体装置１１０では、半導体装置１００と同様に、ｎ－形ピラー領域３が、第１領域３ａ及び第２領域３ｂを含む。ｎ－形バッファ領域６が設けられていない場合でも、第１領域３ａ及び第２領域３ｂが設けられることで、ｎ－形ピラー領域３におけるｎ形不純物濃度が一様である場合に比べて、ｎ－形ピラー領域３の幅のばらつきに起因するｎ－形ピラー領域３のｎ形不純物量のばらつきを低減できる。
（第２変形例）
図９は、第１実施形態の第２変形例に係る半導体装置を表す断面図である。
図９に表した半導体装置１２０では、ｎ－形ピラー領域３のＸ方向におけるｎ形不純物濃度の変化が、半導体装置１００と比べて小さい。半導体装置１２０において、ｎ－形ピラー領域３におけるｎ形不純物濃度は、一様であっても良い。半導体装置１２０では、半導体装置１００と同様に、ｎ－形バッファ領域６が、第１部分６ａ及び第２部分６ｂを含む。ｎ－形ピラー領域３のＸ方向におけるｎ形不純物濃度の変化が小さい場合でも、第１部分６ａ及び第２部分６ｂが設けられることで、ｎ－形バッファ領域６におけるｎ形不純物濃度が一様である場合に比べて、半導体装置１２０の耐圧を向上できる。
（第３変形例）
図１０は、第１実施形態の第３変形例に係る半導体装置を表す断面図である。
図１０に表した半導体装置１３０のように、ゲート電極１０は、ゲート絶縁層１１を介して、ｐ形ベース領域４とＸ方向において対向していても良い。ゲート電極１０は、第１領域３ａの上に位置している。半導体装置１３０では、半導体装置１００と同様に、ｎ－形ピラー領域３が、第１領域３ａ及び第２領域３ｂを含む。これにより、半導体装置１３０の耐圧のばらつきを低減でき、半導体装置１３０の信頼性を向上できる。また、ｎ－形バッファ領域６が、第１部分６ａ及び第２部分６ｂを含む。これにより、半導体装置１３０の耐圧を向上できる。
（第２実施形態）
図１１及び図１３は、第２実施形態に係る半導体装置を表す断面図である。
図１２は、第２実施形態に係る半導体装置を表す平面図である。
図１１は、図１２及び図１３のXI－XI断面図である。図１３は、図１１のXIII－XIII断面図である。図１２では、ゲート絶縁層１１及びソース電極２２が省略されている。
第２実施形態に係る半導体装置２００では、図１３に表したように、ｐ－形ピラー領域２が、Ｘ方向及びＹ方向において複数設けられている。例えば、Ｙ方向は、Ｘ方向に垂直では無く、Ｘ方向に対して傾斜している。
図１１及び図１３に表したように、ｎ－形ピラー領域３は、Ｘ－Ｙ面において複数のｐ－形ピラー領域２の周りに設けられている。ｎ－形ピラー領域３は、第１領域３ａ及び複数の第２領域３ｂを含む。複数の第２領域３ｂは、複数のｐ－形ピラー領域２と第１領域３ａとの間にそれぞれ設けられている。複数の第２領域３ｂは、Ｘ－Ｙ面において複数のｐ－形ピラー領域２の周りにそれぞれ設けられている。
図１１及び図１２に表したように、それぞれのｐ－形ピラー領域２の上に、ｐ形ベース領域４が設けられている。１つのｐ形ベース領域４が、Ｘ－Ｙ面において絶縁部３０上部の周りに設けられている。それぞれのｐ形ベース領域４の上に、ｎ＋形ソース領域５が設けられている。ゲート電極１０は、複数のｐ形ベース領域４及び複数のｎ＋形ソース領域５がソース電極２２に対して露出するように、ｎ－形ピラー領域３及び複数のｐ形ベース領域４の上にゲート絶縁層１１を介して設けられている。
第２実施形態によれば、第１実施形態に比べて、Ｘ－Ｙ面におけるｎ－形ピラー領域３の面積を大きくできる。半導体装置２００がオン状態のときに、電子が通る経路の幅を広くできる。これにより、半導体装置２００のオン抵抗を低減できる。
また、半導体装置２００では、半導体装置１００と同様に、ｎ－形ピラー領域３が、第１領域３ａ及び第２領域３ｂを含む。これにより、半導体装置２００の耐圧のばらつきを低減でき、半導体装置２００の信頼性を向上できる。また、ｎ－形バッファ領域６が、第１部分６ａ及び第２部分６ｂを含む。これにより、半導体装置２００の耐圧を向上できる。
ｎ－形ピラー領域３の構成は、第２実施形態に係る半導体装置２００に特に好適である。ｐ－形ピラー領域２が２つの方向において複数設けられる場合、ｎ－形ピラー領域３には、いずれのｐ－形ピラー領域２からも距離が遠く、空乏化し難い部分が生じる。ｎ－形ピラー領域３が第１領域３ａを含む場合、空乏化し難い部分は、第１領域３ａ内に位置する。このため、ｎ－形ピラー領域３におけるｎ形不純物濃度が一様である場合に比べて、当該部分が、空乏化し易くなる。
より具体的に、図１４を参照して説明する。
図１４は、図１３の一部を拡大した断面図である。
例えば、複数のｐ－形ピラー領域２は、第１ｐ－形ピラー領域２ａ、第２ｐ－形ピラー領域２ｂ、及び第３ｐ－形ピラー領域２ｃを含む。第２ｐ－形ピラー領域２ｂは、第１ｐ－形ピラー領域２ａとＸ方向において隣り合う。第３ｐ－形ピラー領域２ｃは、第１ｐ－形ピラー領域２ａとＹ方向において隣り合う。
第１ｐ－形ピラー領域２ａのＸ方向及びＹ方向における中心Ｃｅ１と、第２ｐ－形ピラー領域２ｂのＸ方向及びＹ方向における中心Ｃｅ２と、第３ｐ－形ピラー領域２ｃのＸ方向及びＹ方向における中心Ｃｅ３と、を通る仮想円ＩＣを考える。このとき、仮想円ＩＣの中心Ｃｅは、第１ｐ－形ピラー領域２ａ、第２ｐ－形ピラー領域２ｂ、及び第３ｐ－形ピラー領域２ｃのいずれからも離れた位置にある。中心Ｃｅ近傍のｎ－形ピラー領域３には、それぞれのｐ－形ピラー領域２から広がる空乏層が到達し難い。
中心Ｃｅ近傍を空乏化させるために、ｐ－形ピラー領域２同士の間隔を狭くする方法がある。この場合、ｎ－形ピラー領域３のＸ－Ｙ面における面積が小さくなる。この結果、半導体装置２００のオン抵抗が増大する。別の方法として、ｎ－形ピラー領域３におけるｎ形不純物濃度を低下させる方法がある。この場合も、ｎ－形ピラー領域３における電気抵抗が増大し、半導体装置２００のオン抵抗が増大する。
中心Ｃｅ近傍を含む第１領域３ａのｎ形不純物濃度を、第２領域３ｂに比べて低下させることで、中心Ｃｅ近傍が空乏化し易くなる。このため、第２実施形態によれば、半導体装置２００のオン抵抗の増加を抑制しつつ、半導体装置２００の耐圧を向上できる。
ここでは、Ｙ方向がＸ方向に対して傾斜した例を説明したが、Ｙ方向はＸ方向に垂直であっても良い。また、図示した例では、Ｚ方向から見たときのｐ－形ピラー領域２の形状は、円状である。Ｚ方向から見たときのｐ－形ピラー領域２の形状は、多角形（例えば正六角形）であっても良い。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：ｎ＋形ドレイン領域、 ２：ｐ－形ピラー領域、 ３：ｎ－形ピラー領域、 ３ａ：第１領域、 ３ｂ：第２領域、 ４：ｐ形ベース領域、 ５：ｎ＋形ソース領域、 ６：ｎ－形バッファ領域、 ６ａ：第１部分、 ６ｂ：第２部分、 １０：ゲート電極、 １１：ゲート絶縁層、 ２１：ドレイン電極、 ２２：ソース電極、 ３０：絶縁部、 ３１：空隙、 ８０：半導体基板、 ８１：ｎ＋形半導体層、 ８２：ｎ－－形半導体層、 ８３：ｎ－形拡散領域、 ８３ａ：第１領域、 ８３ｂ：第２領域、 ８３ｃ：第３領域、 ８４：ｐ－形拡散領域、 ８５：ｐ形拡散領域、 ８６：ｎ＋形拡散領域、 ９１～９５：絶縁層、 ９３ａ：空隙、 １００～１３０、２００：半導体装置、 Ｃ：不純物濃度、 Ｃｅ、Ｃｅ１～Ｃｅ３：中心、 ＩＣ：仮想円、 ＯＰ１、ＯＰ２：開口、 ＯＰ２：開口、 Ｓ：内面

Claims (9)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の一部の上に設けられた第２導電形の第２半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第２半導体領域から離れた第１領域と、
    前記第１領域と前記第２半導体領域との間に設けられ、前記第１領域よりも高い第１導電形の不純物濃度を有する第２領域と、
    を含み、前記第１半導体領域の別の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第２半導体領域の上に設けられ、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第４半導体領域と、
    前記第４半導体領域の一部の上に設けられた第１導電形の第５半導体領域と、
    前記第４半導体領域とゲート絶縁層を介して対向するゲート電極と、
    前記第４半導体領域及び前記第５半導体領域の上に設けられ、前記第４半導体領域及び前記第５半導体領域と電気的に接続された第２電極と、
    前記第１半導体領域と前記第２半導体領域との間及び前記第１半導体領域と前記第３半導体領域との間に設けられた第１導電形の中間領域と、
    を備え、
    前記中間領域における第１導電形の不純物濃度は、前記第１半導体領域における第１導電形の不純物濃度よりも低く、
    前記中間領域は、
    前記第１半導体領域と前記第２半導体領域との間及び前記第１半導体領域と前記第２領域との間に設けられた第１部分と、
    前記第１半導体領域と前記第１領域との間に設けられ、前記第１領域よりも低い第１導電形の不純物濃度を有する第２部分と、
    を含む半導体装置。
  2. 前記第２半導体領域における第２導電形の不純物濃度は、前記第３半導体領域における第１導電形の不純物濃度よりも高く、
    前記第３半導体領域の前記第２方向における長さは、前記第２半導体領域の前記第２方向における長さよりも長い請求項１記載の半導体装置。
  3. 前記第１領域における第１導電形の不純物濃度は、前記第２領域における第１導電形の不純物濃度の０．５倍未満である請求項１又は２に記載の半導体装置。
  4. 前記第１領域は、前記第２方向と、前記第１方向に垂直であり前記第２方向と交差する第３方向と、において前記第２半導体領域から離れ、
    前記第２領域は、前記第２方向及び前記第３方向において、前記第２半導体領域と前記第１領域との間に設けられた請求項１～３のいずれか１つに記載の半導体装置。
  5. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の一部の上に設けられた第１部分と、
    前記第１半導体領域の別の一部の上に設けられ、前記第１部分よりも低い第１導電形の不純物濃度を有する第２部分と、
    を含み、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する中間領域と、
    前記第１部分の一部の上に設けられた第２導電形の第２半導体領域と、
    前記第１部分の別の一部及び前記第２部分の上に設けられた第１導電形の第３半導体領域と、
    前記第２半導体領域の上に設けられ、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられた第１導電形の第５半導体領域と、
    前記第４半導体領域とゲート絶縁層を介して対向するゲート電極と、
    前記第４半導体領域及び前記第５半導体領域の上に設けられ、前記第４半導体領域及び前記第５半導体領域と電気的に接続された第２電極と、
    を備え、
    前記第２部分の上に設けられた前記第３半導体領域の不純物濃度は、前記第２部分における不純物濃度よりも高い半導体装置。
  6. 絶縁部をさらに備え、
    前記第２半導体領域は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記絶縁部の周りに設けられた請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記絶縁部は、空隙を含む請求項６記載の半導体装置。
  8. 前記第２部分は、前記第１方向において前記第１部分よりも突出した請求項１～４、６及び７のいずれか１つに記載の半導体装置。
  9. 第１導電形の第１半導体層と、
    前記第１半導体層の上に設けられ、前記第１半導体層よりも低い第１導電形の不純物濃度を有する第１導電形の第２半導体層と、
    を含み、前記第２半導体層の上面に開口が形成された構造体に対して、プラズマドーピング又は固相拡散により前記開口の内面に第１導電形の不純物をドープすることで、前記第１半導体層から前記第２半導体層に向かう第１方向に垂直な第２方向において前記内面から離れた第１領域と、前記内面と前記第１領域との間に位置し、前記第１領域よりも高い第１導電形の不純物濃度を有する第２領域と、を含む第１導電形の第１拡散領域を形成し、
    プラズマドーピング又は固相拡散により前記内面に沿って第２導電形の不純物をドープすることで、前記内面に沿う第２導電形の第２拡散領域を形成する、半導体装置の製造方法。
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