CN115117170A - 半导体装置 - Google Patents

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Abstract

实施方式的半导体装置具有第一～第四电极、半导体部分、第一绝缘膜和第二绝缘膜。所述半导体部分具有第一～第三半导体层。第一导电型的所述第一半导体层设置于所述第一电极的上方，第二导电型的所述第二半导体层设置于所述第一半导体层的一部分的上方，第一导电型的所述第三半导体层设置于所述第二半导体层的上方。所述第二电极与所述第三半导体层接触，并与所述第二半导体层、所述第三半导体层及所述第二电极分离。所述第一绝缘膜覆盖所述第三电极。所述第四电极与所述第二电极连接，与所述第一半导体层及所述第三电极分离。所述第二绝缘膜设置于所述第四电极的侧面上，隔着空隙与所述第一半导体层对置，厚度随着朝向所述第一方向而变大。

Description

半导体装置
相关申请
本申请享受以日本专利申请2021-43658号(申请日：2021年3月17日)为基础申请的优先权。本申请通过参考该基础申请包括基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
在例如纵型功率半导体中，有通过沟槽结构将单元微细化，而降低导通电阻的功率半导体。另外，已知有通过沟槽构造而在漂移层中设置场板电极，而提高导通时的耐压的技术。
发明内容
本发明的实施方式提供能够提高可靠性的半导体装置。
实施方式的半导体装置具有第一电极、半导体部分、第二电极、第三电极、第一绝缘膜、第四电极以及第二绝缘膜。所述半导体部分设置于所述第一电极的上方。所述半导体部分具有第一半导体层、第二半导体层和第三半导体层。所述第一半导体层为第一导电型，设置于所述第一电极的上方。所述第二半导体层为第二导电型，设置于所述第一半导体层的一部分的上方。所述第三半导体层是第一导电型，设置于所述第二半导体层的至少一部分的上方。所述第二电极与所述第三半导体层接触。所述第三电极与所述第二半导体层、所述第三半导体层及所述第二电极分离。所述第一绝缘膜覆盖所述第三电极，并与所述第二半导体层及所述第三半导体层接触。所述第四电极在从所述第一电极朝向所述第二电极的第一方向上延伸设置。所述第四电极与所述第二电极连接，与所述第一半导体层和所述第三电极分离。所述第二绝缘膜设置于所述第四电极的侧面上，隔着空隙与所述第一半导体层对置。所述第二绝缘膜的厚度随着朝向所述第一方向而变大。
附图说明
图1是表示第一实施方式的半导体装置的俯视图。
图2是表示图1的区域A的放大俯视图。
图3是图2所示的B-B’线的剖视图。
图4的(a)、(b)是表示第一实施方式的半导体装置的制造方法的示意图。
图5是表示第一实施方式的半导体装置的制造方法的示意图。
图6是表示第二实施方式的半导体装置的放大剖视图。
图7是表示第二实施方式的半导体装置的制造方法的示意图。
图8是表示第二实施方式的变形例的半导体装置的制造方法的示意图。
具体实施方式
以下，参照附图对各实施方式进行说明。
另外，附图是示意性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实的相同。另外，即使在表示相同部分的情况下，也存在根据附图而彼此的尺寸、比率不同地进行表示的情况。并且，在本说明书和各图中，对与已出现的图中说明的要素相同的要素标注相同的附图标记并适当省略详细的说明。
(第一实施方式)
图1是表示本实施方式的半导体装置的俯视图。图2是表示图1的区域A的放大俯视图。图3是图2所示的B-B’线的剖视图。在图1～图3中，省略了保护膜及布线层。为了视觉辨认性，在图2中，仅将后述的电极间绝缘膜46用双点划线表示。
本实施方式的半导体装置101是用于控制电流、且被施加例如320V以下的电压的功率半导体装置。半导体装置101包括多个MOSFET(metal-oxide-semiconductor field-effect transistor：金属氧化物半导体场效应晶体管)。如图1、图2所示，半导体装置101排列有多个MOSFET101m。如图2、图3所示，一对MOSFET101m相对于后述的第四电极14对称地设置。
如图1所示，半导体装置101在上表面设置有第二电极12和栅极焊盘13p。第二电极12例如是源极电极，比栅极焊盘13p更宽。在半导体装置101的上表面的端缘设置有终端绝缘膜70。
如图1、图3所示，半导体装置101在底面设置有第一电极11。第一电极11例如是漏极电极，设置于半导体装置101的下表面的大致整个区域。半导体装置101在第一电极11与第二电极12之间具有半导体部分20。
以下，为了便于说明，在本说明书中，将从第一电极11朝向第二电极12的方向称为“上”，将其相反方向称为“下”，但该表现是为了方便，与重力的方向无关。上方向也称为“方向Z”。另外，如图1所示，将MOSFET101m的排列方向称为“方向X”，将与方向Z及方向X正交的方向称为“方向Y”。方向X的长度也称为“宽度”。
如图3所示，半导体部分20设置于第一电极11的上方。半导体部分20具有缓冲层24、漂移层21(权利要求书中的第一半导体层)、基底层22(权利要求书中的第二半导体层)、源极层23(权利要求书中的第三半导体层)，包括在上表面开口的多个沟槽T1。
缓冲层24与第一电极11接触。缓冲层24是第一导电型，例如由n形的半导体构成。
漂移层21设置于第一电极11的上方，详细而言，设置于缓冲层24的上方。漂移层21是第一导电型，例如由n-型的半导体构成。漂移层21的杂质浓度例如为4×1015cm-3。另外，“n-型”表示载流子浓度比“n型”低，“n+型”表示载流子浓度比“n型”高。对于p型也是同样的。
如图3所示，基底层22设置于漂移层21的一部分的上方，详细而言，设置于漂移层21中的构成沟槽T1的侧面的部分的上方。基底层22是第二导电型，例如由p型的半导体构成。
源极层23设置于基底层22的至少一部分的上方，详细而言，设置于基底层22中的构成沟槽T1的侧面的部分的上方。源极层23的方向Z的长度即厚度比基底层22的方向Z的长度即厚度薄。源极层23与第二电极12接触。源极层23是第一导电型，例如由n型的半导体构成。
如图3所示，沟槽T1是在半导体部分20向下方延伸的孔。沟槽T1的方向X的长度在方向Z上例如大致相同。沟槽T1的侧面的大部分由漂移层21构成，由沿着方向Z排列的漂移层21、基底层22、源极层23构成。沟槽T1的底面由漂移层21构成。沟槽T1在方向X上排列有多个。
如图3所示，半导体装置101还具有接触件30、第三电极13、第四电极14、第一绝缘膜41、第二绝缘膜42、第三绝缘膜43、第四绝缘膜44、第五绝缘膜45、电极间绝缘膜46。在图3中，为了明示第一绝缘膜41、第二绝缘膜42、第三绝缘膜43、第四绝缘膜44及第五绝缘膜45的边界，用实线表示这些边界，但在实际的半导体装置中，这些边界有时无法清楚地观察到。
如图3所示，接触件30设置于源极层23和基底层22的侧方，与源极层23的侧面和基底层22的侧面接触。另外，接触件30与第二电极12接触。接触件30例如是欧姆接触。
第三电极13例如是栅极电极。第三电极13设置于半导体部分20内的例如沟槽T1内。第三电极13隔着第一绝缘膜41与半导体部分20分离。第三电极13隔着第一绝缘膜41与漂移层21的上部、基底层22及源极层23分离。
第四电极14例如是场板电极。第四电极14在方向X上排列有多个。第四电极14设置于沟槽T1内。如图3所示，第四电极14沿着方向Z延伸设置，宽度在方向Z上例如均匀。第四电极14与漂移层21和第三电极13分离。第四电极14与第二电极12连接，是与第二电极12大致相同的电位。
第四电极14例如含有多晶硅，含有钕(Nd)、磷(P)、硼(B)、砷(As)中的至少任一种作为杂质，具有导电性。第四电极14例如可以包含钛(Ti)等金属。
第一绝缘膜41例如是栅极绝缘膜，覆盖第三电极13的例如除了上表面以外的面。第一绝缘膜41设置于第四电极14与第三电极13之间、第三电极13与漂移层21的上部、基底层22与源极层23之间。第一绝缘膜41与基底层22和源极层23接触。第一绝缘膜41也可以与漂移层21的上部接触。第一绝缘膜41例如包含硅(Si)和氧(O)，例如为硅氧化物(SiO2)。
如图2、图3所示，电极间绝缘膜46设置于第二电极12与第三电极13之间、第二电极12与第四电极14之间。电极间绝缘膜46与第二电极12、第三电极13和第四电极14接触。电极间绝缘膜46与第一绝缘膜41的上部接触。电极间绝缘膜46例如是硅氧化膜。
第二绝缘膜42设置于沟槽T1内。如图3所示，第二绝缘膜42设置于第四电极14的侧面。第二绝缘膜42例如设置于第四电极14的除侧面的上端以外的大致整个区域。一对第二绝缘膜42设置于1个第四电极14的两侧面。第二绝缘膜42的除了上端部42b以外的部分隔着空隙G1与漂移层21对置。
如图3所示，第二绝缘膜42的方向X的长度即厚度随着朝向作为方向Z的上方而变大。第二绝缘膜42的上端部42b与第一绝缘膜41接触。第二绝缘膜42的下部42a与第五绝缘膜45的侧面接触，下端与第四绝缘膜44的端部接触。第二绝缘膜42例如包含硅和氧，例如为硅氧化物。
第三绝缘膜43设置于沟槽T1内。第三绝缘膜43设置于沟槽T1的侧面中除了上端以外的大致整个区域。如图3所示，第三绝缘膜43设置于漂移层21的表面上的构成沟槽T1的侧面的区域上，并与漂移层21接触。一对第三绝缘膜43设置于1个第四电极14的两侧。
第三绝缘膜43隔着空隙G1而与第二绝缘膜42对置。第三绝缘膜43与空隙G1接触。第三绝缘膜43的方向X的长度即厚度随着朝向上方而变大。
如图3所示，第三绝缘膜43的上端部43b与第一绝缘膜41接触，并与第二绝缘膜42的上端部42b接触。第三绝缘膜43的下端部43a与第四绝缘膜44的端部接触。第三绝缘膜43例如包含硅和氧，例如为硅氧化物。
第四绝缘膜44设置于沟槽T1内。一对第四绝缘膜44设置于沟槽T1的底面的角部。第四绝缘膜44设置于漂移层21的表面上的构成沟槽T1的底面的区域上，并与漂移层21接触。第四绝缘膜44设置于第二绝缘膜42与第三绝缘膜43之间，与空隙G1接触。第四绝缘膜44的厚度即方向Z的长度大致均匀。第四绝缘膜44例如包含硅和氧，例如为硅氧化物。
第五绝缘膜45设置于沟槽T1内。如图3所示，第五绝缘膜45设置于沟槽T1的底面的大致中央。第五绝缘膜45设置于漂移层21的表面上的构成沟槽T1的底面的区域上，与漂移层21接触。第五绝缘膜45设置于漂移层21与第四电极14的下表面之间。第五绝缘膜45的宽度与第四电极14的下表面的宽度相同。第五绝缘膜45的侧面与第四绝缘膜44的端部接触。
另外，第五绝缘膜45的厚度即方向Z的长度比第四绝缘膜44的厚度大，比空隙G1的下表面的宽度大。由此，有电场强度较高这一倾向的第四电极14的下表面附近的电场强度被降低。第五绝缘膜45例如包含硅和氧，例如为硅氧化物。
第二绝缘膜42、第三绝缘膜43、第四绝缘膜44以及第五绝缘膜45的相对介电常数例如为3.0～3.9。
通过第二绝缘膜42、第三绝缘膜43、第四绝缘膜44、第五绝缘膜45以及空隙G1，第四电极14与第三电极13、漂移层21、基底层22、源极层23分离，并被绝缘。
空隙G1是设置于沟槽T1内的空间，是第二绝缘膜42与第三绝缘膜43之间的空间。空隙G1例如填充有空气。空隙G1的宽度随着朝向方向Z而变窄。如图3所示，空隙G1的截面形状为大致等腰三角形，相当于等边的2边与第二绝缘膜42和第三绝缘膜43接触，底边与第四绝缘膜44接触。
空隙G1的下表面位于比第四电极14的下表面靠下的位置。空隙G1的上端位于比第四电极14的上表面靠下的位置。空隙G1的相对介电常数约为1.0，比第二绝缘膜42、第三绝缘膜43的相对介电常数低。
空隙G1的截面形状也可以是顶点或边发生变形后的大致三角形状。另外，空隙G1的截面形状不限于大致三角形，只要下表面侧的宽度随着朝向上方而变小即可，例如也可以是大致梯形。
在空隙G1为大致梯形的情况下，第三绝缘膜43的上端部43b与第二绝缘膜42的上端部42b彼此不接触，但都与第一绝缘膜41接触。在该情况下，在第二绝缘膜42的上端部42b与第三绝缘膜43的上端部43b之间存在空隙G1的上端。
以下，对本实施方式的半导体装置101的动作进行说明。
在半导体装置101中，在断开时，第二电极12例如从电源装置被施加0V的电位，第一电极11例如从电源装置被施加正的电位。此时，通过作为源极电位的第四电极14，耗尽层从沟槽T1的侧面延伸到漂移层21。
耗尽层通过调整第四电极14与沟槽T1的侧面之间的电容而相对于沟槽T1的侧面大致平行地延伸，因此半导体装置101的耐压提高。电容的调整由在第四电极14与沟槽T1的侧面之间配置的第二绝缘膜42及第三绝缘膜43进行，详细而言，使第二绝缘膜42的厚度与第三绝缘膜43的厚度的合计值在上表面侧较大，并随着朝向下方而变小来进行。由此，第四电极14与漂移层21之间的电容在电位较低的上表面侧较大，随着朝向电位较高的底面侧而变小。
另外，半导体装置101在第四电极14与沟槽T1的侧面之间配置第二绝缘膜42和第三绝缘膜43，提高漂移层21的电场强度。由于电场强度的积分值例如为耐压，因此半导体装置101的耐压提高。另外，第二绝缘膜42的厚度与第三绝缘膜43的厚度的合计值在上下方向上连续地变化，因此构成沟槽T1的侧面的漂移层21的电场强度也连续地提高，使耐压进一步提高。
如以上那样，半导体装置101的耐压提高，因此即使为了降低导通电阻而将漂移层21的杂质浓度设定得较高，耐压性也变得良好。另外，半导体装置101使用空隙G1使第四电极14绝缘，因此与未设置空隙G1的情况相比，能够减小MOSFET101m的宽度，能够增加设置于半导体装置101的MOSFET101m的数量。其结果，能够降低导通电阻。
以下，对本实施方式中的半导体装置101的制造方法进行说明。
图4的(a)、(b)及图5是表示本实施方式的半导体装置的制造方法的示意图。
如图4的(a)所示，在半导体部分20形成沟槽T1，在沟槽T1的内表面形成绝缘膜F1，在绝缘膜F1的内表面形成第四电极14。
绝缘膜F1例如是硅氧化膜。
第四电极14例如由金属或添加有杂质的多晶硅形成。
如图4的(b)所示，通过例如反应性离子蚀刻(Reactive Ion Etching：RIE)或湿式蚀刻将位于第四电极14两侧的绝缘膜F1去除，形成第五绝缘膜45。
第五绝缘膜45是残存于第四电极14的下表面与沟槽T1的底面之间的绝缘膜F1。在第四电极14和第五绝缘膜45的两侧形成有空间。
如图5所示，在第四电极14和第五绝缘膜45的两侧的空间形成绝缘膜F2。绝缘膜F2例如是硅氧化膜。通过规定条件的LPCVD(Low-Pressure Chemical Vapor Deposition：减压化学气相成膜)形成绝缘膜F2。由此，绝缘膜F2形成于沟槽T1的侧面以及底面、第五绝缘膜45的侧面以及第四电极14的侧面。规定条件，例如是通过气压的设定，使气体到达图4的(b)所示的空间的底部，使空间的底部的沉积率比空间的上部的沉积率小，通过温度的设定，使沉积率提高。
如图5所示，绝缘膜F2随着从空间的底部朝向上方而形成得较厚，例如将沟槽T1的上部封闭。绝缘膜F2是第二绝缘膜42、第三绝缘膜43、第四绝缘膜44。这样，第二绝缘膜42、第三绝缘膜43和第四绝缘膜44以相互接触的状态形成。
以下，对本实施方式的半导体装置101的效果进行说明。
根据本实施方式的半导体装置101，通过在第四电极14的侧面与漂移层21的表面中的构成沟槽T1的侧面的区域之间配置相对介电常数低的空隙G1，由此能够减小MOSFET101m的宽度，能够增加半导体装置101的导通路径。其结果，能够降低导通电阻。
另外，根据本实施方式的半导体装置101，通过将第二绝缘膜42、第三绝缘膜43、以及下方的宽度随着朝向上方而变小的空隙G1设置于第四电极14的侧面与漂移层21的表面中的构成沟槽T1的侧面的区域之间，由此能够提高耐压。耐压提高，因此即使为了降低导通电阻而将漂移层21的杂质浓度设定得较高，也能够使耐压性良好。
在如本实施方式那样在第四电极14的侧面不设置第二绝缘膜42和第三绝缘膜43的情况下，具体而言，在第四电极14的侧面与漂移层21的表面中的构成沟槽T1的侧面的区域之间仅配置有空隙的半导体装置例如在被施加340V以下的电压这一设定的情况下，漂移层的杂质浓度约为3×1015cm-3，导通电阻成为约1250mΩ·mm2。与此相对，同样的设定下的本实施方式的半导体装置，能够将漂移层21的杂质浓度设定为例如约5×1015cm-3，导通电阻成为例如约720mΩ·mm2。
这样，根据本实施方式的半导体装置101，能够提高耐压且提高电流量。
另外，根据本实施方式的半导体装置101，通过在第二绝缘膜42与第三绝缘膜43之间配置空隙G1，由此能够抑制半导体部分20中的应力的产生。另外，第二绝缘膜42、第三绝缘膜43、第四绝缘膜44的制造工序与不设置空隙而利用绝缘膜将沟槽T1的内侧填埋相比变得更容易。
(第二实施方式)
本实施方式的半导体装置102中，第四电极14A由被设定了杂质浓度梯度的多晶硅形成，空隙G1的截面形状为大致直角三角形。
图6是表示本实施方式的半导体装置的放大剖视图。
第四电极14A含有钕(Nd)、磷(P)、硼(B)、砷(As)中的至少任一种作为杂质，杂质浓度在上部高，随着朝向下方而变低。第四电极14A的杂质浓度从下部朝向方向Z而连续地变高。
第二绝缘膜42A的厚度随着从下部42Aa朝向上方而变大。详细而言，第二绝缘膜42A的下部42Aa的厚度大致均匀，比下部42Aa靠上方的部分的厚度随着朝向上方而变大。第二绝缘膜42A的上端部42Ab与第三绝缘膜43A的上端部43Ab接触。
第三绝缘膜43A的厚度大致均匀。第四绝缘膜44A的厚度与第三绝缘膜43A的厚度大致相同。
在本实施方式的半导体装置102中，第二绝缘膜42A的厚度和第三绝缘膜43A的厚度的合计值在上表面侧变大，随着朝向下方而变小。空隙G1的宽度在下部变窄，并随着朝向上方而变小。
以下，对本实施方式的半导体装置102的制造方法进行说明。
图7是表示本实施方式的半导体装置102的制造方法的示意图。
本实施方式中的第四电极14A，通过如下处理而形成：在形成于沟槽T1的侧面和底面上的绝缘膜的内表面以及上表面形成不包含杂质的多晶硅，在多晶硅的上表面配置例如含有高浓度的杂质的膜，在使杂质热扩散到多晶硅之后，将沟槽内部以外的多晶硅去除。由此，第四电极14A的杂质浓度，在上部高，并随着朝向下方而连续地变低。
接着，将第四电极14A的两侧的绝缘膜去除，在第四电极14A和第五绝缘膜45的两侧形成空间，如图7所示，在空间内通过热氧化而形成绝缘膜F2A。绝缘膜F2A是硅氧化膜。基于热氧化的硅氧化膜的沉积速率在杂质浓度变高的情况下会提高。第五绝缘膜45中的热氧化的沉积速率例如低于第四电极14A的下部的热氧化的沉积速率。因此，第四电极14A中的第二绝缘膜42A的厚度从第四电极14A的下部朝向上部而连续地变厚。第二绝缘膜42A的下部42Aa的厚度大致均匀，且例如小于第四电极14A中的第二绝缘膜42A的厚度。
根据本实施方式中的半导体装置102，与第一实施方式同样地，能够提高耐压且提高电流量。
本实施方式中的上述以外的结构、动作以及效果与第一实施方式相同。
(第二实施方式的变形例)
本变形例中的第四电极14A由杂质浓度被设定为例如3个阶段的多晶硅形成，空隙G1的截面形状为大致直角三角形。
图8是表示本变形例的半导体装置的制造方法的示意图。
如图8所示，本变形例中的第四电极14A包括下部14A1、中间部14A2和上部14A3。中间部14A2的杂质浓度比下部14A1的杂质浓度高，比上部14A3的杂质浓度低。这样，第四电极14A的杂质浓度随着朝向方向Z而变高。第四电极14A包含钕(Nd)、磷(P)、硼(B)、砷(As)中的至少任一种作为杂质。
本实施方式中的第四电极14A是沉积含有低浓度的杂质的多晶硅、含有中浓度的杂质的多晶硅、含有高浓度的杂质的多晶硅而形成的。
如图8所示，在第四电极14A与第五绝缘膜45的两侧的空间设置的绝缘膜F2A，与第二实施方式相同，例如为硅氧化膜，例如通过热氧化而形成。由此，第四电极14A的中间部14A2的沉积速率比上部14A3的沉积速率低，比下部14A1的沉积速率高。另外，绝缘膜F2A的漂移层21中的沉积速率和第五绝缘膜45中的沉积速率低于第四电极14A中的沉积速率。
由此，第四电极14A的侧面的绝缘膜F2A的厚度，在上部较大，并随着朝向下方而阶段性地变小。因此，第二绝缘膜42A的厚度也是，在上部42A3较大，并随着朝向下方而阶段性地变小。如图8所示，第二绝缘膜42A在下部42Aa、中间下部42A1、中间上部42A2、上部42A3成为例如4个阶段的厚度。第二绝缘膜42A的中间上部42A2的厚度比中间下部42A1的厚度大，比上部42A3的厚度小。第二绝缘膜42A的与第五绝缘膜45的侧面接触的下部42Aa的厚度比中间下部42A1的厚度小。
如图8所示，空隙G1的宽度在下部较大，并随着朝向上方而变小。空隙G1的截面形状为大致直角三角形状，但在与第二绝缘膜42A和第五绝缘膜45接触的斜边中包含多个台阶。
根据本实施方式的半导体装置，与第一实施方式同样地提高电流量，能够提高耐压。
本变形例中的上述以外的结构、动作以及效果与第一实施方式相同。
根据本发明的实施方式，能够提供一种能够提高可靠性的半导体装置。
以上，参照具体例，对本发明的实施方式进行了说明。但是，本发明的实施方式并不限定于这些具体例。例如，关于半导体装置中包含的MOSFET中的半导体部分、多个电极、以及绝缘膜的具体的构成、材质等，本领域技术人员从公知的范围中适当选择，由此同样地实施本发明，只要能够得到同样的效果，就包含在本发明的范围内。将各具体例的任意2个以上的要素在技术上可行的范围内组合而成的方案只要包含本发明的主旨，都包含在本发明的范围内。

Claims (8)

1.一种半导体装置，具备：
第一电极；
半导体部分，设置于所述第一电极的上方，具有：
第一导电型的第一半导体层，设置于所述第一电极的上方；
第二导电型的第二半导体层，设置于所述第一半导体层的一部分的上方；和
第一导电型的第三半导体层，设置于所述第二半导体层的至少一部分的上方；
第二电极，与所述第三半导体层接触；
第三电极，与所述第二半导体层、所述第三半导体层及所述第二电极分离；
第一绝缘膜，覆盖所述第三电极，与所述第二半导体层及所述第三半导体层接触；
第四电极，在从所述第一电极朝向所述第二电极的第一方向上延伸设置，与所述第二电极连接，并与所述第一半导体层及所述第三电极分离；以及
第二绝缘膜，设置于所述第四电极的侧面上，隔着空隙与所述第一半导体层对置，该第二绝缘膜的厚度随着朝向所述第一方向而变大。
2.根据权利要求1所述的半导体装置，其中，
还具备第三绝缘膜，该第三绝缘膜与所述第一半导体层接触，并隔着所述空隙与所述第二绝缘膜对置，
所述第三绝缘膜的厚度大致均匀。
3.根据权利要求2所述的半导体装置，其中，
还具备第四绝缘膜，该第四绝缘膜在所述第二绝缘膜与所述第三绝缘膜之间与所述第一半导体层及所述空隙接触。
4.根据权利要求1所述的半导体装置，其中，
还具备第三绝缘膜，该第三绝缘膜与所述第一半导体层接触，并隔着所述空隙与所述第二绝缘膜对置，
所述第三绝缘膜的厚度随着朝向所述第一方向而变大。
5.根据权利要求4所述的半导体装置，其中，
还具备第四绝缘膜，该第四绝缘膜在所述第二绝缘膜与所述第三绝缘膜之间与所述第一半导体层及所述空隙接触。
6.根据权利要求1所述的半导体装置，其中，
还具备第五绝缘膜，该第五绝缘膜设置于所述第四电极的下表面与所述第一半导体层之间。
7.根据权利要求6所述的半导体装置，其中，
所述第二绝缘膜具有与所述第五绝缘膜接触的下部。
8.根据权利要求1所述的半导体装置，其中，
所述第四电极由含有钕、磷、硼以及砷之中的至少任一种作为杂质的多晶硅构成，所述杂质的浓度随着朝向所述第一方向而变高。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4354508A1 (en) * 2022-10-13 2024-04-17 Infineon Technologies Austria AG Semiconductor device and method of producing a cavity in a trench
CN115799307B (zh) * 2022-11-29 2023-07-21 上海功成半导体科技有限公司 屏蔽栅功率器件及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0129450D0 (en) 2001-12-08 2002-01-30 Koninkl Philips Electronics Nv Trenched semiconductor devices and their manufacture
JP5729745B2 (ja) 2009-09-15 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2013258327A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 半導体装置及びその製造方法
JP2014067753A (ja) * 2012-09-24 2014-04-17 Toshiba Corp 電力用半導体素子
JP5799046B2 (ja) * 2013-03-22 2015-10-21 株式会社東芝 半導体装置
WO2015019862A1 (ja) 2013-08-06 2015-02-12 富士電機株式会社 トレンチゲートｍｏｓ型半導体装置およびその製造方法
JP6203697B2 (ja) * 2014-09-30 2017-09-27 株式会社東芝 半導体装置およびその製造方法
JP6426642B2 (ja) 2016-03-08 2018-11-21 株式会社東芝 半導体装置
JP6649216B2 (ja) * 2016-09-16 2020-02-19 株式会社東芝 半導体装置およびその製造方法
WO2018078775A1 (ja) * 2016-10-27 2018-05-03 サンケン電気株式会社 半導体装置
JP6840611B2 (ja) 2017-04-21 2021-03-10 株式会社東芝 半導体装置及びその製造方法
JP6862321B2 (ja) * 2017-09-14 2021-04-21 株式会社東芝 半導体装置
JP6818712B2 (ja) * 2018-03-22 2021-01-20 株式会社東芝 半導体装置
US10304933B1 (en) 2018-04-24 2019-05-28 Semiconductor Components Industries, Llc Trench power MOSFET having a trench cavity
EP3621116B1 (en) 2018-09-06 2022-11-02 Infineon Technologies Austria AG Semiconductor device and manufacturing method thereof

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