JP7453277B2 - エレクトロルミネセント表示パネル、及び表示装置 - Google Patents

Description

本開示の実施例は、表示技術の分野に関し、特に、エレクトロルミネセント表示パネル及び表示装置に関する。

表示技術の継続的な発展につれて、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示パネルは、自己発光、広視野角、高コントラスト、低消費電力、高応答速度などの利点のため、様々な電子デバイスにますます適用されている。ＯＬＥＤ表示パネルに対する人々の要求の高まりに伴い、表示パネルにおける高解像度の設計を実現するために、ＯＬＥＤ表示パネルには一般的にＳＰＲ画素配列、いわゆる画素借り入れ方法を利用している。

本開示の実施例は、エレクトロルミネセント表示パネルを提供し、当該エレクトロルミネセント表示パネルは、それぞれ複数のサブ画素を含む複数の重複ユニットを備え、各前記サブ画素は、基板の上に位置する第１の導電層と、前記第１の導電層の上に位置し、前記第１の導電層の一部を露出させる第１のビアを含む、第１の絶縁層と、前記第１の絶縁層に位置し、互いに電気的に接続された主体部分と補助部分とを含み、前記補助部分は前記第１のビアを介して前記第１の導電層に電気的に接続される、陽極と、を含み、少なくとも１つの前記サブ画素において、前記基板への前記主体部分の正投影と、前記基板への前記第１のビアの正投影とは重ならなく、少なくとも１つの前記サブ画素において、前記主体部分の第１方向のサイズは前記主体部分の第２方向のサイズよりも大きく、且つ、少なくとも１つの前記サブ画素において、前記第１のビアと前記主体部分とは前記第２方向に沿って配置され、ここで、前記第１方向と前記第２方向とは互いに異なる。

オプションとして、本開示の実施例において、前記第１の導電層は、互いに間隔して設置された第１の電源線と第１の接続線とを含み、各前記サブ画素において、前記補助部分は前記第１のビアを介して前記第１の接続線に電気的に接続される。

オプションとして、本開示の実施例において、前記第１の電源線は、前記第１方向に沿って配列され、且つ、前記第２方向に沿って延びる複数のサブ電源線と、各々の前記サブ電源線を電気的に接続させる導線と、を含む。

オプションとして、本開示の実施例において、前記サブ電源線と前記導線とはほぼグリッド状な構成を形成し、それぞれのグリッド内部には１つの前記第１の接続線が設置されており、且つ、前記第１の接続線と前記サブ電源線及び前記導線のいずれとの間にも間隔がある。

オプションとして、本開示の実施例において、前記複数の重複ユニットにおける少なくとも１つの重複ユニットは、前記第２方向に沿って配列された１つの第１色サブ画素と、１つの第２色サブ画素対と、１つの第３色サブ画素と、を含み、ここで、前記第２色サブ画素対は、前記第１方向に沿って配列された２つの第２色サブ画素を含み、前記複数の重複ユニットは前記第２方向に沿って配列されて重複ユニットグループを形成し、前記重複ユニットグループは前記第１方向に沿って配列され、且つ、隣接する２つの前記重複ユニットグループにおける重複ユニットは位置がずれて配列される。

オプションとして、本開示の実施例において、各前記サブ画素は、第１の導電層において前記基板に面する側に位置する画素駆動回路をさらに含み、ここで、各前記サブ画素において、画素駆動回路がアレイで分布される。

オプションとして、第１色サブ画素の主体部分の延在方向と、第１色サブ画素の画素駆動回路が存在する領域の長さ方向との間は、第１の夾角があり、ここで、前記第１の夾角は、４５度ないし１６５度の間にあり、第３色サブ画素の主体部分の延在方向と、第３色サブ画素の画素駆動回路が存在する領域の長さ方向との間は、第２の夾角があり、ここで、前記第２の夾角は、４５度ないし１６５度の間にあり、第２色サブ画素対の延在方向と、第２色サブ画素対の画素駆動回路が存在する領域の長さ方向との間は、第３の夾角があり、ここで、前記第３の夾角は、４５度ないし１６５度の間にある。

オプションとして、本開示の実施例において、各前記画素駆動回路における各層のパターンが存在する領域の前記第２方向のサイズは、第１方向のサイズよりも大きい。

オプションとして、本開示の実施例において、隣接する２つの重複ユニットグループにおける１つの第２色サブ画素対は、もう１つの重複ユニットグループにおける隣接する第１色サブ画素および第３色サブ画素の前記第２方向の最大のスパンの間に位置する。

オプションとして、本開示の実施例において、前記第１色サブ画素の主体部分の前記第２方向のサイズは、前記第３色サブ画素の主体部分の前記第２方向のサイズよりも小さく、前記第１色サブ画素の主体部分の前記第１方向のサイズは、前記第３色サブ画素の主体部分の前記第１方向のサイズよりも大きい。

オプションとして、本開示の実施例において、各前記第３色サブ画素において、前記基板への前記主体部分の正投影と前記基板への前記第１のビアの正投影とは重ならない。

オプションとして、本開示の実施例において、前記第３色サブ画素において、前記主体部分は軸対称図形であり、且つ、前記第１のビアは前記第２方向に沿う前記主体部分の対称軸に位置する。

オプションとして、本開示の実施例において、前記第３色サブ画素において、前記基板への前記主体部分の正投影と前記画素駆動回路における駆動トランジスタとは重ならなく、前記基板への前記主体部分の正投影と、前記基板への、前記画素駆動回路に隣接する次の行の画素駆動回路に電気的に接続されたリセット制御信号線およびリセット電源信号線の正投影とは重なり、前記基板への前記主体部分の正投影と前記基板への２つのデータ線の正投影とは重なり、前記基板への前記主体部分の正投影と前記基板への２つの第２の電源線の正投影とは重なる。

オプションとして、本開示の実施例において、各前記第１色サブ画素において、前記基板への前記主体部分の正投影と前記基板への前記第１のビアの正投影とは重ならない。

オプションとして、本開示の実施例において、前記第１色サブ画素において、前記主体部分は軸対称図形であり、且つ、前記第１のビアは前記第２方向に沿う前記主体部分の対称軸に位置する。

オプションとして、本開示の実施例において、前記第１色サブ画素において、前記基板への前記主体部分の正投影と前記画素駆動回路における駆動トランジスタとは重なり、前記基板への前記主体部分の正投影と、前記基板への前記画素駆動回路に電気的に接続された発光制御信号線の正投影とは重なり、前記基板への前記主体部分の正投影と前記基板への２つのデータ線の正投影とは重なり、前記基板への前記主体部分の正投影と前記基板への２つの第２の電源線の正投影とは重なる。

オプションとして、本開示の実施例において、各前記第２色サブ画素において、前記基板への前記主体部分の正投影と前記基板への前記第１のビアの正投影とは重ならない。

オプションとして、本開示の実施例において、前記第２色サブ画素対は、１番目の第２色サブ画素と２番目の第２色サブ画素とを含み、同一の前記重複ユニットにおいて、前記１番目の第２色サブ画素の第１のビアは、前記１番目の第２色サブ画素における前記第３色サブ画素から離れる側に位置し、同一の前記重複ユニットにおいて、前記２番目の第２色サブ画素の第１のビアは、前記２番目の第２色サブ画素における前記第３色サブ画素から離れる側に位置する。

オプションとして、本開示の実施例において、同一の重複ユニットにおける第１色サブ画素と１番目の第２色サブ画素、および、前記同一の重複ユニットにおける第１色サブ画素及び１番目の第２色サブ画素のいずれにも最も近い第３色サブ画素について、前記１番目の第２色サブ画素の第１のビアは、前記第１色サブ画素と前記第３色サブ画素との間の隙間に位置し、同一の重複ユニットにおける第１色サブ画素と２番目の第２色サブ画素、および、前記同一の重複ユニットにおける第１色サブ画素及び２番目の第２色サブ画素のいずれにも最も近い第３色サブ画素について、前記２番目の第２色サブ画素の第１のビアは、前記第１色サブ画素と前記第３色サブ画素との間の隙間に位置する。

オプションとして、本開示の実施例において、前記１番目の第２色サブ画素において、前記基板への前記主体部分の正投影と前記画素駆動回路における駆動トランジスタとは重ならなく、前記基板への前記主体部分の正投影と、前記基板への、前記画素駆動回路に隣接する次の行の画素駆動回路に電気的に接続されたリセット制御信号線および走査信号線の正投影とは重なり、前記２番目の第２色サブ画素において、前記基板への前記主体部分の正投影と前記画素駆動回路における駆動トランジスタとは重ならなく、前記基板への前記主体部分の正投影と、前記基板への、前記画素駆動回路に隣接する次の行の画素駆動回路に電気的に接続されたリセット制御信号線および走査信号線の正投影とは重なる。

オプションとして、前記第３色サブ画素における画素駆動回路、前記１番目の第２色サブ画素における画素駆動回路、前記第１色サブ画素における画素駆動回路、および、前記２番目の第２色サブ画素における画素駆動回路は、第１方向に沿って順次に配置される。

オプションとして、本開示の実施例において、同種の色のサブ画素における第１のビアは、前記色サブ画素の同一側に位置する。

オプションとして、本開示の実施例において、同一の前記重複ユニットにおいて、前記１番目の第２色サブ画素の第１のビア、前記第１色サブ画素の第１のビア、および、前記２番目の第２色サブ画素の第１のビアは、前記第１方向に沿って、同一の第１のサブ折れ線に順に配列され、１つの重複ユニットグループにおける第１色サブ画素、および、隣接する重複ユニットグループにおける前記第１色サブ画素に最も近い第３色サブ画素について、前記第１色サブ画素の第１のビアおよび前記第３色サブ画素の第１のビアは、第３の方向に沿って同一の第２のサブ折れ線に配列され、ここで、前記第３の方向と前記第１方向とは交差する。

オプションとして、本開示の実施例において、前記折れ線は、前記第１のサブ折れ線と前記第２のサブ折れ線とを含み、異なる列における隣接する２つの重複ユニットにおいて、１番目の重複ユニットにおける第３色サブ画素の第１のビアと２番目の重複ユニットにおける前記１番目の第２色サブ画素の第１のビア、前記第１色サブ画素の第１のビア、および、前記２番目の第２色サブ画素の第１のビアは、この順に折れ線に配列される。

オプションとして、本開示の実施例において、同一の前記重複ユニットにおける前記第３色サブ画素の第１のビア、および、前記第１色サブ画素の第１のビアは、前記第２方向に沿って同一の直線に配列される。

オプションとして、本開示の実施例において、異なる列に位置し、且つ、隣接する２つの重複ユニットにおいて、１つの重複ユニットにおける１番目の第２色サブ画素の第１のビア、および、他の１つの重複ユニットにおける２番目の第２色サブ画素の第１のビアは、前記第２方向に沿って同一の直線に配列される。

オプションとして、本開示の実施例において、奇数類の重複ユニットグループおよび偶数類の重複ユニットグループにおける少なくとも１類の重複ユニットグループにおいて、同一行の重複ユニットにおける前記第１色サブ画素の第１のビア、前記第２色サブ画素対における１番目の第２色サブ画素の第１のビア、および、２番目の第２色サブ画素の第１のビアは、前記第１方向に沿って同一の直線に配列され、また、奇数類の重複ユニットグループおよび偶数類の重複ユニットグループにおける少なくとも１類の重複ユニットグループにおいて、同一行の重複ユニットにおける前記第３色サブ画素の第１のビアは、前記第１方向に沿って同一の直線に配列される。

オプションとして、本開示の実施例において、前記第１の導電層と前記基板との間に位置し、間隔して設置された第２の電源線と第２の接続線とを含む、第２の導電層と、前記第２の導電層と前記第１の導電層との間に位置し、前記第２の接続線を露出させる第２のビアと前記第２の電源線の一部を露出させる第３のビアとを有する、第２の絶縁層と、をさらに含み、前記第１の接続線は、前記第２のビアと前記第２の接続線とを介して互いに電気的に接続され、前記第１の電源線は、前記第３のビアと前記第２の電源線とを介して互いに電気的に接続される。

オプションとして、本開示の実施例において、互いに電気的に接続された前記第１の接続線と前記第２の接続線について、前記基板への前記第１の接続線の正投影と前記基板への前記第２の接続線の正投影とは少なくとも一部が重なり、前記基板への前記第１の電源線の正投影と前記基板への前記第２の電源線の正投影とは少なくとも一部が重なる。

オプションとして、本開示の実施例において、前記第３色サブ画素において、前記第１のビアは、前記第２のビアよりも画素駆動回路における駆動トランジスタに接近して設置され、前記第１色サブ画素において、前記第１のビアは、前記第２のビアよりも画素駆動回路における駆動トランジスタから離れて設置され、前記第２色サブ画素において、前記第１のビアは、前記第２のビアよりも画素駆動回路における駆動トランジスタから離れて設置される、請求項２８に記載のエレクトロルミネセント表示パネル。

オプションとして、本開示の実施例において、同一の前記サブ画素において、前記基板への前記第１のビアの正投影と前記基板への前記第２のビアの正投影とはほぼ重ならない。

オプションとして、本開示の実施例において、各前記サブ画素は、第４のビアをさらに含み、前記第３色サブ画素において、前記基板への前記第４のビアの正投影と前記基板への前記第２のビアの正投影とは重なり、前記第１色サブ画素において、前記基板への前記第４のビアの正投影と前記基板への前記第１のビアの正投影とは重なり、前記第２色サブ画素において、前記基板への前記第４のビアの正投影と前記基板への前記第１のビアの正投影とは重なる。

オプションとして、本開示の実施例において、前記第４のビアは、第１方向に沿って１つの直線に配列され、且つ、同一の直線に位置して隣接する２つの第４のビアの間の間隔はほぼ同じである。

オプションとして、本開示の実施例において、前記第１方向において隣接する２つの第１のビアの間のピッチはほぼ同じであり、前記第２方向において隣接する２つの第１のビアの間のピッチはほぼ同じであり、前記第１方向において隣接する２つの第２のビアの間のピッチはほぼ同じであり、前記第２方向において隣接する２つの第２のビアの間のピッチはほぼ同じである。

オプションとして、本開示の実施例において、前記第３色サブ画素において、前記基板への前記第１のビアの正投影と、前記基板への前記駆動回路に電気的に接続された発光制御信号線の正投影とは重なり、且つ、前記基板への前記第２のビアの正投影と、前記基板への前記駆動回路に電気的に接続された発光制御信号線の正投影とは重ならなく、前記基板への前記第４のビアの正投影と、前記基板への前記駆動回路に電気的に接続された発光制御信号線の正投影とは重ならない。

オプションとして、本開示の実施例において、前記第１色サブ画素において、前記基板への前記第１のビアの正投影と、前記基板への前記駆動回路に電気的に接続された発光制御信号線の正投影とは重ならなく、且つ、前記基板への前記第２のビアの正投影と、前記基板への前記駆動回路に電気的に接続された発光制御信号線の正投影とは重なり、前記基板への前記第４のビアの正投影と、前記基板への前記駆動回路に電気的に接続された発光制御信号線の正投影とは重ならない。

オプションとして、本開示の実施例において、前記第２色サブ画素において、前記基板への前記第１のビアの正投影と、前記基板への前記駆動回路に電気的に接続された発光制御信号線の正投影とは重ならなく、且つ、前記基板への前記第２のビアの正投影と、前記基板への前記駆動回路に電気的に接続された発光制御信号線の正投影とは重なり、前記基板への前記第４のビアの正投影と、前記基板への前記駆動回路に電気的に接続された発光制御信号線の正投影とは重ならない。

オプションとして、本開示の実施例において、前記第３色サブ画素において、前記基板への前記主体部分の正投影と前記基板への前記第２のビアの正投影とは、少なくとも一部が重なる。

オプションとして、本開示の実施例において、前記第３色サブ画素において、前記基板への前記主体部分の正投影と前記基板への２つの第３のビアの正投影とは、少なくとも一部が重なる。

オプションとして、本開示の実施例において、前記第３色サブ画素において、前記第１のビアは、前記基板への前記主体部分の正投影と重なる前記２つの第３のビアの中心線の一側に接近して設置され、前記第２のビアは、前記基板への前記主体部分の正投影と重なる前記２つの第３のビアの中心線の他の側に接近して設置される。

オプションとして、本開示の実施例において、前記第３色サブ画素において、前記主体部分は軸対称図形であり、前記第２のビアは前記第２方向に沿う前記主体部分の対称軸に位置する。

オプションとして、本開示の実施例において、前記第１色サブ画素において、前記基板への前記主体部分の正投影と前記基板への前記第２のビアの正投影とは、少なくとも一部が重なる。

オプションとして、本開示の実施例において、前記第１色サブ画素において、前記基板への前記主体部分の正投影と前記基板への２つの第３のビアの正投影とは、少なくとも一部が重なる。

オプションとして、本開示の実施例において、前記第１色サブ画素において、前記第１のビアは、正投影が重なる前記２つの第３のビアの中心線の一側に接近して設置され、前記第２のビアは、正投影が重なる前記２つの第３のビアの中心線の他の側に接近して設置される。

オプションとして、本開示の実施例において、前記第１色サブ画素において、前記主体部分は軸対称図形であり、前記第２のビアは前記第２方向に沿う前記主体部分の対称軸に位置する。

オプションとして、本開示の実施例において、同一の重複ユニットにおける第１色サブ画素と１番目の第２色サブ画素、および、前記同一の重複ユニットにおける第１色サブ画素及び１番目の第２色サブ画素のいずれにも最も近い第３色サブ画素について、前記１番目の第２色サブ画素の第２のビアは、前記第１色サブ画素と前記第３色サブ画素との間の隙間に位置し、同一の重複ユニットにおける第１色サブ画素と２番目の第２色サブ画素、および、前記同一の重複ユニットにおける第１色サブ画素及び２番目の第２色サブ画素のいずれにも最も近い第３色サブ画素について、前記２番目の第２色サブ画素の第２のビアは、前記第１色サブ画素と前記第３色サブ画素との間の隙間に位置する。

オプションとして、本開示の実施例において、前記１番目の第２色サブ画素において、前記第１のビアおよび前記第２のビアは、前記第２方向に沿って同一の直線に配列され、前記２番目の第２色サブ画素において、前記第１のビアおよび前記第２のビアは、前記第２方向に沿って同一の直線に配列される。

オプションとして、本開示の実施例において、前記１番目の第２色サブ画素において、前記第２のビアは、前記第１のビアにおける前記主体部分から離れる側に位置し、
前記２番目の第２色サブ画素において、前記第２のビアは、前記第１のビアにおける前記主体部分から離れる側に位置する。

オプションとして、本開示の実施例において、奇数列の重複ユニットグループにおける第３色サブ画素の第２のビアと偶数列の重複ユニットグループにおける第１色サブ画素の第１のビア、１番目の第２色サブ画素の第１のビア、および、２番目の第２色サブ画素の第１のビアは、前記第１方向に沿って同一の直線に配列される。

オプションとして、本開示の実施例において、前記第３色サブ画素において、前記基板への前記主体部分の正投影は、前記基板への２つのサブ電源線の正投影を覆い、前記基板への前記主体部分の正投影と重なる前記２つのサブ電源線は、前記主体部分の中心の両側で平行に設置される。

オプションとして、本開示の実施例において、前記第１色サブ画素において、前記基板への前記主体部分の正投影は、前記基板への２つのサブ電源線の正投影を覆い、前記基板への前記主体部分の正投影と重なる前記２つのサブ電源線は、前記主体部分の中心の両側で平行に設置される。

オプションとして、本開示の実施例において、前記第２色サブ画素において、前記基板への前記主体部分の正投影と、前記基板への１つの前記サブ電源線および前記サブ電源線に電気的に接続された導線の正投影とは、少なくとも一部が重なる。

オプションとして、本開示の実施例において、前記第１の導電層は、互いに間隔して設置された、第１の電源線と、第１の接続線と、データ線と、を含み、各前記サブ画素において、前記補助部分は前記第１のビアを介して前記第１の接続線に電気的に接続される。

オプションとして、本開示の実施例において、前記第１の電源線および前記データ線は、第１方向に沿って配列され、且つ、第２方向に沿って延び、前記第１方向と前記第２方向とは互いに異なる。

オプションとして、本開示の実施例において、前記第１の電源線は、駆動電圧を伝送する電源線として配置される。

本開示の実施例は、表示装置をさらに提供し、当該表示装置は、上記のエレクトロルミネセント表示パネルを含む。

図１ａは関連技術におけるにおける表示パネルの平面構成の模式図である。 図１ｂは図１ａに示した表示パネルにおけるＡＡ’方向に沿う断面構成の模式図である。 図２ａは本開示に係るいくつかの画素駆動回路の構成の模式図である。 図２ｂは本開示に係るいくつかのアクティブ半導体層の平面構成の模式図である。 図２ｃは本開示に係るいくつかのゲート導電層の平面構成の模式図である。 図２ｄは本開示に係るいくつかの基準導電層の平面構成の模式図である。 図２ｅは本開示に係るいくつかのソース・ドレイン金属層の平面構成の模式図である。 図２ｆは本開示に係るいくつかの補助金属層の平面構成の模式図である。 図２ｇは本開示に係るアクティブ半導体層、ゲート導電層、基準導電層、ソース・ドレイン金属層、および、補助金属層の積層位置関係の模式図である。 図３ａは本開示に係るいくつかの表示パネルの平面構成の模式図である。 図３ｂは本開示に係る他の表示パネルの平面構成の模式図である。 図３ｃは本開示に係る他の表示パネルの平面構成の模式図である。 図４は本開示に係るいくつかの表示パネルの陽極、第１のビア、および、第２のビアの構成の模式図である。 図５ａは本開示に係るいくつかの表示パネルにおける第１の導電層、第２のビア、および、第３のビアの構成の模式図である。 図５ｂは本公開に係る他の表示パネルにおける第１の導電層、第２のビア、および、第３のビアの構成の模式図である。 図６ａは図３ａに示した表示パネルにおけるＡＡ’方向に沿う断面構成の模式図である。 図６ｂは図３ａに示した表示パネルにおけるＢＢ’方向に沿う断面構成の模式図である。 図６ｃは図３ｂに示した表示パネルにおけるＡＡ’方向に沿う断面構成の模式図である。 図７ａは図３ａに示した表示パネルにおけるＣＣ’方向に沿う断面構成の模式図である。 図７ｂは図３ａに示した表示パネルにおけるＤＤ’方向に沿う断面構成の模式図である。 図８ａは図３ａに示した表示パネルにおけるＥＥ’方向に沿う断面構成の模式図である。 図８ｂは図３ａに示した表示パネルにおけるＦＦ’方向に沿う断面構成の模式図である。 図８ｃは図３ｂに示した表示パネルにおけるＢＢ’方向に沿う断面構成の模式図である。 図９ａは本開示に係る他の表示パネルの平面構成の模式図である。 図９ｂは本開示に係る他の表示パネルの平面構成の模式図である。 図１０は図９ａに示した表示パネルの陽極及び第１のビアの構成の模式図である。 図１１は図９ａに示した表示パネルにおける第１の導電層及び第１のビアの構成の模式図である。 図１２は図９ａに示した表示パネルにおけるＡＡ’方向に沿う断面構成の模式図である。 図１３は図９ａに示した表示パネルにおけるＢＢ’方向に沿う断面構成の模式図である。 図１４は図９ａに示した表示パネルにおけるＣＣ’方向に沿う断面構成の模式図である。 図１５は図９ａに示した表示パネルにおけるＤＤ’方向に沿う断面構成の模式図である。 図１６は図９ｂに示した表示パネルにおけるＡＡ’方向に沿う断面構成の模式図である。 図１７は図９ｂに示した表示パネルにおけるＢＢ’方向に沿う断面構成の模式図である。

本開示の実施例の目的、技術案および利点をより明確にさせるために、以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案について、明らかにかつ完全に説明する。説明される実施例は、本開示の一部の実施例であり、全ての実施例ではないことが明らかである。説明される本開示の実施例に基づき、当業者が創造的な労働を必要としない前提で得られるすべての他の実施例は、いずれも本開示の保護範囲に属する。

別に定義しない限り、ここに使用される技術用語又は科学用語とは、本開示の分野において一般的なスキルを持つ人によって理解される通常の意味を示すべきである。本開示に使用される「第１」、「第２」及び類似する用語は、何らの順番、数又は重要性を示すものではなく、異なる構成要素を区別するものに過ぎない。「含む」や「有する」などの類似する用語とは、該用語の前の要素や物体が該用語の後に挙げられる要素や物体及びそれらに同等なものを網羅する意味であり、他の要素や物体を除外するものではない。「接続する」や「電気的に接続する」などの類似する用語は、物理的又は機械的な接続に限定されていなく、電気的な接続を含むことができ、直接か間接かに拘らない。

通常のＯＬＥＤ表示パネルは、下地基板と、下地基板に設置された画素駆動回路と、画素駆動回路において下地基板から離れる側に設置された平坦層と、平坦層において下地基板から離れる側に設置された陽極と、陽極において下地基板から離れる側に設置された発光層と、発光層において下地基板から離れた側に設置された陰極と、を含む。

図１ａは、いくつかの表示パネルの平面構成の模式図である。図１ｂは、図１ａに示した表示パネルにおけるＡＡ’方向に沿う断面構成の模式図である。図１ａおよび図１ｂに示されたように、表示パネルは、下地基板１０と、画素駆動回路２０と、平坦層３０と、陽極４０と、発光層５０と、陰極６０と、画素限定層８０と、を含んでもよく、画素限定層８０は、開口を有し、開口によって有効発光領域を限定する。ここで、画素駆動回路２０は、トランジスタとコンデンサとを有し、トランジスタとコンデンサとの相互作用によって電気信号を生成し、生成した電気信号が接続線２１を介して陽極４０に入力される。また、対応する電圧を陰極６０に印加し、発光層５０を発光させるように駆動することができる。平坦層３０には、ビア３１があり、陽極４０は、ビア３１を介して接続線２１と互いに電気的に接続される。しかしながら、ビア３１がある程度の深さを有するため、当該ビア３１が存在する領域において、陽極４０および陽極４０上の発光層５０が凹み、それにより陽極４０が平らではなくなり、さらに表示パネルにカラーキャスト現象が生じる。

図２ａに示されたように、画素駆動回路０１２１は、画素駆動回路０１２２と、第１の発光制御回路０１２３と、第２の発光制御回路０１２４と、データ書込回路０１２６と、記憶回路０１２７と、閾値補償回路０１２８と、リセット回路０１２９と、を含んでもよい。ここで、画素駆動回路０１２２は、制御端と、第１端と、第２端と、を含み、且つ、発光元件０１２０を駆動して発光させるための駆動電流を発光元件０１２０に提供するように配置される。たとえば、第１の発光制御回路０１２３は、画素駆動回路０１２２の第１端および第１の電圧端ＶＤＤに接続され、且つ、画素駆動回路０１２２と第１の電圧端ＶＤＤとの間の接続のオン・オフを実現するように配置される。第２の発光制御回路０１２４は、画素駆動回路０１２２の第２端および発光元件０１２０の第１の発光電圧印加電極に電気的に接続され、且つ、画素駆動回路０１２２と発光元件０１２０との間の接続のオン・オフを実現するように配置される。データ書込回路０１２６は、画素駆動回路０１２２の第１端に電気的に接続され、且つ、走査信号の制御に従ってデータ信号を記憶回路０１２７に書き込むように配置される。記憶回路０１２７は、画素駆動回路０１２２の制御端および第１の電圧端ＶＤＤに電気的に接続され、且つ、データ信号を記憶するように配置される。閾値補償回路０１２８は、画素駆動回路０１２２の制御端および第２端に電気的に接続され、且つ、画素駆動回路０１２２に対して閾値補償を行うように配置される。リセット回路０１２９は、画素駆動回路０１２２の制御端および発光元件０１２０の第１の発光電圧印加電極に電気的に接続され、且つ、リセット制御信号の制御に従って画素駆動回路０１２２の制御端および発光元件０１２０の第１の発光電圧印加電極に対して、リセットを行うように配置される。ここで、発光器件０１２０は、積層して設置された陽極４０と、発光層５０と、陰極６０と、を含む。

例示的に、図２ａに示されたように、画素駆動回路０１２２は、駆動トランジスタＴ１を含み、画素駆動回路０１２２の制御端は、駆動トランジスタＴ１のゲート電極を含み、画素駆動回路０１２２の第１端は、駆動トランジスタＴ１の第１電極を含み、画素駆動回路０１２２の第２端は、駆動トランジスタＴ１の第２電極を含む。

例示的に、図２ａに示されたように、データ書込回路０１２６は、データ書込トランジスタＴ２を含み、記憶回路０１２７は、第３のコンデンサＣ２を含み、閾値補償回路０１２８は、閾値補償トランジスタＴ３を含み、第１の発光制御回路０１２３は、第１の発光制御トランジスタＴ４を含み、第２の発光制御回路０１２４は、第２の発光制御トランジスタＴ５を含み、リセット回路０１２９は、第１のリセットトランジスタＴ６と第２のリセットトランジスタＴ７とを含み、リセット制御信号は、第１のサブリセット制御信号と第２のサブリセット制御信号とを含んでもよい。

具体的に、データ書込トランジスタＴ２の第１電極は、駆動トランジスタＴ１の第１電極に電気的に接続され、データ書込トランジスタＴ２の第２電極は、データ線Ｖｄに電気的に接続されてデータ信号を受信するように配置され、データ書込トランジスタＴ２のゲート電極は、第１の走査信号線Ｇａ１に電気的に接続されて走査信号を受信するように配置され、第３のコンデンサＣ２の第１電極は、第１の電源端ＶＤＤに電気的に接続され、第３のコンデンサＣ２の第２電極は、駆動トランジスタＴ１のゲート電極に電気的に接続され、閾値補償トランジスタＴ３の第１電極は、駆動トランジスタＴ１の第２電極に電気的に接続され、閾値補償トランジスタＴ３の第２電極は、駆動トランジスタＴ１のゲート電極に電気的に接続され、閾値補償トランジスタＴ３のゲート電極は、第２の走査信号線Ｇａ２に電気的に接続されて補償制御信号を受信するように配置される。第１のリセットトランジスタＴ６の第１電極は、第１のリセット電源端Ｖｉｎｉｔ１に電気的に接続されて第１のリセット信号を受信するように配置され、第１のリセットトランジスタＴ６の第２電極は、駆動トランジスタＴ１のゲート電極に電気的に接続され、第１のリセットトランジスタＴ６のゲート電極は、第１のリセット制御信号線Ｒｓｔ１に電気的に接続されて第１のサブリセット制御信号を受信するように配置される。第２のリセットトランジスタＴ７の第１電極は、第２のリセット電源端Ｖｉｎｉｔ２に電気的に接続されて第２のリセット信号を受信するように配置され、第２のリセットトランジスタＴ７の第２電極は、発光元件１２０の第１の発光電圧印加電極に電気的に接続され、第２のリセットトランジスタＴ７のゲート電極は、第２のリセット制御信号線Ｒｓｔ２に電気的に接続されて第２のサブリセット制御信号を受信するように配置される。第１の発光制御トランジスタＴ４の第１電極は、第１の電源端ＶＤＤに電気的に接続され、第１の発光制御トランジスタＴ４の第２電極は、駆動トランジスタＴ１の第１電極に電気的に接続され、第１の発光制御トランジスタＴ４のゲート電極は、第１の発光制御信号線ＥＭ１に電気的に接続されて第１の発光制御信号を受信するように配置される。第２の発光制御トランジスタＴ５の第１電極は、駆動トランジスタＴ１の第２電極に電気的に接続され、第２の発光制御トランジスタＴ５の第２電極は、発光元件１２０の第１の発光電圧印加電極に電気的に接続され、第２の発光制御トランジスタＴ５のゲート電極は、第２の発光制御信号線ＥＭ２に電気的に接続されて第２の発光制御信号を受信するように配置される。発光元件１２０の第２の発光電圧印加電極は、第２の電源端ＶＳＳに電気的に接続される。ここで、第１電極および第２電極は、実際の応用によってソース電極またはドレイン電極として決定されることができ、ここでは限定しない。

例示的に、第１の電源端ＶＤＤおよび第２の電源端ＶＳＳのうちの１つは、高圧端であり、他の１つは、低圧端である。たとえば、図２ａに示した実施例において、第１の電源端ＶＤＤは、一定の第１の電圧を出力する電圧源であり、第１の電圧は、正の電圧であり、一方、第２の電源端ＶＳＳは、一定の第２の電圧を出力する電圧源であってもよく、第２の電圧は負の電圧である。たとえば、いくつかの例において、第２の電源端ＶＳＳは、接地されてもよい。

なお、本開示の実施例において、サブ画素の画素駆動回路は、図２ａに示した構成のほか、他の数のトランジスタを含む構成であってもよく、本開示の実施例ではこれを限定しない。

図２ｂ～図２ｇは、本開示のいくつかの実施例によって提供される画素駆動回路の各層の模式図である。以下、図２ｂ～２ｇを参照して、基板において、画素駆動回路における各々の回路の位置関係を説明し、図２ｂ～２ｇに示した例は、１つのサブ画素の画素駆動回路の例である。ここで、図２ｂ～２ｇには、画素駆動回路０１２１に接続された第１の走査信号線Ｇａ１ａと、第２の走査信号線Ｇａ２ａと、第１のリセット制御信号線Ｒｓｔ１ａと、第２のリセット制御信号線Ｒｓｔ２ａと、第１のリセット電源端Ｖｉｎｉｔ１ａの第１のリセット電源信号線Iｎｉｔ１ａと、第２のリセット電源端Ｖｉｎｉｔ２ａの第２のリセット電源信号線Iｎｉｔ２ａと、第１の発光制御信号線ＥＭ１ａと、第２の発光制御信号線ＥＭ２ａと、データ線Ｖｄと、第１の電源端ＶＤＤの第１の電源信号線ＶＤＤ１と、第２の電源信号線ＶＤＤ２と、第１の電源信号線ＶＤＤ１と、第２の電源信号線ＶＤＤ２とが、互いに電気的に接続されたことがさらに示されている。なお、図２ｂ～２ｇに示した例において、第１の走査信号線Ｇａ１ａと第２の走査信号線Ｇａ２ａとは同一の信号線であり、第１のリセット電源信号線Iｎｉｔ１ａと第２のリセット電源信号線Iｎｉｔ２ａとは同一の信号線であり、第１のリセット制御信号線Ｒｓｔ１ａと第２のリセット制御信号線Ｒｓｔ２ａとは同一の信号線であり、第１の発光制御信号線ＥＭ１ａと第２の発光制御信号線ＥＭ２ａとは同一の信号線である。

たとえば、図２ｂには、当該画素駆動回路０１２１のアクティブ半導体層０３１０が示される。アクティブ半導体層０３１０は、半導体材料をパターン化することにより形成されることができる。アクティブ半導体層０３１０は、上記の駆動トランジスタＴ１と、データ書込トランジスタＴ２と、閾値補償トランジスタＴ３と、第１の発光制御トランジスタＴ４と、第２の発光制御トランジスタＴ５と、第１のリセットトランジスタＴ６と、第２のリセットトランジスタＴ７のアクティブ層との製造に利用されることができ、各アクティブ層は、ソース電極領域と、ドレイン電極領域と、ソース電極領域とドレイン電極領域との間のチャンネル領域と、を含んでもよい。たとえば、各トランジスタのアクティブ層は、一体として設置される。

たとえば、アクティブ半導体層０３１０は、アモルファスシリコン、多結晶シリコン、酸化物半導体材料などを利用して製造してもよい。なお、上記のソース電極領域およびドレイン電極領域は、ｎ型不純物またはｐ型不純物がドープされた領域であってもよい。

たとえば、画素駆動回路０１２１のゲート電極金属層は、ゲート導電層０３２０を含んでもよい。上記のアクティブ半導体層０３１０には、上記のアクティブ半導体層０３１０を保護するためのゲート電極絶縁層（図示せず）が形成されている。図２ｃは、当該画素駆動回路０１２１のゲート導電層０３２０を示し、ゲート導電層０３２０は、ゲート電極絶縁層に設置されるので、アクティブ半導体層０３１０から絶縁される。ゲート導電層０３２０は、第３のコンデンサＣ２の第２電極ＣＣ２ａと、第１の走査信号線Ｇａ１ａと、第２の走査信号線Ｇａ２ａと、第１のリセット制御信号線Ｒｓｔ１ａと、第２のリセット制御信号線Ｒｓｔ２ａと、第１の発光制御信号線ＥＭ１ａと、第２の発光制御信号線ＥＭ２ａと、駆動トランジスタＴ１と、データ書込トランジスタＴ２と、閾値補償トランジスタＴ３と、第１の発光制御トランジスタＴ４と、第２の発光制御トランジスタＴ５と、第１のリセットトランジスタＴ６と、第２のリセットトランジスタＴ７のゲート電極と、を含んでもよい。

たとえば、図２ｃに示されたように、データ書込トランジスタＴ２のゲート電極は、第１の走査信号線Ｇａ１ａとアクティブ半導体層０３１０との重なる部分であってもよく、第１の発光制御トランジスタＴ４のゲート電極は、第１の発光制御信号線ＥＭ１ａ／第２の発光制御信号線ＥＭ２ａとアクティブ半導体層０３１０との重なる第１の部分であってもよく、第２の発光制御トランジスタＴ５のゲート電極は、第１の発光制御信号線ＥＭ１ａ／第２の発光制御信号線ＥＭ２ａとアクティブ半導体層０３１０との重なる第２の部分であってもよく、第１のリセットトランジスタＴ６のゲート電極は、第１のリセット制御信号線Ｒｓｔ１ａ／第２のリセット制御信号線Ｒｓｔ２ａとアクティブ半導体層０３１０との重なる第１の部分であり、第２のリセットトランジスタＴ７のゲート電極は、第１のリセット制御信号線Ｒｓｔ１ａ／第２のリセット制御信号線Ｒｓｔ２ａとアクティブ半導体層０３１０との重なる第２の部分であってもよく、閾値補償トランジスタＴ３は、ダブルゲート構造の薄膜トランジスタであってもよく、閾値補償トランジスタＴ３の１番目のゲート電極は、第２の走査信号線Ｇａ２ａとアクティブ半導体層０３１０との重なる部分であってもよく、閾値補償トランジスタＴ３の２番目のゲート電極は、第２の走査信号線Ｇａ２ａから突出した突出部とアクティブ半導体層０３１０とが重なる部分であってもよい。図２ａおよび２ｃに示されたように、駆動トランジスタＴ１のゲート電極は、第３のコンデンサＣ２の第２電極ＣＣ２ａであってもよい。

なお、図２ｂにおける点線の各長方形の枠はゲート導電層０３２０とアクティブ半導体層０３１０との重なる各々の部分を示めす。

たとえば、図２ｃに示されたように、第１の走査信号線Ｇａ１ａ／第２の走査信号線Ｇａ２ａ、第１のリセット制御信号線Ｒｓｔ１ａ／第２のリセット制御信号線Ｒｓｔ２ａ、および、第１の発光制御信号線ＥＭ１ａ／第２の発光制御信号線ＥＭ２ａは、第２方向Ｆ２に沿って配列される。第１の走査信号線Ｇａ１ａ／第２の走査信号線Ｇａ２ａは、第１のリセット制御信号線Ｒｓｔ１ａ／第２のリセット制御信号線Ｒｓｔ２ａと、第１の発光制御信号線ＥＭ１ａ／第２の発光制御信号線ＥＭ２ａとの間に位置する。

たとえば、第２方向Ｆ２において、第３のコンデンサＣ２の第２電極ＣＣ２ａは、第１の走査信号線Ｇａ１ａ／第２の走査信号線Ｇａ２ａと、第１の発光制御信号線ＥＭ１ａ／第２の発光制御信号線ＥＭ２ａとの間に位置する。第２の走査信号線Ｇａ２ａから突出した突出部は、第２の走査信号線Ｇａ２ａにおいて第１の発光制御信号線ＥＭ１ａ／第２の発光制御信号線ＥＭ２ａから離れる側に位置する。

たとえば、図２ｂに示されたように、第２方向Ｆ２において、データ書込トランジスタＴ２のゲート電極、閾値補償トランジスタＴ３のゲート電極、第１のリセットトランジスタＴ６のゲート電極、第２のリセットトランジスタＴ７のゲート電極は、いずれも駆動トランジスタＴ１のゲート電極の第１側に位置し、第１の発光制御トランジスタＴ４のゲート電極、第２の発光制御トランジスタＴ５のゲート電極は、いずれも駆動トランジスタＴ１のゲート電極の第２側に位置する。

たとえば、いくつかの実施例において、図２ｂ～図２ｇに示されたように、第１の方向Ｆ１において、データ書込トランジスタＴ２のゲート電極、第１の発光制御トランジスタＴ４のゲート電極は、いずれも駆動トランジスタＴ１のゲート電極の第３側に位置し、閾値補償トランジスタＴ３の１番目のゲート電極、第２の発光制御トランジスタＴ５のゲート電極、第２のリセットトランジスタＴ７のゲート電極は、いずれも駆動トランジスタＴ１のゲート電極の第４側に位置する。ここで、駆動トランジスタＴ１のゲート電極の第３側と第４側とは、第１の方向Ｆ１に駆動トランジスタＴ１のゲート電極の互いに相対する両側である。

たとえば、上記のゲート導電層０３２０には、上記のゲート導電層０３２０を保護するための第１の層間絶縁層（図示せず）が形成されている。図２ｄには、当該画素駆動回路１２０ａの基準導電層０３３０が示され、基準導電層０３３０は、第３のコンデンサＣ２の第１電極ＣＣ１ａと、第１のリセット電源信号線Iｎｉｔ１ａと、第２のリセット電源信号線Iｎｉｔ２ａと、を含む。第３のコンデンサＣ２は、第３のコンデンサＣ２の第１電極ＣＣ１ａと第３のコンデンサＣ２の第２電極ＣＣ２ａと少なくとも一部が重なるように形成される。

たとえば、上記の基準導電層０３３０には、上記の基準導電層０３３０を保護するための第２の層間絶縁層（図示せず）が形成されている。図２ｅには、当該画素駆動回路０１２１のソース・ドレイン金属層０３４０が示され、ソース・ドレイン金属層０３４０は、データ線Ｖｄと第１の電源信号線ＶＤＤ１とを含む。

たとえば、上記のソース・ドレイン金属層０３４０には、上記のソース・ドレイン金属層０３４０を保護するための第３の層間絶縁層（図示せず）が形成されている。図２ｆには、当該画素駆動回路０１２１の補助金属層０３５０が示され、補助金属層０３５０は、第２の電源信号線ＶＤＤ２を含む。

図２ｇは、上記のアクティブ半導体層０３１０、ゲート導電層０３２０、基準導電層０３３０、ソース・ドレイン金属層０３４０、補助金属層０３５０の積層位置関係の模式図である。図２ｅ～図２ｇに示されたように、データ線Ｖｄは、ゲート電極絶縁層、第１の層間絶縁層、および、第２の層間絶縁層における少なくとも１つのビア（たとえば、ビア３８１ａ）を介して、アクティブ半導体層０３１０におけるデータ書込トランジスタＴ２のソース電極領域に電気的に接続される。第１の電源信号線ＶＤＤ１は、ゲート電極絶縁層、第１の層間絶縁層、および、第２の層間絶縁層における少なくとも１つのビア（たとえば、ビア３８２ａ）を介して、アクティブ半導体層０３１０における対応する第１の発光制御トランジスタＴ４のソース電極領域に電気的に接続される。第１の電源信号線ＶＤＤ１は、第２の絶縁層における少なくとも１つのビア（たとえば、ビア３８３２ａ）を介して、基準導電層０３３０における第３のコンデンサＣ２の第１電極ＣＣ１ａに電気的に接続される。第１の電源信号線ＶＤＤ１は、さらに、第２の絶縁層における少なくとも１つのビア（たとえば、ビア３８３１ａ）を介して、補助金属層０３５０における第２の電源信号線ＶＤＤ２に電気的に接続される。

たとえば、図２ｅおよび２ｇに示されたように、ソース・ドレイン金属層０３４０は、接続部３４１ａと、接続部３４２ａと、接続部３４３ａと、をさらに含む。接続部３４１ａの一端は、ゲート電極絶縁層、第１の層間絶縁層、および、第２の層間絶縁層における少なくとも１つのビア（たとえば、ビア３８４ａ）を介して、アクティブ半導体層０３１０における対応する閾値補償トランジスタＴ３のドレイン電極領域に電気的に接続される。接続部３４１ａの他の端は、第１の層間絶縁層および第２の層間絶縁層における少なくとも１つのビア（たとえば、ビア３８５ａ）を介して、ゲート導電層０３２０における駆動トランジスタＴ１のゲート電極（すなわち、第３のコンデンサＣ２の第２電極ＣＣ２ａ）に電気的に接続される。接続部３４２ａの一端は、第２の絶縁層における１つのビア（たとえば、ビア３８６ａ）を介して、第１のリセット電源信号線Iｎｉｔ１ａ／第２のリセット電源信号線Iｎｉｔ２ａに電気的に接続され、接続部３４２ａの他の端は、ゲート電極絶縁層、第１の層間絶縁層、および、第２の層間絶縁層における少なくとも１つのビア（たとえば、ビア３８７ａ）を介して、アクティブ半導体層０３１０における第２のリセットトランジスタＴ７のドレイン電極領域に電気的に接続される。接続部３４３ａは、ゲート電極絶縁層、第１の層間絶縁層、および、第２の層間絶縁層における少なくとも１つのビア（たとえば、ビア３８８ａ）を介して、アクティブ半導体層０３１０における第２の発光制御トランジスタＴ５のドレイン電極領域に電気的に接続される。

たとえば、図２ｆ及び２ｇに示されたように、補助金属層０３５０は、接続部３５１ａをさらに含む。接続部３５１ａは、第３の層間絶縁層を貫通するビア（たとえば、ビア３８５ｂ）を介して、接続部３４３ａに電気的に接続される。

たとえば、図２ｂ～図２ｇに示されたように、第２方向Ｆ２において、第１の走査信号線Ｇａ１ａ、第２の走査信号線Ｇａ２ａ、第１のリセット制御信号線Ｒｓｔ１ａ、第２のリセット制御信号線Ｒｓｔ２ａ、第１のリセット電源信号線Iｎｉｔ１ａ、第２のリセット電源信号線Iｎｉｔ２ａは、いずれも駆動トランジスタＴ１のゲート電極の第１側に位置し、第１の発光制御信号線ＥＭ１ａ、第２の発光制御信号線ＥＭ２ａは、いずれも駆動トランジスタＴ１の第２側に位置する。

たとえば、第１の走査信号線Ｇａ１ａ、第２の走査信号線Ｇａ２ａ、第１のリセット制御信号線Ｒｓｔ１ａ、第２のリセット制御信号線Ｒｓｔ２ａ、第１の発光制御信号線ＥＭ１ａ、第２の発光制御信号線ＥＭ２ａ、第１のリセット電源信号線Iｎｉｔ１ａ、第２のリセット電源信号線Iｎｉｔ２ａは、いずれも第１の方向Ｆ１に沿って延びており、データ線Ｖｄは、第２方向Ｆ２に沿って延びている。

たとえば、第１の電源信号線ＶＤＤ１は、第２方向Ｆ２に沿って延びており、第２の電源信号線ＶＤＤ２は、第２方向Ｆ２に沿って延びている。つまり、表示基板の全体において、第１の電源信号線ＶＤＤ１と第２の電源信号線ＶＤＤ２とが電気的に接続されるため、第１の電源端ＶＤＤの信号線の抵抗が小さくなり、電圧降下が少なくなるため、さらに、第１の電源端ＶＤＤによって提供される電源電圧の安定性を向上させることができる。

たとえば、第１の走査信号線Ｇａ１ａ、第２の走査信号線Ｇａ２ａ、第１のリセット制御信号線Ｒｓｔ１ａ、第２のリセット制御信号線Ｒｓｔ２ａ、第１の発光制御信号線ＥＭ１ａ、第２の発光制御信号線ＥＭ２ａは、同一層に位置しており、第１のリセット電源信号線Iｎｉｔ１ａ、第２のリセット電源信号線Iｎｉｔ２ａ、第２の電源信号線ＶＤＤ２ａは、同一層に位置している。第１の電源信号線ＶＤＤ１、データ線Ｖｄは、同一層に位置している。

なお、各画素駆動回路における、画素駆動回路、第１の発光制御回路、第２の発光制御回路、データ書込回路、記憶回路、および、閾値補償回路、リセット回路などの位置配置関係は、図２ｂ～図２ｇに示した例に限定されず、実用の需要に従って、画素駆動回路、第１の発光制御回路、第２の発光制御回路、データ書込回路、記憶回路、閾値補償回路、および、リセット回路の位置を、具体的に設置することができる。

図３ａ～図８ｃに示されたように、本開示の実施例によって提供されるエレクトロルミネセント表示パネルは、複数の重複ユニット００１を含んでもよく、各重複ユニット００１は、複数のサブ画素を含み、各サブ画素は、基板１００の上に位置する第１の導電層２００と、第１の導電層２００の上に位置する第１の絶縁層３００と、第１の絶縁層３００の上に位置する陽極４００と、を含んでもよい。第１の絶縁層３００は、第１のビア３１０を含み、第１のビア３１０は、第１の導電層２００の一部を露出させる。陽極４００は、互いに電気的に接続された主体部分４１０と補助部分４２０とを含み、補助部分４２０は、第１のビア３１０を介して第１の導電層２００に電気的に接続される。ここで、少なくとも１つのサブ画素において、基板１００への主体部分４１０の正投影と基板１００への第１のビア３１０の正投影とは重ならない。そして、少なくとも１つのサブ画素において、主体部分４１０の、第１の方向Ｆ１のサイズは、第２方向Ｆ２のサイズよりも大きく、且つ、少なくとも１つのサブ画素において、第１のビア３１０と主体部分４１０とは、第２方向Ｆ２に沿って配置され、ここで、第１の方向Ｆ１と第２方向Ｆ２とは異なるものである。

本開示の実施例によって提供されるエレクトロルミネセント表示パネルによると、互いに電気的に接続された主体部分と補助部分とを含むように陽極をさせ、補助部分が第１のビアを介して第１の導電層に電気的に接続されるようにすることによって、陽極が第１の導電層を介して画素駆動回路と互いに電気的に接続されるようにする。そして、少なくとも１つのサブ画素において、主体部分の第１の方向におけるサイズは第２方向におけるサイズよりも大きく、且つ、少なくとも１つのサブ画素において、第１のビアと主体部分とが第２方向に沿って配置され、ここで、第１の方向と第２方向とは異なるものである。少なくとも１つのサブ画素において、基板への主体部分の正投影と基板への第１のビアの正投影とは重ならないので、当該サブ画素における陽極の主体部分が第１のビアの深さの影響を受けないように、当該サブ画素における第１のビアを回避することができ、これにより、陽極の主体部分において凹みが生じることを避けて、第１のビアによって陽極が平らでない状況を避け、さらに、表示パネルのカラーキャスト現象を改善する。

具体的に実施する時、第１のビアと主体部分とは、第２方向に沿って配置され、たとえば、前記第１のビアと前記主体部分とが第２方向に平行している１つの直線に投影されば、前記第１のビアの投影と前記主体部分との投影が不完全に重複され、たとえば第１のビアの投影と前記主体部分との投影が重ならないか、または、ただ一部が重なってもよいし、あるいは、前記第１のビアと前記主体部分とが第１の方向に平行している１つの直線に投影されば、第１のビアの投影が前記主体部分の投影内に完全に収まれてもよい。具体的に実施する時、第１のビアと主体部分とは、第２方向に沿って配置され、たとえば、前記主体部分は第１の方向にほぼ平行している第１の辺を有し、前記第１のビアは前記主体部分の第１の辺に対して前記主体部分から離れる側に位置してもよい。具体的に実施する時、第１のビアと主体部分とは第２方向に沿って配置され、たとえば、前記第１のビアの中心と前記主体部分における任意の一つの点を結ぶ１つの仮想線と、第２方向との夾角が９０°よりも小さいであってもよいし、さらに、６０°よりも小さいであってもよいし、またさらに、４５°よりも小さいであってもよい。

具体的に実施する時、本開示の実施例において、図３ａ～図８ｃに示されたように、同一のサブ画素における主体部分と補助部分は一体構造である。たとえば、ワンタイムパターニングプロセスによって、同一のサブ画素における主体部分と補助部分とが形成される。

具体的に実施する時、本開示の実施例において、図３ａ～図８ｃに示されたように、第１の導電層２００は、互いに間隔して設置された第１の電源線２１０と第１の接続線２２０とを含んでもよく、ここで、各サブ画素において、補助部分４２０は、第１のビア３１０を介して第１の接続線２２０に電気的に接続される。例示的に、第１の導電層２００は、たとえば上記の補助金属層０３５０である。ここで、第１の電源線２１０は、たとえば上記の第２の電源信号線ＶＤＤ２であり、第１の接続線２２０は、たとえば上記の接続部３５１ａである。また、ビアとの対応関係はここで繰り返して説明しない。

具体的に実施する時、本開示の実施例において、図３ａ～図８ｃに示されたように、エレクトロルミネセント表示パネルは、第１の導電層２００と基板１００との間に位置する第２の導電層６００と、第２の導電層６００と第１の導電層２００との間に位置する第２の絶縁層５００と、をさらに含んでもよい。第２の導電層６００は、間隔して設置された第２の電源線６１０と第２の接続線６２０とを有する。第２の絶縁層５００は、第２の接続線６２０を露出させる第２のビア５２０と、第２の電源線６１０の一部を露出させる第３のビア６３０と、を有する。そして、第１の電源線２１０は、第３のビア５３０を介して第２の電源線６１０と互いに電気的に接続されることにより、抵抗を低減する効果を奏する。第１の接続線２２０は、第２のビア５２０を介して第２の接続線６２０と互いに電気的に接続され、第２の接続線６２０は、画素駆動回路におけるトランジスタのドレイン電極に電気的に接続されることにより、信号の伝送を実現する。例示的に、第２の導電層６００は、たとえば上記のソース・ドレイン金属層０３４０である。第２の電源線６１０は、たとえば上記の第１の電源信号線ＶＤＤ１であり、第２の接続線６２０は、たとえば上記の接続部３４３ａである。そして、その中、ビアと絶縁層および他の層との対応関係は、上記のアクティブ半導体層０３１０、ゲート導電層０３２０、および、基準導電層０３３０の実施例を参照することができ、ここでは繰り返して説明しない。

具体的に実施する時、本開示の実施例において、図３ａ～図８ｃに示されたように、互いに電気的に接続された第１の接続線２２０と第２の接続線６２０とについて、基板１００への第１の接続線２２０の正投影と、基板１００への第２の接続線６２０の正投影とは、少なくとも一部が重なる。オプションとして、基板１００への第１の接続線２２０の正投影と、基板１００への第２の接続線６２０の正投影とは、重なる。オプションとして、基板１００への第１の接続線２２０の正投影と、基板１００への第２の接続線６２０の正投影とは一部が重なる。このようにして、互いに電気的に接続する効果を向上させることができる。

具体的に実施する時、本開示の実施例において、図３ａ～図８ｃに示されたように、基板１００への第１の電源線２１０の正投影と、基板１００への第２の電源線６１０の正投影とは少なくとも一部が重なる。オプションとして、基板１００への第１の電源線２１０の正投影と、基板１００への第２の電源線６１０の正投影とは重なる。オプションとして、基板１００への第１の電源線２１０の正投影と、基板１００への第２の電源線６１０の正投影とは一部が重なる。このようにして、互いに電気的に接続する効果を向上させることができる。

具体的に実施する時、本開示の実施例において、図３ａに示されたように、第３のビア５３０は、基板１００にアレイで分布される。例示的に、複数の第３のビア５３０は、第１の方向Ｆ１及び第２方向Ｆ２に沿って均一に配列される。例示的に、第１の電源線２１０は、駆動電圧を伝送する電源線として構成されてもよい。このようにして、第２の電源線６１０も、駆動電圧を伝送する電源線として構成されてもよい。これにより、伝送する駆動電圧に対する負荷の悪影響を抑制することができる。さらに、具体的に実施する時、第２の導電層６００は、第２の電源線６１０および第２の接続線６２０とそれぞれ間隔して設置されたデータ線及びブリッジング線とをさらに有する。当該ブリッジング線は、画素駆動回路における一部のトランジスタのゲート電極、ソース電極、ドレイン電極のうちの２つを電気的に接続させるように配置される。当該データ線は、データ信号を伝送するように配置され、そして、データ線およびブリッジング線の設置方式は、関連技術における設置方式と基本的に同じであってもよく、ここでは繰り返して説明しない。

具体的に実施する時、本開示の実施例において、図６ａに示されたように、各サブ画素は、陽極４００において基板１００から離れる側に位置する画素限定層８０と、陽極４００において基板１００から離れる側に位置する発光層５０と、発光層５０に対して陽極の反対側に位置する陰極６０と、をさらに含んでもよい。ここで、画素限定層８０は、陽極４００の主体部分４１０の少なくとも一部の領域を露出させる開口を有し、発光層５０は、開口内に位置し、且つ、開口に露出される主体部分４１０の領域に接触し、開口内の発光層５０が存在する領域は、発光するために利用され、これにより、開口によって有効発光領域９０を限定することができる。つまり、画素限定層８０の開口と陽極４００の主体部分４１０とが重なる部分の領域は、各サブ画素の有効発光領域９０である。例示的に、第３色サブ画素０３０における画素限定層８０の開口と陽極４００の主体部分４１３とが重なる部分の領域は、第３色サブ画素０３０の有効発光領域９０-０３０である。第１色サブ画素０１０における画素限定層８０の開口と陽極４００の主体部分４１１とが重なる部分の領域は、第１色サブ画素０１０の有効発光領域９０-０１０である。第２色サブ画素０２１における画素限定層８０の開口と陽極４００の主体部分４１２１とが重なる部分の領域は、第２色サブ画素０２１の有効発光領域９０-０２１である。第２色サブ画素０２２における画素限定層８０の開口と陽極４００の主体部分４１２２とが重なる部分の領域は、第２色サブ画素０２２の有効発光領域９０-０２２である。

なお、本開示の実施例において、それぞれの発光層は、エレクトロルミネセント層自体と、エレクトロルミネセント層の両側に位置する他の共通層とを含んでもよく、たとえば、正孔注入層、正孔伝送層、電子注入層、電子伝送層などを含んでもよいが、本開示の図面では発光層におけるエレクトロルミネセント層のみが示され、他の共通層が示されていない。例示的に、エレクトロルミネセント層の材料は、有機エレクトロルミネセント材料を含んでもよく、このようにして、エレクトロルミネセント表示パネルをＯＬＥＤ表示パネルとすることができる。あるいは、エレクトロルミネセント層の材料は、量子ドットエレクトロルミネセント材料を含んでもよく、このようにして、エレクトロルミネセント表示パネルを、量子ドット発光ダイオード（Ｑｕａｎｔｕｍ Ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ、ＱＬＥＤ）表示パネルとすることができる。

具体的に実施する時、本開示の実施例において、図３ａおよび図４に示されたように、同一のサブ画素において、基板１００への第１のビア３１０の正投影と基板１００への第２のビア５２０の正投影とは重ならない。このようにして、ビアが深すぎることで陽極が第２の接続線に電気的に接続されない問題を避けることができる。

例示的に、具体的に実施する時、本開示の実施例において、図３ａ、図３ｂ、及び図５ａに示されたように、第１の電源線２１０は、第１の方向Ｆ１に沿って配列され、且つ、第２方向Ｆ２に沿って延びている複数のサブ電源線２１１を含んでもよい。ここで、第１の方向Ｆ１と第２方向Ｆ２とは異なるものである。例示的に、第１の方向Ｆ１は、第２方向Ｆ２に垂直である。例示的に、第１の方向Ｆ１は、表示パネルの行方向、すなわちゲート線が伸びる方向であってもよく、第２方向Ｆ２は、表示パネル列方向、すなわちデータ線が延びている方向であってもよい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図３ｃおよび図５ｂに示されたように、第１の電源線２１０は、第１の方向Ｆ１に沿って配列され、且つ、第２方向Ｆ２に沿って延びている複数のサブ電源線２１１と、各々のサブ電源線２１１を電気的に接続する導線２１２とを含んでもよい。このようにして、第１の電源線２１０の抵抗をさらに低減することができる。例示的に、第１の方向Ｆ１は、第２方向Ｆ２に垂直である。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図３ｃおよび図５ｂに示されたように、サブ電源線２１１と導線２１２によってほぼグリッド構成が形成され、それぞれのグリッドの内部には、１つの第１の接続線２２０が設置されており、且つ、第１の接続線２２０は、サブ電源線２１１とも、導線２１２とも、間隔がある。

一般的に、表示分野において、１つの画素は、通常に、それぞれ単一の色（たとえば、赤、緑、または、青）を表示させる複数のサブ画素を含み、異なる色のサブ画素の比率を制御することによって、異なる色の表示を実現するので、上記のサブ画素は単一の色のサブ画素であることができる。具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、複数の重複ユニット００１の夫々は、第２方向Ｆ２に沿って配列された１つの第１色サブ画素０１０と、１つの第２色サブ画素対０２０と、１つの第３色サブ画素０３０と、を含んでもよい。ここで、第２色サブ画素対０２０は、第１の方向Ｆ１に沿って配列された２つの第２色サブ画素０２１、０２２を含んでもよい。ここで、第１色サブ画素０１０は、第１色の光を発光するように構成され、第２色サブ画素０２１、０２２は、第２色の光を発光するように構成され、第３色サブ画素は、第３色の光を発光するように構成される。いくつかの例において、第１色、第２色、および、第３色は、赤、緑、および、青の中から選択してもよい。たとえば、第１色は赤であり、第２色は緑であり、第３色は青である。したがって、当該重複ユニット００１は、赤サブ画素、緑サブ画素、および、青サブ画素が配列される構成である。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。上記の第１色、第２色、および、第３色は、他の色であってもよい。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、複数の重複ユニット００１は、第２方向Ｆ２に沿って配列されて重複ユニットグループを形成し、重複ユニットグループは、第１の方向Ｆ１に沿って配列され、且つ、隣接する２つの重複ユニットグループにおける重複ユニット００１が位置をずらして配列される。例示的に、隣接する２つの重複ユニットグループにおける重複ユニット００１は、重複ユニット００１のサイズの１／２だけずれる。なお、１つの上記の重複ユニット００１のサイズは、第２方向Ｆ２において隣接する２つの重複ユニット００１における同一の色サブ画素の中心の間の距離であってもよい。たとえば、１つの上記の重複ユニット００１のサイズは、第２方向Ｆ２において隣接する２つの重複ユニット００１における第１色サブ画素０１０の中心の間の距離であってもよい。

あるいは、たとえば、隣接する重複ユニットグループにおける重複ユニットは、第２方向において互いにずれている、つまり、隣接する重複ユニットグループにおける隣接する重複ユニットは、第２方向においてある程度のオフセット量を持つ。したがって、隣接する重複ユニットグループにおける同一の色のサブ画素は、第２方向において整列されていない。いくつかの例において、隣接する重複ユニットグループにおける同一の色サブ画素の第２方向のオフセット量は、重複ユニットの第２方向のサイズの半分であってもよい。たとえば、重複ユニットの第２方向のサイズは、重複ユニットの第２方向のピッチであってもよい。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第２色サブ画素対０２０は、第１方向Ｆ１に沿って配列された２つの第２色サブ画素０２１、０２２を含んでもよい。ＦＭＭ（Ｆｉｎｅ Ｍｅｔａｌ Ｍａｓｋ）蒸着プロセスによって発光層を製造する場合、それぞれの第２色サブ画素対０２０における２つの第２色サブ画素０２１、０２２の発光層を接続し、ＦＭＭにおける１つの蒸着穴によって、各第２色サブ画素対０２０における２つの第２色サブ画素０２１、０２２の発光層を形成してもよい。第２色が緑である場合、緑のサブ画素の発光層を製造するプロセスの難易度をある程度低減することができる。

また、図面での各サブ画素の主体部分の形状は、２つの線分によって形成される厳密な角度を含むが、いくつかの実施例において、各サブ画素の有効発光領域の形状は、いずれも丸みを帯びた図形であってもよい。つまり、上記の様々な図形の形状をもとにして、各サブ画素の有効発光領域の角が面取りされる。たとえば、マスクを介して発光層を蒸着する場合、発光層における角の部分は、自然に丸みを帯びた形状に形成されることがある。

いくつかの例において、図３ａ～図４に示されたように、第１色サブ画素０１０および第３色サブ画素０３０の主体部分の形状は、いずれも六角形であってもよく、当該六角形における３対の反対側の辺対はいずれも平行している。各第２色サブ画素０２１、０２２の主体部分の形状は、五角形であってもよく、当該五角形は、直交せず交差する２つの辺と、平行する反対側の辺対と、当該平行している反対側の辺対に垂直する１つの垂直辺とを含み、直交せず交差する２つの辺は平行する辺対同士を接続する。ここで、各第２色サブ画素対０２０における第２色サブ画素０２１、０２２の垂直辺は、隣接して設置される。

いくつかの例において、図３ａ～図４に示されたように、第１色サブ画素０１０の主体部分における平行する比較的に長い反対側の辺対、および、第３色サブ画素０３０の主体部分における平行する比較的に長い反対側の辺対は、それぞれ、第２色サブ画素０２１、０２２の主体部分における平行する反対側の辺対に平行している。さらに、例示的に、第１色サブ画素０１０の有効発光領域９０-０１０における平行する比較的に長い反対側の辺対、および、第３色サブ画素０３０の有効発光領域９０-０３０における平行する比較的に長い反対側の辺対は、それぞれ、第２色サブ画素０２１、０２２の有効発光領域９０-０２１、９０-０２２における平行する反対側の辺対に平行している。

いくつかの例において、図３ａ～図４に示されたように、第１色サブ画素０１０の面積は、１つの第２色サブ画素０２０の面積よりも大きく、第３色サブ画素０３０の面積は、１つの第２色サブ画素０２０の面積よりも大きい。たとえば、第１色サブ画素０１０の有効発光領域９０-０１０の面積は、１つの第２色サブ画素０２０の有効発光領域９０-０２１、９０-０２２の面積よりも大きく、第３色サブ画素０３０の有効発光領域９０-０３０の面積は、１つの第２色サブ画素０２０の有効発光領域９０-０２１、９０-０２２の面積よりも大きい。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第１方向Ｆ１において隣接する２つの重複ユニットの第２方向Ｆ２のずれ距離は、第１色サブ画素０１０の最大のスパン、第２色サブ画素０２１の最大のスパン、第２色サブ画素０２２の最大のスパン、および、第３色サブ画素０３０の最大のスパンのうちの１つまたはそれらの合計よりも大きい。たとえば、第１方向Ｆ１において隣接する２つの重複ユニットの第２方向Ｆ２のずれ距離は、第１色サブ画素０１０の有効発光領域９０-０１０の最大のスパンｄ０１０、第２色サブ画素０２１の有効発光領域９０-０２１の最大のスパンｄ０２０、第２色サブ画素０２２の有効発光領域９０-０２２の最大のスパンｄ０２０、および、第３色サブ画素０３０の有効発光領域９０-０３０の最大のスパンｄ０３０のうちの１つまたはそれらの合計よりも大きい。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、１つの重複ユニット００１において、第２色サブ画素対０２０における第２色サブ画素０２１と第２色サブ画素０２２との第１方向Ｆ１の最も遠い距離は、第１色サブ画素０１０における任意の２つの点同士の第１方向Ｆ１の最も遠い距離よりも大きい。たとえば、１つの重複ユニット００１において、第２色サブ画素対０２０における第２色サブ画素０２１の有効発光領域９０-０２１と第２色サブ画素０２２の有効発光領域９０-０２２との第１方向Ｆ１の最も遠い距離は、第１色サブ画素０１０の有効発光領域９０-０１０における任意の２つの点同士の第１方向Ｆ１の最も遠い距離よりも大きい。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、１つの重複ユニット００１において、第２色サブ画素対０２０における第２色サブ画素０２１と第２色サブ画素０２２との第１方向Ｆ１の最も遠い距離は、第３色サブ画素０３０における任意の２つの点同士の第１方向Ｆ１の最も遠い距離よりも大きい。たとえば、１つの重複ユニット００１において、第２色サブ画素対０２０における第２色サブ画素０２１の有効発光領域９０-０２１と第２色サブ画素０２２の有効発光領域９０-０２２との第１方向Ｆ１の最も遠い距離は、第３色サブ画素０３０の有効発光領域９０-０３０における任意の２つの点同士の第１方向Ｆ１の最も遠い距離よりも大きい。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第１色サブ画素に隣接するサブ画素は、第１色サブ画素を含まなく、第２色サブ画素対に隣接するサブ画素は、第２色サブ画素を含まなく、第３色サブ画素に隣接するサブ画素は、第３色サブ画素を含まない。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第１方向Ｆ１および第２方向Ｆ２において、２つの第１色サブ画素０１０は、第１色サブ画素以外の他のサブ画素によって分割され、２つの第３色サブ画素０３０は、第３色サブ画素以外の他のサブ画素によって分割され、２つの第２色サブ画素対は、第２色サブ画素以外の他のサブ画素によって分割される。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第１方向Ｆ１において隣接する２つの重複ユニットは、１つの重複グループとして配列される。例示的に、同一の重複グループにおいて、１つの重複ユニットにおける第２色サブ画素対は、もう１つの重複ユニットにおける１つの第１色サブ画素と１つの第３色サブ画素との第２方向Ｆ２の最大のスパンの間に位置する。たとえば、同一の重複グループにおいて、１つの重複ユニットにおける第２色サブ画素対の有効発光領域は、もう１つの重複ユニットにおける１つの第１色サブ画素の有効発光領域と１つの第３色サブ画素の有効発光領域の第２方向Ｆ２の最大のスパンの間に位置する。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第１方向Ｆ１において隣接する２つの重複ユニットは、１つの重複グループとして配列される。例示的に、同一の重複グループにおいて、１つの重複ユニットにおける第１色サブ画素は、もう１つの重複ユニットにおける１つの第２色サブ画素対と１つの第３色サブ画素との第２方向Ｆ２の最大のスパンの間に位置する。たとえば、同一の重複グループにおいて、１つの重複ユニットにおける第１色サブ画素の有効発光領域は、もう１つの重複ユニットにおける１つの第２色サブ画素対の有効発光領域と１つの第３色サブ画素の有効発光領域との第２方向Ｆ２の最大のスパンの間に位置する。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第１方向Ｆ１において隣接する２つの重複ユニットは、１つの重複グループとして配列される。例示的に、同一の重複グループにおいて、１つの重複ユニットにおける第３色サブ画素は、もう１つの重複ユニットにおける１つの第２色サブ画素対と１つの第１色サブ画素との第２方向Ｆ２の最大のスパンの間に位置する。たとえば、同一の重複グループにおいて、１つの重複ユニットにおける第３色サブ画素の有効発光領域は、もう１つの重複ユニットにおける１つの第２色サブ画素対の有効発光領域と１つの第１色サブ画素の有効発光領域との第２方向Ｆ２の最大のスパンの間に位置する。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、同一の重複ユニット００１において、同一の第２色サブ画素対０２０における２つの第２色サブ画素０２１、０２２の第１方向Ｆ１の最小距離は、１つの第１色サブ画素０１０の第１方向の最大のスパンよりも小さい。たとえば、同一の重複ユニット００１において、同一の第２色サブ画素対０２０における第２色サブ画素０２１の有効発光領域９０-０２１と第２色サブ画素０２２の有効発光領域９０-０２２との第１方向Ｆ１の最小距離は、１つの第１色サブ画素０１０の有効発光領域９０-０１０の第１方向Ｆ１の最大のスパンｄ０１０よりも小さい。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、同一の重複ユニット００１において、同一の第２色サブ画素対０２０における２つの第２色サブ画素０２１、０２２の第１方向Ｆ１の最小距離は、１つの第３色サブ画素０３０の第１方向Ｆ１の最大のスパンよりも小さい。たとえば、同一の重複ユニット００１において、同一の第２色サブ画素対０２０における第２色サブ画素０２１の有効発光領域９０-０２１と第２色サブ画素０２２の有効発光領域９０-０２２との第１方向Ｆ１の最小距離は、１つの第３色サブ画素０３０の有効発光領域９０-０３０の第１方向Ｆ１の最大のスパンｄ０３０よりも小さい。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、奇数列の重複ユニットグループにおける重複ユニットにおけるサブ画素の配列方式は同一であり、偶数列の重複ユニットグループにおける重複ユニットにおけるサブ画素の配列方式は同一である。たとえば、基板の表示領域のへり部分以外、各重複ユニットにおける２つの緑サブ画素の中心の接続線は、隣接する重複ユニットグループにおける隣接する赤サブ画素と青サブ画素の夫々の中心の間に位置する。また、上記の２つの緑サブ画素の縁部は、上記の隣接する赤サブ画素および青サブ画素の外側縁部の内側に位置し、ここでの外側縁部とは、２つのサブ画素における第１方向Ｆ１に互いに離れる縁部を指す。つまり、第１方向Ｆ１において、１つの緑サブ画素対が第１方向において延びる範囲は、上記隣接する赤サブ画素と青サブ画素が第１方向において延びる範囲よりも大きくない。また、本開示の実施例において、特に説明がない限り、サブ画素の「中心」とは、サブ画素（たとえば、第１色サブ画素、第２色サブ画素、または、第３色サブ画素）の形状の幾何学的な中心を指す。

なお、サブ画素の配列構成を設計する時、サブ画素は一般的に六角形、五角形、台形または他の形状などの規則的な形状で設計される。設計する時、サブ画素の中心は、上記の規則的な形状の幾何学的な中心であってもよい。しかしながら、実際の製造プロセスにおいて、形成されたサブ画素の形状は、一般的に、設計された上記の規則的な形状とある程度の偏差があることになる。たとえば、上記の規則的な形状の各々の角は、丸コーナに変換される可能性もあり、したがって、サブ画素の形状は、丸みを帯びた図形であってもよい。なお、実際に製造されたサブ画素の形状は、設計された形状に対して他の変化がある可能性もある。たとえば、六角形に設計されたサブ画素の形状が、実際の製造においてほぼ楕円形になる可能性もある。したがって、サブ画素の中心も、製造して形成されたサブ画素の不規則的な形状の厳密な幾何学的な中心でない可能性もある。本開示の実施例において、サブ画素の中心は、サブ画素の形状の幾何学的な中心からある程度のオフセット量を有してもよい。サブ画素の中心とは、サブ画素の幾何学的な中心からサブ画素の縁部の各点までの放射線分における特定の点によって囲まれる領域内の任意の点を指し、当該放射線分における特定の点は、当該幾何学的な中心から当該放射線分の長さの１／３離れたところに位置する。当該サブ画素中心の定義は、規則的な形状のサブ画素形状の中心に適用され、不規則的な形状のサブ画素の中心にも適用される。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、隣接する３つの重複ユニットグループごとにおいて、当該３つの隣接する列は、行方向（すなわち、第１方向Ｆ１）に沿って第１列、第２列、および、第３列を順次に含み、第２列における第２色サブ画素０２０対における２つの第２色サブ画素０２１、０２２の中心の行方向の最小距離は、第１列における第１色サブ画素０１０の中心と第３列における第１色サブ画素０１０の中心との行方向の最小距離よりも小さい。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第１色サブ画素０１０における第２方向Ｆ２の辺と、第３色サブ画素０３０における第２方向Ｆ２の辺は、平行に並べている。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、各重複ユニット００１において、第１色サブ画素０１０、第２色サブ画素対０２０、および、第３色サブ画素０３０の配列順序は同一である。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第１色サブ画素０１０の主体部分４１１の第２方向Ｆ２のサイズは、第３色サブ画素０３０の主体部分４１３の第２方向Ｆ２のサイズよりも小さい。そして、第１色サブ画素０１０の主体部分４１１の第１方向Ｆ１のサイズは、第３色サブ画素０３０の主体部分４１３の第１方向Ｆ１のサイズよりも大きい。例示的に、第３色サブ画素０３０の主体部分４１３の第２方向Ｆ２のサイズは、第３色サブ画素０３０の主体部分４１３の第１方向Ｆ１のサイズよりも小さく、そして、第１色サブ画素０１０の主体部分４１１の第２方向Ｆ２のサイズは、第１色サブ画素０１０の主体部分４１１の第１方向Ｆ１のサイズよりも小さい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されなく、上記の各サイズの間の関係は、他の形態であってもよい。

具体的に実施する時、本開示の実施例において、図３ａ～図８ｃに示されたように、各サブ画素は、第１の導電層２００の基板１００に面する側に位置する画素駆動回路をさらに含み、ここで、各サブ画素における画素駆動回路はアレイで分布される。なお、画素駆動回路の各層の構成は、図２ａ～図２ｇに示した構成を参照することができ、ここでは繰り返して説明しない。

具体的に実施する時、本開示の実施例において、図２ｇおよび図３ｂに示されたように、第３色サブ画素０３０における画素駆動回路、１番目の第２色サブ画素０２１における画素駆動回路、第１色サブ画素０１０における画素駆動回路、および、２番目の第２色サブ画素０２２における画素駆動回路は、第１方向Ｆ１に沿って順次に配置される。当然ながら、本開示は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図２ｇおよび図３ｂに示されたように、各画素駆動回路における各層パターンが存在する領域の第２方向Ｆ２のサイズは、第１方向のサイズよりも大きい。当然ながら、本開示は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図２ｇおよび図３ｂに示されたように、第１色サブ画素０１０の主体部分４１１の延在方向Ｓ１と第１色サブ画素０１０の画素駆動回路が存在する領域の長さ方向Ｓ２との間には、第１の夾角θ１があり、ここで、第１の夾角θ１は、４５度ないし１６５度の間にある。例示的に、θ１は、ほぼ９０度であってもよく、つまり、第１色サブ画素０１０の主体部分４１１の延在方向Ｓ１（たとえば、第１色サブ画素０１０の主体部分４１１の延在方向、第１方向Ｆ１であってもよい）は、第１色サブ画素０１０の画素駆動回路が存在する領域の長さ方向（たとえば、第１色サブ画素０１０の画素駆動回路が存在する領域の長さ方向は、第２方向Ｆ２であってもよい）にほぼ垂直である。当然ながら、θ１は、ほぼ４５度ないし１３５度の間にあってもよいし、７５度と１１５度との間にあってもよいし、または、５０度、８０度、１００度、１２０度、１４０度であってもよい。本開示は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図２ｇおよび図３ｂに示されたように、第３色サブ画素０３０の主体部分４１３の延在方向Ｓ３と第３色サブ画素０１０の画素駆動回路が存在する領域の長さ方向Ｓ２との間には、第２の夾角θ２があり、ここで、第２の夾角θ２は、４５度ないし１６５度の間にある。例示的に、θ２は、ほぼ９０度であってもよく、つまり、第３色サブ画素０３０の主体部分４１３の延在方向Ｓ１（たとえば、第３色サブ画素０３０の主体部分４１１の延在方向は、第１方向Ｆ１）は、第３色サブ画素０１０の画素駆動回路が存在する領域の長さ方向Ｓ２（たとえば、第３色サブ画素０１０の画素駆動回路が存在する領域の長さ方向は、第２方向Ｆ２）にほぼ垂直である。当然ながら、θ２は、ほぼ４５度、７５度、１１５度、１３５度であってもよい。本開示は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図２ｇおよび図３ｂに示されたように、第２色サブ画素対０２０の延在方向Ｓ４と第２色サブ画素対０２０の画素駆動回路が存在する領域の長さ方向Ｓ２との間には、第３の夾角θ３があり、ここで、第３の夾角θ３は、４５度ないし１６５度の間にある。例示的に、θ３は、ほぼ９０度であってもよく、つまり、第２色サブ画素対０２０の延在方向Ｓ４（たとえば、第２色サブ画素対０２０の延在方向は、第１方向Ｆ１）は、第２色サブ画素対０２０の画素駆動回路が存在する領域の長さ方向Ｓ２（たとえば、第２色サブ画素対０２０の画素駆動回路が存在する領域の長さ方向は、第２方向Ｆ２）にほぼ垂直である。当然ながら、θ３は、ほぼ４５度ないし１３５度の間にあってもよいし、７５度ないし１１５度の間にあってもよいし、または、５０度、８０度、１００度、１２０度、１４０度であってもよい。本開示は、これらを含むが、これらに限定されない。

具体的に実施する時、たとえば、１つのサブ画素の画素駆動回路の各々の層のパターンを含むように１つの矩形領域を限定し、たとえば、図２ｇの点線枠に示されたように、基板上にマトリックス状に配列するように各々のサブ画素の画素駆動回路の矩形領域を限定すると、当該矩形領域の長辺方向は第１色サブ画素の主体部分の延在方向にほぼ垂直である。

具体的に実施する時、たとえば、１つのサブ画素の画素駆動回路の各々の層のパターンを含むように１つの矩形領域を限定し、たとえば、図２ｇの点線枠に示されたように、基板上にマトリックス状に配列するように各々のサブ画素の画素駆動回路の矩形領域を限定すると、当該矩形領域の長辺方向は第３色サブ画素の主体部分の延在方向にほぼ垂直である。

具体的に実施する時、本開示の実施例において、図２ａ～図６ｃに示されたように、第３色サブ画素０３０において、基板１００への主体部分４１３の正投影と画素駆動回路における駆動トランジスタとは重ならなく、基板１００への主体部分４１３の正投影と、基板１００への、画素駆動回路に隣接する次の行の画素駆動回路に電気的に接続されたリセット制御信号線（すなわち、次の行の第１のリセット制御信号線Ｒｓｔ１ａまたは第２のリセット制御信号線Ｒｓｔ２ａ）およびリセット電源信号線（すなわち、次の行の第１のリセット電源信号線Iｎｉｔ１ａまたは第２のリセット電源信号線Iｎｉｔ２ａ）の正投影とは重なるし、基板１００への主体部分４１３の正投影と基板１００への２つのデータ線Ｖｄの正投影とは重なるし、基板１００への主体部分４１３の正投影と基板１００への２つの第２の電源線６１０の正投影とは重なる。例示的に、正投影が主体部分４１３と重なる、データ線Ｖｄと電源線６１０とは交互に配列される。当然ながら、本開示は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図３ａ～図５ｂに示されたように、第３色サブ画素０３０において、基板１００への主体部分４１３の正投影は、基板１００への２つのサブ電源線２１１の正投影を覆う。そして、基板１００への主体部分４１３の正投影と重なる２つのサブ電源線２１１は、主体部分４１３の中心の両側で平行に設置される。例示的に、基板１００への主体部分４１３の正投影と重なる２つのサブ電源線２１１の正投影は、主体部分４１３の正投影を通過する。

具体的に実施する時、本開示の実施例において、図３ａ～図５ｂに示されたように、第１色サブ画素０１０において、基板１００への主体部分４１１の正投影は、基板１００への２つのサブ電源線２１１の正投影を覆う。そして、基板１００への主体部分４１１の正投影と重なる２つのサブ電源線２１１は、主体部分４１１の中心の両側で平行に設置される。例示的に、基板１００への主体部分４１１の正投影と重なる２つのサブ電源線２１１の正投影は、主体部分４１１の正投影を通過する。

具体的に実施する時、本開示の実施例において、図３ａ～図６ｃに示されたように、第１色サブ画素０１０において、基板１００への主体部分４１１の正投影と画素駆動回路における駆動トランジスタとは重なるし、基板１００への主体部分４１１の正投影と、基板１００への画素駆動回路に電気的に接続された発光制御信号線（第１の発光制御信号線ＥＭ１ａまたは第２の発光制御信号線ＥＭ２ａ）の正投影とは重なるし、基板１００への主体部分４１１の正投影と基板１００への２つのデータ線Ｖｄの正投影とは重なるし、基板１００への主体部分４１１の正投影と基板１００への２つの第２の電源線６１０の正投影とは重なる。当然ながら、本開示は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図３ｃおよび図５ｂに示されたように、第２色サブ画素において、基板への主体部分の正投影と、基板への１つのサブ電源線およびサブ電源線に電気的に接続された導線の正投影とは少なくとも一部が重なる。例示的に、図３ｃおよび図５ｂに示されたように、第２色サブ画素対０２０は、１番目の第２色サブ画素０２１と２番目の第２色サブ画素０２２とを含んでもよい。ここで、１番目の第２色サブ画素０２１において、基板１００への主体部分４１２１の正投影と、基板１００への１つのサブ電源線２１１およびサブ電源線２１１に電気的に接続された導線２１２の正投影とは一部が重なる。例示的に、基板１００への主体部分４１２１の正投影と重なるサブ電源線２１１および導線２１２は、十字状の設置方式を利用してもよい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。上記の基板１００への主体部分４１２１の正投影と重なるサブ電源線２１１および導線２１２は、他の形態に設置されてもよい。

具体的に実施する時、本開示の実施例において、図３ｂ、図５ｂ、及び図６ｃに示されたように、１番目の第２色サブ画素０２１において、基板１００への主体部分４１２１の正投影と画素駆動回路における駆動トランジスタとは重なりがないし、基板１００への主体部分４１２１の正投影と、基板への画素駆動回路に隣接する次の行の画素駆動回路に電気的に接続されたリセット制御信号線（すなわち、次の行の第１のリセット制御信号線Ｒｓｔ１ａまたは第２のリセット制御信号線Ｒｓｔ２ａ）および走査信号線（すなわち、次の行の第１の走査信号線Ｇａ１ａまたは第２の走査信号線Ｇａ２ａ）の正投影とは重なる。当然ながら、本開示は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図３ｂ、図５ｂ、及び図６ｃに示されたように、２番目の第２色サブ画素０２２において、基板１００への主体部分４１２２の正投影と画素駆動回路における駆動トランジスタとは重なりがないし、基板１００への主体部分４１２２の正投影と、基板１００への画素駆動回路に隣接する次の行の画素駆動回路に電気的に接続されたリセット制御信号線（すなわち、次の行の第１のリセット制御信号線Ｒｓｔ１ａまたは第２のリセット制御信号線Ｒｓｔ２ａ）及び走査信号線（すなわち、次の行の第１の走査信号線Ｇａ１ａまたは第２の走査信号線Ｇａ２ａ）の正投影とは重なる。当然ながら、本開示は、これらを含むが、これらに限定されない。

例示的に、図３ｃおよび図５ｂに示されたように、２番目の第２色サブ画素０２２において、基板１００への主体部分４１２２の正投影と、基板１００への１つのサブ電源線２１１およびサブ電源線２１１に電気的に接続された導線２１２の正投影とは、一部が重なる。例示的に、基板１００への主体部分４１２２の正投影と重なるサブ電源線２１１および導線２１２は、十字状の設置方式を利用してもよい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。上記基板１００への主体部分４１２２の正投影と重なるサブ電源線２１１および導線２１２は、他の形態に設置されてもよい。

具体的に実施する時、本開示の実施例において、図３ｃおよび図５ｂに示されたように、サブ電源線２１１と導線２１２は互いに電気的に接続されて、第１の電源線２１０がグリッド状の構成に形成される。例示的に、導線２１２は、基板１００にアレイで配置される。たとえば、図３ｃおよび図５ｂに示されたように、同一の重複ユニットグループにおける隣接する第３色サブ画素０３０および第１色サブ画素０１０について、当該第３色サブ画素０３０における主体部分４１３と第１色サブ画素０１０における主体部分４１１との間に、１つの導線２１２が設置される。第２色サブ画素対０２０における主体部分４１２１および主体部分４１２２によって覆われる導線２１２は、第１方向Ｆ１に沿って、同一の直線に延びる。

具体的に実施する時、本開示の実施例において、図３ａ～図６ｃに示されたように、各第３色サブ画素０３０において、主体部分４１３と補助部分４２３は、互いに電気的に接続され、補助部分４２３は第１のビア３１０を介して第１の接続線２２３と互いに電気的に接続され、第１の接続線２２３は第２のビア５２０を介して第２の接続線６２３と互いに電気的に接続され、第２の接続線６２３は画素駆動回路におけるトランジスタのドレイン電極に電気的に接続されて、画素駆動回路によって生成された電気信号を陽極４００に入力し、また、対応する電圧を陰極６０に印加することによって、発光層５０を発光させるように駆動する。

具体的に実施する時、本開示の実施例において、図３ａ～図４、図６ａ、及び図６ｃに示されたように、各第３色サブ画素０３０において、基板１００への主体部分４１３の正投影と、基板１００への第１のビア３１０の正投影とは重ならない。このようにして、各第３色サブ画素０３０における主体部分４１３が第１のビア３１０の影響を受けないようにすることができて、第１のビア３１０によって主体部分４１３が平らでない状況の発生を避け、これにより、表示パネルのカラーキャスト現象を改善することができる。

一般的に、第１のビア３１０と第２のビア５２０との間の距離は、遠すぎたり近すぎたりしてはならなく、具体的に実施する時、本開示の実施例において、各第３色サブ画素０３０において、第２方向Ｆ２に沿って、第１のビア３１０と第２のビア５２０との間の距離Ｗにおける最小値は、１ミクロン～２ミクロンの範囲に収束されることができる。ここで、第１のビア３１０と第２のビア５２０との間の距離Ｗにおける最小値がであってもよい。第１のビア３１０と第２のビア５２０との間の距離Ｗにおける最小値がであってもよく、第１のビア３１０と第２のビア５２０との間の距離Ｗにおける最小値がであってもよい。当然ながら、実際の応用において、第１のビア３１０と第２のビア５２０との間の距離Ｗは、実際の応用の環境に応じて設計して確定すればよく、ここでは限定しない。

オプションとして、第１の絶縁層は、平坦層として構成されてもよく、これにより、第１の絶縁層に位置する主体部分が比較的に高い平坦度を有するようにする。

具体的に実施する時、本開示の実施例において、図３ａ～図４、図６ａ、及び図６ｃに示されたように、第３色サブ画素０３０において、基板１００への主体部分４１３の正投影と基板１００への第２のビア５２０の正投影とは、少なくとも一部が重なる。たとえば、基板１００への主体部分４１３の正投影は、基板１００への第２のビア５２０の正投影を覆われる。第２のビア５２０が第２の絶縁層５００に位置するため、第２の絶縁層５００と主体部分４１３との間には、第１の絶縁層３００および第１の導電層２００が存在し、したがって、主体部分４１３に対する第２のビア５２０の影響が比較的に小さくなり、無視されることもできる。

具体的に実施する時、本開示の実施例において、図３ｂおよび図６ｃに示されたように、第３色サブ画素０３０において、第１のビア３１０は、第２のビア５２０よりも画素駆動回路における駆動トランジスタに接近して設置される。当然ながら、本開示は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図３ｂに示されたように、各サブ画素は、第４のビア７１０をさらに含む。オプションとして、第４のビア７１０は、第１方向Ｆ１に沿って１つの直線に配列され、且つ、同一の直線に位置する、隣接する２つの第４のビア７１０の間の間隔は、ほぼ同じである。ここで、第４のビア７１０は、ビア３８８ａであってもよい。

具体的に実施する時、本開示の実施例において、図３ｂおよび図６ｃに示されたように、第３色サブ画素０３０において、基板１００への第４のビア７１０の正投影と基板１００への第２のビア５２０の正投影とは重なる。当然ながら、本開示は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図３ｂ～図８ｃに示されたように、第３色サブ画素０３０において、基板１００への第１のビア３１０の正投影と、基板１００への駆動回路に電気的に接続された発光制御信号線（すなわち、本行の第１の発光制御信号線ＥＭ１ａまたは第２の発光制御信号線ＥＭ２ａ）の正投影とは重なるし、且つ、基板１００への第２のビア５２０の正投影と、基板１００への駆動回路に電気的に接続された発光制御信号線（すなわち、本行の第１の発光制御信号線ＥＭ１ａまたは第２の発光制御信号線ＥＭ２ａ）の正投影とは、重ならないし、基板１００への第４のビア７１０の正投影と、基板１００への駆動回路に電気的に接続された発光制御信号線（本行の第１の発光制御信号線ＥＭ１ａまたは第２の発光制御信号線ＥＭ２ａ）の正投影とは重ならない。

具体的に実施する時、本開示の実施例において、図３ａおよび図６ｂに示されたように、第３色サブ画素０３０において、基板１００への主体部分４１３の正投影と基板１００への２つの第３のビア５３０の正投影とは、少なくとも一部が重なる。たとえば、第３色サブ画素０３０において、基板１００への主体部分４１３の正投影と基板１００への２つの第３のビア５３０の正投影とは、一部が重なる。

具体的に実施する時、本開示の実施例において、図３ａ、図３ｃ、及び図６ｂに示されたように、第３色サブ画素０３０において、第１のビア３１０は、基板１００への主体部分４１３の正投影と重なる２つの第３のビア５３０の中心線ＬＺ１の一側に接近して設置され、また、第２のビア５２０は、基板１００への主体部分４１３の正投影と重なる２つの第３のビア５３０の中心線ＬＺ１の他の側に接近して設置される。このようにして、第３色サブ画素０３０における第１のビア３１０と第２のビア５２０とは、距離が比較的に近いように設置されることができる。なお、中心線ＬＺ１は、第１方向Ｆ１に平行している。また、中心線ＬＺ１は、この２つの第３のビア５３０の中心を通過する線であり、実際に存在する線ではなく、仮想的なものである。

なお、本開示の実施例において、基板が位置する平面に平行している平面において、ビアの断面は、たとえば、長方形、正多角形（正方形、正五角形、正六角形等）、円形、楕円形などの規則的な図形であってもよいし、このとき、ビアの中心とは、当該規則的な図形の幾何学的中心を指してもよい。当然ながら、基板が位置する平面に平行している平面において、ビアの断面は、不規則的な図形であってもよいし、このとき、ビアの中心とは当該不規則的な図形の同等の幾何学的中心を指してもよい。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第３色サブ画素０３０において、主体部分４１３は、軸対称図形であってもよく、第１のビア３１０は、第２方向Ｆ２に沿う主体部分４１３の対称軸に位置してもよい。例示的に、第３色サブ画素０３０における主体部分４１３は、第２方向Ｆ２に沿う第１の対称軸を有してもよく、第３色サブ画素０３０における第１のビア３１０は、第１の対称軸に対してほぼ軸対称に設置され、例示的に、第３色サブ画素０３０における主体部分４１３の形状は、ほぼ六角形または楕円形であり、六角形の長対称軸または楕円形の長軸は、第１方向Ｆ１にほぼ平行され、六角形の短対称軸または楕円形の短軸は、第２方向Ｆ２にほぼ平行され、六角形の短対称軸または楕円形の短軸を第１の対称軸とすることができる。例示的に、第３色サブ画素０３０における第１のビア３１０を、第１の対称軸に対してほぼ軸対称に設置してもよいし、第３色サブ画素０３０における第１のビア３１０を、第１の対称軸に対してほぼ軸対称に設置することでなく、ただ第１の対称軸と交差するように設置してもよい。当然ながら、実際の応用において、実際の応用の環境に応じて、第３色サブ画素０３０における第１のビア３１０の実施形態を設計して確定すればよく、ここでは限定しない。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第３色サブ画素０３０において、第２のビア５２０は、第２方向Ｆ２に沿う主体部分４１３の対称軸に位置してもよい。例示的に、第３色サブ画素０３０における第２のビア５２０は、第１の対称軸に対してほぼ軸対称に設置される。例示的に、第３色サブ画素０３０における第２のビア５２０を、第１の対称軸に対してほぼ軸対称に設置してもよいし、第３色サブ画素０３０における第２のビア５２０を第１の対称軸に対してほぼ軸対称に設置することでなく、ただ第１の対称軸と交差するように設置してもよい。当然ながら、実際の応用において、実際の応用の環境に応じて、第３色サブ画素０３０における第２のビア５２０の実施形態を設計して確定すればよく、ここでは限定しない。

具体的に実施する時、本開示の実施例において、図３ａ～図３ｃ、図６ｃ、及び図７ａに示されたように、各第１色サブ画素０１０において、主体部分４１１と補助部分４２１とは互いに電気的に接続され、補助部分４２１は、第１のビア３１０を介して第１の接続線２２１と互いに電気的に接続され、第１の接続線２２１は、第２のビア５２０を介して第２の接続線６２１と互いに電気的に接続され、第２の接続線６２１と画素駆動回路におけるトランジスタのドレイン電極と電気的に接続されることによって、画素駆動回路によって生成された電気信号を陽極４００に入力し、また、対応する電圧を陰極６０に印加することによって、発光層５０を発光させるように駆動する。

具体的に実施する時、本開示の実施例において、図３ａ～図４、図６ｃ、及び図７ａに示されたように、各第１色サブ画素０１０において、基板１００への主体部分４１１の正投影と基板１００への第１のビア３１０の正投影とは重ならない。このようにして、各第１色サブ画素０１０における主体部分４１１が第１のビア３１０の影響を受けないようにすることができ、第１のビアによって主体部分４１１が平らでない状況の発生を避け、これにより、表示パネルのカラーキャスト現象を改善することができる。

具体的に実施する時、本開示の実施例において、図３ａ～図４、及び、図６ｃ～図７ａに示されたように、第１色サブ画素０１０において、基板１００への主体部分４１１の正投影と基板１００への第２のビア５２０の正投影とは、少なくとも一部が重なる。例示的に、基板１００への主体部分４１１の正投影は、基板１００への第２のビア５２０の正投影を覆う。第２のビア５２０が第２の絶縁層５００に位置するため、第２の絶縁層５００と主体部分４１１との間には、第１の絶縁層３００及び第１の導電層２００が存在し、したがって、主体部分４１１に対する第２のビア５２０の影響が比較的に小さく、無視してもよい。

具体的に実施する時、本開示の実施例において、図３ｂに示されたように、第１色サブ画素０１０において、第１のビア３１０は、第２のビア５２０よりも画素駆動回路における駆動トランジスタから離れて設置される。当然ながら、本開示は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図３ｂおよび図６ｃに示されたように、第１色サブ画素０１０において、基板１００への第４のビア７１０の正投影と基板１００への第１のビア３１０の正投影とは重なる。当然ながら、本開示は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図３ｂおよび図６ｃに示されたように、第１色サブ画素０１０において、基板１００への第１のビア３１０の正投影と、基板１００への駆動回路に電気的に接続された発光制御信号線（すなわち、本行の第１の発光制御信号線ＥＭ１ａまたは第２の発光制御信号線ＥＭ２ａ）の正投影とは、重ならないし、且つ、基板への第２のビアの正投影と、基板への駆動回路に電気的に接続された発光制御信号線（すなわち、本行の第１の発光制御信号線ＥＭ１ａまたは第２の発光制御信号線ＥＭ２ａ）の正投影とは重なるし、基板１００への第４のビア７１０の正投影と、基板１００への駆動回路に電気的に接続された発光制御信号線（すなわち、本行の第１の発光制御信号線ＥＭ１ａまたは第２の発光制御信号線ＥＭ２ａ）の正投影とは重ならない。当然ながら、本開示は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図３ａ～図４、図６ｃ、及び図７ｂに示されたように、第１色サブ画素０１０において、基板１００への主体部分４１１の正投影と基板１００への２つの第３のビア５３０の正投影とは、少なくとも一部が重なる。例示的に、第１色サブ画素０１０において、基板１００への主体部分４１１の正投影と基板１００への２つの第３のビア５３０の正投影とは、一部が重なる。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第１色サブ画素０１０において、第１のビア３１０は、正投影が重なる２つの第３のビア５３０の中心線ＬＺ２の一側に接近して設置され、また、第２のビア５２０は、正投影が重なる２つの第３のビア５３０の中心線ＬＺ２の他の側に接近して設置される。このようにして、第１色サブ画素０１０における第１のビア３１０と第２のビア５２０は、距離が比較的に近いように設置されることができる。なお、中心線ＬＺ２は、第１方向Ｆ１に平行している。また、中心線ＬＺ２は、この２つの第３のビア５３０の中心を通過する線であり、実際に存在する線ではなく、仮想的なものである。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第１色サブ画素０１０において、主体部分４１１は、軸対称図形であってもよく、第１のビア３１０は、第２方向Ｆ２に沿う主体部分４１１の対称軸に位置する。例示的に、第１色サブ画素０１０における主体部分４１１は、第２方向Ｆ２に沿う第２の対称軸を有してもよい。例示的に、第１色サブ画素０１０における主体部分４１１の形状は、ほぼ六角形または楕円形であり、六角形の長対称軸または楕円形の長軸は、第１方向Ｆ１にほぼ平行され、六角形の短対称軸または楕円形の短軸は、第２方向Ｆ２にほぼ平行され、六角形の短対称軸または楕円形の短軸を第２の対称軸とすることができる。例示的に、第１色サブ画素０１０における第１のビア３１０を第２の対称軸に対してほぼ呈軸対称に設置してもよいし、第１色サブ画素０１０における第１のビア３１０を第１の対称軸に対してほぼ軸対称に設置することでなく、ただ第１の対称軸と交差するように設置してもよい。当然ながら、実際の応用において、実際の応用の環境に応じて、第１色サブ画素０１０における第１のビア３１０の実施形態を設計して確定すればよく、ここでは限定しない。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第１色サブ画素０１０において、第２のビア５２０は、第２方向Ｆ２に沿う主体部分４１１の対称軸に位置する。例示的に、第１色サブ画素０１０における第２のビア５２０を、第２の対称軸に対してほぼ呈軸対称に設置してもよいし、第１色サブ画素０１０における第２のビア５２０を第２の対称軸に対してほぼ軸対称に設置することでなく、ただ第１の対称軸と交差するように設置してもよい。当然ながら、実際の応用において、実際の応用の環境に応じて、第１色サブ画素０１０における第２のビア５２０の実施形態を設計して確定すればよく、ここでは限定しない。

具体的に実施する時、本開示の実施例において、図３ａ～図４、図８ａ、及び図８ｃに示されたように、各１番目の第２色サブ画素０２１において、主体部分４１２１は、補助部分４２２１と互いに電気的に接続され、補助部分４２２１は、第１のビア３１０を介して第１の接続線２２２１と互いに電気的に接続され、第１の接続線２２２１は、第２のビア５２０を介して第２の接続線６２２１と互いに電気的に接続され、第２の接続線６２２１は、画素駆動回路におけるトランジスタのドレイン電極に電気的に接続されることによって、画素駆動回路によって生成された電気信号を陽極４００に入力し、また、対応する電圧を陰極６０に印加することによって、発光層５０を発光させるように駆動する。

具体的に実施する時、本開示の実施例において、図３ａ～図４、図８ｂ、及び図８ｃに示されたように、各２番目の第２色サブ画素０２２において、主体部分４１２２は、補助部分４２２２と互いに電気的に接続され、補助部分４２２２は、第１のビア３１０を介して第１の接続線２２２２と互いに電気的に接続され、第１の接続線２２２２は、第２のビア５２０を介して第２の接続線６２２２と互いに電気的に接続され、第２の接続線６２２２は、画素駆動回路におけるトランジスタのドレイン電極に電気的に接続されることによって、画素駆動回路によって生成された電気信号を陽極４００に入力し、そして、対応する電圧を陰極６０に印加することによって、発光層５０を発光させるように駆動する。

オプションとして、図３ａ～図４、及び、図８ａ～図８ｃに示されたように、各第２色サブ画素において、基板への主体部分の正投影と基板への第１のビアの正投影とは重ならない。例示的に、図３ａ～図４、図８ａ、及び図８ｃに示されたように、１番目の第２色サブ画素０２１において、基板１００への主体部分４１２１の正投影と基板１００への第１のビア３１０の正投影とは重ならない。このようにして、各１番目の第２色サブ画素０２１における主体部分４１２１が第１のビア３１０の影響を受けないようにすることができ、第１のビア３１０によって主体部分４１２１が平らでない状況の発生を避け、これにより、表示パネルのカラーキャスト現象を改善することができる。

例示的に、図３ａ～図４、図８ａ、及び図８ｃに示されたように、２番目の第２色サブ画素０２１において、基板１００への主体部分４１２２の正投影と基板１００への第１のビア３１０の正投影とは重ならない。このようにして、各２番目の第２色サブ画素０２２における主体部分４１２２が第１のビア３１０の影響を受けないようにすることができ、第１のビア３１０によって主体部分４１２２が平らでない状況の発生を避け、これにより、表示パネルのカラーキャスト現象を改善することができる。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第２色サブ画素対０２０は、１番目の第２色サブ画素０２１と２番目の第２色サブ画素０２２とを含み、ここで、同一の重複ユニット００１において、１番目の第２色サブ画素０２１の第１のビア３１０は、当該１番目の第２色サブ画素０２１における第３色サブ画素０３０から離れる側に位置する。また、同一の重複ユニット００１において、２番目の第２色サブ画素０２２の第１のビア３１０は、当該２番目の第２色サブ画素０２２における第３色サブ画素０３０から離れる側に位置する。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、同一の重複ユニット００１における第１色サブ画素０１０と１番目の第２色サブ画素０２１、および、上記の同一の重複ユニット００１における第１色サブ画素０１０および１番目の第２色サブ画素０２１のいずれにも最も近い第３色サブ画素０３０について、１番目の第２色サブ画素０２１の第１のビア３１０は、当該第１色サブ画素０１０と当該第３色サブ画素０３０との間の隙間内に位置する。また、同一の重複ユニット００１における第１色サブ画素０１０と２番目の第２色サブ画素０２２、および、上記の同一の重複ユニット００１における第１色サブ画素０１０および２番目の第２色サブ画素０２２のいずれにも最も近い第３色サブ画素０３０について、当該２番目の第２色サブ画素０２２の第１のビア３１０は、当該第１色サブ画素０１０と当該第３色サブ画素０３０との間の隙間内に位置する。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、同一の重複ユニット００１における第１色サブ画素０１０と１番目の第２色サブ画素０２１、および、同一の重複ユニット００１における第１色サブ画素０１０および１番目の第２色サブ画素０２１のいずれにも最も近い第３色サブ画素０３０について、１番目の第２色サブ画素０２１の第２のビア５２０は、当該第１色サブ画素０１０と当該第３色サブ画素０３０との間の隙間内に位置する。そして、同一の重複ユニット００１における第１色サブ画素０１０と２番目の第２色サブ画素０２２、および、同一の重複ユニット００１における第１色サブ画素０１０および２番目の第２色サブ画素０２２のいずれにも最も近い第３色サブ画素０３０について、２番目の第２色サブ画素０２２の第２のビア５２０は、第１色サブ画素０１０と第３色サブ画素０３０との間の隙間内に位置する。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、同種の色サブ画素における第１のビア３１０は、当該色サブ画素の同一側に位置する。例示的に、第１色サブ画素０１０の第１のビア３１０は、自身が位置する第１色サブ画素０１０の同一側に位置する。第２色サブ画素０２１、０２２の第１のビア３１０は、自身が位置する第２色サブ画素０２１、０２２の同一側に位置する。第３色サブ画素０３０の第１のビア３１０は、自身が位置する第３色サブ画素０３０の同一側に位置する。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、同一の重複ユニット００１において、１番目の第２色サブ画素０２１の第１のビア３１０及び第２のビア５２０は、第１色サブ画素０１０の一側に接近して設置され、２番目の第２色サブ画素０２２の第１のビア３１０および第２のビア５２０は、第１色サブ画素０１０の他の側に接近して設置される。すなわち、１番目の第２色サブ画素０２１の第１のビア３１０および２番目の第２色サブ画素０２２の第１のビア３１０は、それぞれ、第１色サブ画素０１０の両側に位置する。１番目の第２色サブ画素０２１の第２のビア５２０および２番目の第２色サブ画素０２２の第２のビア５２０は、それぞれ、第１色サブ画素０１０の両側に位置する。例示的に、同一の重複ユニット００１において、１番目の第２色サブ画素０２１の第１のビア３１０および第２のビア５２０は、当該重複ユニット００１における第１色サブ画素０１０における主体部分４１１と、当該主体部分４１１の左側に隣接する第３色サブ画素０３０における主体部分４１３との間に設置してもよい。そして、同一の重複ユニット００１において、２番目の第２色サブ画素０２２の第１のビア３１０および第２のビア５２０は、当該重複ユニット００１における第１色サブ画素０１０における主体部分４１１と、当該主体部分４１１の右側に隣接する第３色サブ画素０３０における主体部分４１３との間に設置してもよい。

オプションとして、具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、１番目の第２色サブ画素０２１において、第２のビア５２０を、第１のビア３１０における主体部分４１２１から離れる側に位置させてもよい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

オプションとして、具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、１番目の第２色サブ画素０２１において、第１のビア３１０および第２のビア５２０を、第２方向Ｆ２に沿って同一の直線上に配列してもよい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

オプションとして、具体的に実施する時、本開示の実施例において、図３ｂに示されたように、１番目の第２色サブ画素０２１において、第１のビア３１０は、第２のビア５２０よりも画素駆動回路における駆動トランジスタから離れて設置される。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

オプションとして、具体的に実施する時、本開示の実施例において、図３ｂおよび図８ｃに示されたように、１番目の第２色サブ画素０２１において、基板１００への第４のビア７１０の正投影と基板１００への第１のビア３１０の正投影とは重なる。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

オプションとして、具体的に実施する時、本開示の実施例において、図３ｂおよび図８ｃに示されたように、１番目の第２色サブ画素０２１において、基板１００への第１のビア３１０の正投影と、基板１００への駆動回路に電気的に接続された発光制御信号線（すなわち、本行の第１の発光制御信号線ＥＭ１ａまたは第２の発光制御信号線ＥＭ２ａ）の正投影とは重ならないし、且つ、基板１００への第２のビア５２０の正投影と、基板１００への駆動回路に電気的に接続された発光制御信号線（すなわち、本行の第１の発光制御信号線ＥＭ１ａまたは第２の発光制御信号線ＥＭ２ａ）の正投影とは重なるし、基板１００への第４のビア７１０の正投影と、基板１００への駆動回路に電気的に接続された発光制御信号線（すなわち、本行の第１の発光制御信号線ＥＭ１ａまたは第２の発光制御信号線ＥＭ２ａ）の正投影とは重ならない。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

オプションとして、具体的に実施する時、本開示の実施例において、図３ａ～図４、図８ｂ、及び図８ｃに示されたように、２番目の第２色サブ画素０２２において、第２のビア５２０を、第１のビア３１０における主体部分４１２２から離れる側に位置させてもよい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

オプションとして、具体的に実施する時、本開示の実施例において、図３ａ～図４、図８ｂ、及び図８ｃに示されたように、２番目の第２色サブ画素０２２において、第１のビア３１０および第２のビア５２０を、第２方向Ｆ２に沿って同一の直線に配列させてもよい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

オプションとして、具体的に実施する時、本開示の実施例において、図３ｂに示されたように、２番目の第２色サブ画素０２２において、第１のビア３１０は、第２のビア５２０よりも画素駆動回路における駆動トランジスタから離れて設置される。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

オプションとして、具体的に実施する時、本開示の実施例において、図３ｂおよび図８ｃに示されたように、２番目の第２色サブ画素０２２において、基板１００への第４のビア７１０の正投影と基板１００への第１のビア３１０の正投影とは重なる。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

オプションとして、具体的に実施する時、本開示の実施例において、図３ｂおよび図８ｃに示されたように、２番目の第２色サブ画素０２２において、基板１００への第１のビア３１０の正投影と、基板１００への駆動回路に電気的に接続された発光制御信号線（すなわち、本行の第１の発光制御信号線ＥＭ１ａまたは第２の発光制御信号線ＥＭ２ａ）の正投影とは重ならないし、且つ、基板１００への第２のビア５２０の正投影と、基板１００への駆動回路に電気的に接続された発光制御信号線（すなわち、本行の第１の発光制御信号線ＥＭ１ａまたは第２の発光制御信号線ＥＭ２ａ）の正投影とは重なるし、基板１００への第４のビア７１０の正投影と、基板１００への駆動回路に電気的に接続された発光制御信号線（すなわち、本行の第１の発光制御信号線ＥＭ１ａまたは第２の発光制御信号線ＥＭ２ａ）の正投影とは重ならない。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

オプションとして、具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、同一の重複ユニット００１において、第２色サブ画素対０２０における１番目の第２色サブ画素０２１の第１のビア３１０、第１色サブ画素０１０の第１のビア３１０、および、２番目の第２色サブ画素０２２の第１のビア３１０は、第１方向Ｆ１に沿って、同一の第１のサブ折れ線Ｚ１に順に配列される。例示的に、第２列の重複ユニットグループの１つの重複ユニット００１において、第２色サブ画素対０２０における１番目の第２色サブ画素０２１の第１のビア３１０、第１色サブ画素０１０の第１のビア３１０、および、２番目の第２色サブ画素０２２の第１のビア３１０について、これら３つの第１のビア３１０を、第１方向Ｆ１の矢印が指す方向に沿って、第１のサブ折れ線Ｚ１に順に配列してもよく、したがって、これら３つの第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することができる。

オプションとして、具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、１つの重複ユニットグループにおける第１色サブ画素０１０、および、隣接する重複ユニットグループにおける第１色サブ画素０１０に最も近い第３色サブ画素０３０について、第１色サブ画素０１０の第１のビア３１０および第３色サブ画素０３０の第１のビア３１０は、第３の方向に沿って、同一の第２のサブ折れ線Ｚ２に配列され、ここで、第３の方向と第１方向とは、垂直せず交差する。

オプションとして、具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、折れ線は、第１のサブ折れ線Ｚ１と第２のサブ折れ線Ｚ２とを含んでもよく、異なる列における隣接する２つの重複ユニット００１において、１番目の重複ユニットにおける第３色サブ画素０３０の第１のビア３１０と２番目の重複ユニットにおける１番目の第２色サブ画素０２１の第１のビア３１０、第１色サブ画素０１０の第１のビア３１０、および、２番目の第２色サブ画素０２２の第１のビア３１０は、この順に当該折れ線に配列される。つまり、異なる列における隣接する２つの重複ユニット００１において、１番目の重複ユニットにおける第３色サブ画素０３０の第１のビア３１０と２番目の重複ユニットにおける１番目の第２色サブ画素０２１の第１のビア３１０、第１色サブ画素０１０の第１のビア３１０、および、２番目の第２色サブ画素０２２の第１のビア３１０は、重複配列される。このようにしても、これら第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することできる。

オプションとして、具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、同一の重複ユニット００１における第３色サブ画素０３０の第１のビア３１０、および、第１色サブ画素０１０の第１のビア３１０は、第２方向Ｆ２に沿って、同一の直線に配列される。このようにしても、これら３つの第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することできる。

オプションとして、具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、異なる列に位置し、且つ、隣接する２つの重複ユニット００１において、１つの重複ユニット００１における１番目の第２色サブ画素０２１の第１のビア３１０、および、もう１つの重複ユニット００１における２番目の第２色サブ画素０２２の第１のビア３１０は、第２方向Ｆ２に沿って、同一の直線に配列される。このようにしても、これら第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することできる。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、奇数列の重複ユニットグループにおける第３色サブ画素０３０の第２のビア５２０と偶数列の重複ユニットグループにおける第１色サブ画素０１０の第１のビア３１０、１番目の第２色サブ画素０２１の第１のビア３１０、および、２番目の第２色サブ画素０２２の第１のビア３１０は、第１方向Ｆ１に沿って、同一の直線に配列される。例示的に、第１列及び第３列の重複ユニットグループにおける第３色サブ画素０３０の第２のビア５２０、第２列の重複ユニットグループにおける第１色サブ画素０１０の第１のビア３１０、１番目の第２色サブ画素０２１の第１のビア３１０、および、２番目の第２色サブ画素０２２の第１のビア３１０は、第１方向Ｆ１に沿って、同一の直線に配列される。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、奇数類の重複ユニットグループにおいて、同一行の重複ユニット００１における第１色サブ画素０１０の第１のビア３１０、第２色サブ画素対０２０における１番目の第２色サブ画素０２１の第１のビア３１０、および、２番目の第２色サブ画素０２２の第１のビア３１０は、第１方向Ｆ１に沿って、同一の直線に配列される。このようにしても、表示パネルにおけるこれら３つの第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することできる。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、奇数類の重複ユニットグループにおいて、同一行の重複ユニット００１における第３色サブ画素０３０の第１のビア３１０は、第１方向Ｆ１に沿って、同一の直線に配列される。このようにしても、表示パネルにおけるこれら３つの第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することできる。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、偶数類の重複ユニットグループにおいて、同一行の重複ユニット００１における第１色サブ画素０１０の第１のビア３１０、第２色サブ画素対０２０における１番目の第２色サブ画素０２１の第１のビア３１０、および、２番目の第２色サブ画素０２２の第１のビア３１０は、第１方向Ｆ１に沿って、同一の直線上配列される。このようにしても、表示パネルにおけるこれら３つの第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することできる。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、偶数類の重複ユニットグループにおいて、同一行の重複ユニット００１における第３色サブ画素０３０の第１のビア３１０は、第１方向Ｆ１に沿って、同一の直線に配列される。このようにしても、表示パネルにおけるこれら３つの第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することできる。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第１方向Ｆ１に沿って隣接する２つの第１のビア３１０の間の間隔は、ほぼ同じであってもよい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第２方向Ｆ２に沿って隣接する２つの第１のビア３１０の間の間隔は、ほぼ同じであってもよい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第１方向Ｆ１に沿って隣接する２つの第２のビア５２０との間の間隔は、ほぼ同じであってもよい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

具体的に実施する時、本開示の実施例において、図３ａ～図４に示されたように、第２方向Ｆ２に沿って隣接する２つの第２のビア５２０との間の間隔は、ほぼ同じであってもよい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

本開示の実施例は、同一の発明構想に基づいて、他のいくつかのエレクトロルミネセント表示パネルをさらに提供し、図９ａ～図１５に示されたように、上記の実施例における一部の実施形態を変形した。以下、本実施例と上記の実施例の相違点のみを説明し、同様のところについて、ここでは繰り返して説明しない。

具体的に実施する時、本開示の実施例において、図９ａ～図１５に示されたように、複数の重複ユニット００１を含んでもよく、各重複ユニット００１は、複数のサブ画素を含み、各サブ画素は、基板１００の上に位置する第１の導電層２００と、第１の導電層２００の上に位置する第１の絶縁層３００と、第１の絶縁層３００上に位置する陽極４００と、を含んでもよい。第１の絶縁層３００は、第１のビア３１０を含み、第１のビア３１０は、第１の導電層２００の一部を露出させる。陽極４００は、互いに電気的に接続された主体部分４１０と補助部分４２０とを含み、補助部分４２０は、第１のビア３１０を介して第１の導電層２００に電気的に接続される。ここで、少なくとも１つのサブ画素において、基板１００への主体部分４１０の正投影と基板１００への第１のビア３１０の正投影とは重ならない。また、少なくとも１つのサブ画素において、主体部分４１０の第１方向Ｆ１のサイズは、第２方向Ｆ２のサイズよりも大きく、且つ、少なくとも１つのサブ画素において、第１のビア３１０と主体部分４１０は、第２方向Ｆ２に配置され、ここで、第１方向Ｆ１と第２方向Ｆ２とは異なる。

本開示の実施例によって提供されるエレクトロルミネセント表示パネルによると、互いに電気的に接続された主体部分と補助部分とを含むように陽極をさせ、補助部分が第１のビアを介して第１の導電層に電気的に接続されるようにすることによって、陽極が第１の導電層を介して画素駆動回路と互いに電気的に接続されるようにする。そして、少なくとも１つのサブ画素において、基板への主体部分の正投影と基板への第１のビアの正投影とが重ならないので、当該サブ画素における陽極の主体部分が第１のビアの深さの影響を受けないように、当該サブ画素における第１のビアを回避することができ、これにより、陽極の主体部分において凹みが生じることを避けて、第１のビアによって陽極が平らでない状況の発生を避け、さらに、表示パネルのカラーキャスト現象を改善する。

具体的に実施する時、本開示の実施例において、図９ａ、図９ｂ、図１１、及び図１２に示されたように、第１の導電層２００は、互いに間隔して設置された第１の電源線２１０と、第１の接続線２２０と、データ線２３０とを含んでもよい。ここで、各サブ画素において、補助部分４２０は、第１のビア３１０を介して第１の接続線２２０に電気的に接続される。第１の接続線２２０は、画素駆動回路におけるトランジスタのドレイン電極に電気的に接続されることによって、信号の伝送を実現する。なお、上述はただ第３色サブ画素０３０を例として説明したものであり、他のサブ画素の設置はこれに準じて類推すればよく、ここでは繰り返して説明しない。

さらに、具体的に実施する時、本開示の実施例において、図９ａ、図９ｂ、図１１、及び図１２に示されたように、第１の導電層２００は、第１の電源線２１０、第１の接続線２２０、および、データ線２３０とそれぞれ間隔して設置されたブリッジング線２４０をさらに含んでもよい。当該ブリッジング線は、画素駆動回路における一部のトランジスタのゲート電極、ソース電極、および、ドレイン電極のうちの２つの電極を電気的に接続するように配置される。また、ブリッジング線の設置形態は、関連技術における設置形態と基本的に同じであればよく、ここでは繰り返して説明しない。

例示的に、第１の導電層２００は、たとえば、上記のソース・ドレイン金属層０３４０であってもよい。第１の電源線２１０は、たとえば、上記の第１の電源信号線ＶＤＤ１であってもよく、データ線２３０は、たとえば、上記のデータ線Ｖｄであってもよく、第１の接続線２２０は、たとえば、上記の接続部３４３ａであってもよく、ブリッジング線２４０は、たとえば、上記の接続部３４１ａ、３４２ａにおける少なくとも１つであってもよい。つまり、本実施例は、上記の実施例と比較すると、補助金属層０３５０を設置しておらず、ここで、ビアと絶縁層および他の層の対応関係は、上記のアクティブ半導体層０３１０、ゲート導電層０３２０、および、基準導電層０３３０の実施を参照すればよく、ここでは繰り返して説明しない。

具体的に実施する時、本開示の実施例において、図１２に示されたように、各サブ画素は、陽極４００において基板１００から離れる側に位置する画素限定層８０と、陽極４００において基板１００から離れる側に位置する発光層５０と、発光層５０に対して陽極の反対側に位置する陰極６０とをさらに含んでもよい。ここで、画素限定層８０は、開口を有し、且つ、開口は、陽極４００の主体部分４１０の少なくとも一部の領域を露出させ、発光層５０は開口内に位置してもよく、且つ、開口に露出された主体部分４１０の領域と接触され、開口での発光層５０が存在する領域が発光のために利用され、したがって、開口によって有効発光領域９０を限定することができる。なお、上記の各サブ画素の有効発光領域９０の実施形態は、上記の実施例を参照すればよく、ここでは繰り返して説明しない。

具体的に実施する時、第１の電源線は、駆動電圧を伝送する電源線として配置される。データ線は、データ電圧を伝送する信号線として構成されてもよい。本開示の実施例において、図９ａ、図９ｂ、及び図１１に示されたように、第１の電源線２１０およびデータ線２３０は、第１方向Ｆ１に沿って配列され、且つ、第２方向Ｆ２に沿って延びるし、そして、第１方向Ｆ１と第２方向Ｆ２とは異なる。例示的に、第１方向Ｆ１は、第２方向Ｆ２に垂直される。例示的に、第１方向Ｆ１は、表示パネルの行方向であるゲート線が延びる方向であってもよく、第２方向Ｆ２は、表示パネル列方向であるデータ線が延びる方向であってもよい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。

一般的に、表示分野において、１つの画素は、通常に、それぞれ単一の色（たとえば、赤、緑、または、青）を表示させる複数のサブ画素を含み、異なる色のサブ画素の比率を制御することによって、異なる色の表示を実現するので、上記のサブ画素は単一の色のサブ画素であることができる。具体的に実施する時、本開示の実施例において、図９ａ～図１０に示されたように、複数の重複ユニット００１の夫々は、第２方向Ｆ２に沿って配列された１つの第１色サブ画素０１０と、１つの第２色サブ画素対０２０と、１つの第３色サブ画素０３０とを含んでもよい。ここで、第２色サブ画素対０２０は、第１方向Ｆ１に沿って配列された２つの第２色サブ画素０２１、０２２を含んでもよい。ここで、第１色サブ画素０１０は、第１色の光を発光するように構成され、第２色サブ画素０２１、０２２は、第２色の光を発光するように構成され、第３色サブ画素は、第３色の光を発光するように構成される。いくつかの例において、第１色、第２色、および、第３色は、赤、緑、および、青の中から選択してもよい。たとえば、第１色は赤であり、第２色は緑であり、第３色は青である。したがって、当該重複ユニット００１は、赤サブ画素、緑サブ画素、および、青サブ画素の配列構造である。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない。上記の第１色、第２色、および、第３色は、他の色であってもよい。なお、上記の各サブ画素の配列方式は、上記の実施形態を参照すればよく、ここでは繰り返して説明しない。

具体的に実施する時、本開示の実施例において、図９ａ～図１０に示されたように、複数の重複ユニット００１は、第２方向Ｆ２に沿って配列されて重複ユニットグループを形成し、重複ユニットグループは、第１方向Ｆ１に沿って配列され、且つ、隣接する２つの重複ユニットグループにおける重複ユニット００１は、位置をずらして配列される。例示的に、隣接する２つの重複ユニットグループにおける重複ユニット００１は、重複ユニット００１のサイズの１／２だけずれる。なお、１つの上記の重複ユニット００１のサイズは、第２方向Ｆ２において隣接する２つの重複ユニット００１における同一の色サブ画素の中心の間の距離であってもよい。たとえば、１つの上記の重複ユニット００１のサイズは、第２方向Ｆ２において隣接する２つの重複ユニット００１における第１色サブ画素０１０の中心の間の距離であってもよい。

具体的に実施する時、本開示の実施例において、図９ａ～図１０に示されたように、第１色サブ画素０１０の主体部分４１１の第２方向Ｆ２のサイズは、第３色サブ画素０３０の主体部分４１３の第２方向Ｆ２のサイズよりも小さい。そして、第１色サブ画素０１０の主体部分４１１の第１方向Ｆ１のサイズは、第３色サブ画素０３０の主体部分４１３の第１方向Ｆ１のサイズよりも大きい。例示的に、第３色サブ画素０３０の主体部分４１３の第２方向Ｆ２のサイズは、第３色サブ画素０３０の主体部分４１３の第１方向Ｆ１のサイズよりも小さく、かつ、第１色サブ画素０１０の主体部分４１１の第２方向Ｆ２のサイズは、第１色サブ画素０１０の主体部分４１１の第１方向Ｆ１のサイズよりも小さい。当然ながら、本開示の実施例は、これらを含むが、これらに限定されない、上記の各サイズとの間の関係は、他の形態であってもよい。

具体的に実施する時、図９ａ～図１１に示されたように、隣接する１つの第１の電源線２１０および１つのデータ線２３０を１つの信号線グループとし、本開示の実施例において、第３色サブ画素０３０において、基板１００への主体部分４１３の正投影は、基板１００への２つの信号線グループの正投影を覆う。そして、基板１００への主体部分４１３の正投影と重なる２つの信号線グループは、主体部分４１３の中心の両側で平行に設置される。例示的に、第３色サブ画素０３０において、基板１００への主体部分４１３の正投影は、基板１００への２つの第１の電源線２１０および２つのデータ線２３０の正投影を覆う。そして、１つの第１の電源線２１０および１つのデータ線２３０は、主体部分４１３の一側で平行に設置され、もう１つの第１の電源線２１０およびもう１つのデータ線２３０は、主体部分４１３の他の側で平行に設置される。

さらに、具体的に実施する時、本開示の実施例において、図９ａ～図１１に示されたように、第３色サブ画素０３０において、基板１００への主体部分４１３の正投影と基板１００への２つのブリッジング線２４０の正投影とは、少なくとも一部が重なる。例示的に、基板１００への主体部分４１３の正投影と、基板１００への１つのブリッジング線２４０の正投影とは重なり、かつ、基板１００への主体部分４１３の正投影と、基板１００への他の１つのブリッジング線２４０の正投影の縁部とは重なる。

具体的に実施する時、図９ａ～図１１に示されたように、第１色サブ画素０１０において、基板１００への主体部分４１１の正投影は、基板１００への２つの信号線グループの正投影を覆う。そして、基板１００への主体部分４１１の正投影と重なる２つの信号線グループは、主体部分４１１の両側で平行に設置される。例示的に、第１色サブ画素０１０において、基板１００への主体部分４１１の正投影は、基板１００への２つの第１の電源線２１０および２つのデータ線２３０の正投影を覆う。そして、１つの第１の電源線２１０および１つのデータ線２３０は、主体部分４１１の一側で平行に設置され、もう１つの第１の電源線２１０およびもう１つのデータ線２３０は、主体部分４１１の他の側で平行に設置される。

さらに、具体的に実施する時、本開示の実施例において、図９ａ～図１１に示されたように、第１色サブ画素０１０において、基板１００への主体部分４１１の正投影と基板１００への１つのブリッジング線２４０の正投影とは重なる。例示的に、基板１００への主体部分４１１の正投影と基板１００への１つのブリッジング線２４０の正投影の縁部とは重なる。

具体的に実施する時、図９ａ～図１１に示されたように、第２色サブ画素において、基板１００への主体部分の正投影と、基板１００への１つの信号線グループの正投影とは重なる。そして、同一の第２色サブ画素対０２０において、基板１００への２つの第２色サブ画素の主体部分の正投影と重なる信号線グループは、隣接して設置される。例示的に、第２色サブ画素対０２０は、１番目の第２色サブ画素０２１と２番目の第２色サブ画素０２２とを含んでもよい。ここで、１番目の第２色サブ画素０２１において、基板１００への主体部分４１２１の正投影と、基板１００への１つの第１の電源線２１０および１つのデータ線２２０の正投影とは重なる。２番目の第２色サブ画素０２２において、基板１００への主体部分４１２２の正投影と、基板１００への他の１つの第１の電源線２１０および他の１つのデータ線２２０の正投影とは重なる。

さらに、具体的に実施する時、図９ａ～図１１に示されたように、基板１００への１番目の第２色サブ画素０２１における主体部分４１２１の正投影は、さらに、基板１００への１つのブリッジング線２４０の正投影の縁部と重なってもよい。

さらに、具体的に実施する時、図９ａ～図１１に示されたように、基板１００への２番目の第２色サブ画素０２２における主体部分４１２２の正投影は、さらに、基板１００への２つのブリッジング線２４０の正投影の縁部と重なってもよい。

具体的に実施する時、本開示の実施例において、図９ａ、図９ｂ、図１２、及び図１６に示されたように、各第３色サブ画素０３０において、主体部分４１３と補助部分４２３とは、互いに電気的に接続され、補助部分４２３は、第１のビア３１０を介して第１の接続線２２３と互いに電気的に接続され、第１の接続線２２３は、画素駆動回路２０におけるトランジスタのドレイン電極に電気的に接続されることによって、画素駆動回路２０によって生成された電気信号を陽極４００に入力し、かつ、対応する電圧を陰極６０に印加することによって、発光層５０を発光させるように駆動する。

具体的に実施する時、本開示の実施例において、図９ａ、図９ｂ、図１２、及び図１６に示されたように、各第３色サブ画素０３０において、基板１００への主体部分４１３の正投影と基板１００への第１のビア３１０の正投影とは重ならない。このようにして、各第３色サブ画素０３０における主体部分４１３が第１のビア３１０の影響を受けないようにすることができ、第１のビア３１０によって主体部分４１３が平らでない状況の発生を避け、これにより、表示パネルのカラーキャスト現象を改善することができる。

オプションとして、第１の絶縁層は、平坦層として構成されてもよく、これにより、第１の絶縁層に位置する主体部分が比較的に高い平坦度を有するようにする。

具体的に実施する時、本開示の実施例において、図９ａ～図１０、図１２、及び図１６に示されたように、第３色サブ画素０３０において、主体部分４１３は、軸対称図形であってもよく、そして、第１のビア３１０は、第２方向Ｆ２に沿う主体部分４１３の対称軸に位置してもよい。例示的に、第３色サブ画素０３０における主体部分４１３は、第２方向Ｆ２に沿う第１の対称軸を有してもよい。例示的に、第３色サブ画素０３０における主体部分４１３の形状は、ほぼ六角形または楕円形であり、六角形の長対称軸または楕円形の長軸は、第１方向Ｆ１にほぼ平行され、六角形の短対称軸または楕円形の短軸は、第２方向Ｆ２にほぼ平行され、六角形の短対称軸または楕円形の短軸を第１の対称軸とすることができる。例示的に、第３色サブ画素０３０における第１のビア３１０を、第１の対称軸に対してほぼ軸対称に設置してもよい。また、第３色サブ画素０３０における第１のビア３１０を、第１の対称軸に対してほぼ軸対称に設置することでなく、ただ第１の対称軸と交差するように設置してもよい。当然ながら、実際の応用において、実際の応用の環境に応じて、第３色サブ画素０３０における第１のビア３１０の実施形態を設計して確定すればよく、ここでは限定しない。

具体的に実施する時、本開示の実施例において、図９ａ、図９ｂ、図１３、及び図１６に示されたように、各第１色サブ画素０１０において、主体部分４１１と補助部分４２１とは、互いに電気的に接続され、補助部分４２１は、第１のビア３１０を介して第１の接続線２２１と互いに電気的に接続され、第１の接続線２２１と画素駆動回路２０におけるトランジスタのドレイン電極とが電気的に接続されることによって、画素駆動回路２０によって生成された電気信号を陽極４００に入力し、また、対応する電圧を陰極６０に印加することによって、発光層５０を発光させるように駆動する。

具体的に実施する時、本開示の実施例において、図９ａ、図９ｂ、図１３、及び図１６に示されたように、各第１色サブ画素０１０において、基板１００への主体部分４１１の正投影と基板１００への第１のビア３１０の正投影とは重ならない。このようにして、各第１色サブ画素０１０における主体部分４１１が第１のビア３１０の影響を受けないようにすることができ、第１のビアによって主体部分４１１が平らでない状況の発生を避け、これにより、表示パネルのカラーキャスト現象を改善することができる。

具体的に実施する時、本開示の実施例において、図９ａ、図９ｂ、及び図１０に示されたように、第１色サブ画素０１０において、主体部分４１１は、軸対称図形であってもよく、また第１のビア３１０は、第２方向Ｆ２に沿う主体部分４１１の対称軸に位置してもよい。例示的に、第１色サブ画素０１０における主体部分４１１は、第２方向Ｆ２に沿う第２の対称軸を有してもよい。例示的に、第１色サブ画素０１０における主体部分４１１の形状は、ほぼ六角形または楕円形であり、六角形の長対称軸または楕円形の長軸は、第１方向Ｆ１にほぼ平行され、六角形の短対称軸または楕円形の短軸は、第２方向Ｆ２にほぼ平行され、六角形の短対称軸または楕円形の短軸を第２の対称軸とすることができる。例示的に、第１色サブ画素０１０における第１のビア３１０を、第２の対称軸に対してほぼ軸対称に設置してもよい。また、第１色サブ画素０１０における第１のビア３１０を、第２の対称軸に対してほぼ軸対称に設置することでなく、第１の対称軸と交差するように設置してもよい。当然ながら、実際の応用において、実際の応用の環境に応じて、第１色サブ画素０１０における第１のビア３１０の実施形態を設計して確定すればよく、ここでは限定しない。

具体的に実施する時、本開示の実施例において、図９ａ、図９ｂ、図１０、図１４、及び図１７に示されたように、各１番目の第２色サブ画素０２１において、主体部分４１２１は、補助部分４２２１と互いに電気的に接続され、補助部分４２２１は、第１のビア３１０を介して第１の接続線２２２１と互いに電気的に接続され、第１の接続線２２２１と画素駆動回路２０におけるトランジスタのドレイン電極とが電気的に接続されることによって、画素駆動回路２０によって生成された電気信号を陽極４００に入力し、そして、対応する電圧を陰極６０に印加することによって、発光層５０を発光させるように駆動する。

具体的に実施する時、本開示の実施例において、図９ａ、図９ｂ、図１０、図１５、及び図１７に示されたように、各２番目の第２色サブ画素０２２において、主体部分４１２２は、補助部分４２２２と互いに電気的に接続され、補助部分４２２２は、第１のビア３１０を介して第１の接続線２２２２と互いに電気的に接続され、第１の接続線２２２２と画素駆動回路２０におけるトランジスタのドレイン電極電気的に接続されることによって、画素駆動回路２０によって生成された電気信号を陽極４００に入力し、そして、対応する電圧を陰極６０に印加することによって、発光層５０を発光させるように駆動する。

オプションとして、図９ａ、図９ｂ、図１０、及び図１４～図１７に示されたように、各第２色サブ画素において、基板への主体部分の正投影と基板への第１のビアの正投影とは重ならない。例示的に、図９ａ、図９ｂ、図１０、図１４、及び図１７に示されたように、１番目の第２色サブ画素０２１において、基板１００への主体部分４１２１の正投影と基板１００への第１のビア３１０の正投影とは重ならない。このようにして、各１番目の第２色サブ画素０２１における主体部分４１２１が第１のビア３１０の影響を受けないようにすることができ、第１のビア３１０によって主体部分４１２１が平らでない状況の発生を避け、これにより、表示パネルのカラーキャスト現象を改善することができる。

例示的に、図９ａ、図９ｂ、図１０、図１５、及び図１７に示されたように、２番目の第２色サブ画素０２１において、基板１００への主体部分４１２２の正投影と基板１００への第１のビア３１０の正投影とは重ならない。このようにして、各２番目の第２色サブ画素０２２における主体部分４１２２が第１のビア３１０の影響を受けないようにすることができ、第１のビア３１０によって主体部分４１２２が平らでない状況の発生を避け、これにより、表示パネルのカラーキャスト現象を改善することができる。

具体的に実施する時、本開示の実施例において、図９ａ～図１０に示されたように、同一の重複ユニット００１において、１番目の第２色サブ画素０２１の第１のビア３１０は、第１色サブ画素０１０の一側に接近して設置され、２番目の第２色サブ画素０２２の第１のビア３１０は、第１色サブ画素０１０の他の側に接近して設置される。すなわち、１番目の第２色サブ画素０２１の第１のビア３１０、および、２番目の第２色サブ画素０２２の第１のビア３１０は、それぞれ、第１色サブ画素０１０の両側に位置する。例示的に、同一の重複ユニット００１において、１番目の第２色サブ画素０２１の第１のビア３１０は、当該重複ユニット００１における第１色サブ画素０１０における主体部分４１１と、当該主体部分４１１の左側に隣接する第３色サブ画素０３０における主体部分４１３との間に設置されてもよい。また、同一の重複ユニット００１において、２番目の第２色サブ画素０２２の第１のビア３１０は、当該重複ユニット００１における第１色サブ画素０１０における主体部分４１１と、当該主体部分４１１の右側に隣接する第３色サブ画素０３０における主体部分４１３との間に設置されてもよい。

オプションとして、具体的に実施する時、本開示の実施例において、図９ａ～図１０に示されたように、同一の重複ユニット００１において、第１色サブ画素０１０の第１のビア３１０、第２色サブ画素対０２０における１番目の第２色サブ画素０２１の第１のビア３１０および２番目の第２色サブ画素０２２の第１のビア３１０は、第１方向Ｆ１に沿って、同一の直線上に配列される。例示的に、第２列の重複ユニットグループの１つの重複ユニット００１において、第１色サブ画素０１０の第１のビア３１０、第２色サブ画素対０２０における１番目の第２色サブ画素０２１の第１のビア３１０、および、２番目の第２色サブ画素０２２の第１のビア３１０について、これら３つの第１のビア３１０を、第１方向Ｆ１に沿って、同一の直線に配列してもよく、これにより、これら３つの第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することができる。

オプションとして、具体的に実施する時、本開示の実施例において、図９ａ～図１０に示されたように、同一の重複ユニット００１における第３色サブ画素０３０の第１のビア３１０および第１色サブ画素０１０の第１のビア３１０は、第２方向Ｆ２に沿って、同一の直線に配列される。このようにしても、これら３つの第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することができる。

オプションとして、具体的に実施する時、本開示の実施例において、図９ａ～図１０に示されたように、同一の重複ユニットグループにおいて、第３色サブ画素０３０の第１のビア３１０及び第１色サブ画素０１０の第１のビア３１０は、第２方向Ｆ２に沿って同一の直線に配列される。そして、同一の重複ユニットグループにおいて、各第２色サブ画素対０２０における１番目の第２色サブ画素０２１の第１のビア３１０は、第２方向Ｆ２に沿って同一の直線に配列される。そして、同一の重複ユニットグループにおいて、各第２色サブ画素対０２０における２番目の第２色サブ画素０２２の第１のビア３１０は、第２方向Ｆ２に沿って同一の直線に配列される。このようにしても、これら第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することができる。

具体的に実施する時、本開示の実施例において、図９ａ～図１０に示されたように、奇数類の重複ユニットグループにおいて、同一行の重複ユニット００１における第１色サブ画素０１０の第１のビア３１０、第２色サブ画素対０２０における１番目の第２色サブ画素０２１の第１のビア３１０、および、２番目の第２色サブ画素０２２の第１のビア３１０は、第１方向Ｆ１に沿って同一の直線に配列される。このようにしても、表示パネルにおけるこれら３つの第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することができる。

具体的に実施する時、本開示の実施例において、図９ａ～図１０に示されたように、奇数類の重複ユニットグループにおいて、同一行の重複ユニット００１における第３色サブ画素０３０の第１のビア３１０は、第１方向Ｆ１に沿って同一の直線に配列される。このようにしても、表示パネルにおけるこれら３つの第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することができる。

具体的に実施する時、本開示の実施例において、図９ａ～図１０に示されたように、偶数類の重複ユニットグループにおいて、同一行の重複ユニット００１における第１色サブ画素０１０の第１のビア３１０、第２色サブ画素対０２０における１番目の第２色サブ画素０２１の第１のビア３１０、および、２番目の第２色サブ画素０２２の第１のビア３１０は、第１方向Ｆ１に沿って同一の直線に配列される。このようにしても、表示パネルにおけるこれら３つの第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することができる。

具体的に実施する時、本開示の実施例において、図９ａ～図１０に示されたように、偶数類の重複ユニットグループにおいて、同一行の重複ユニット００１における第３色サブ画素０３０の第１のビア３１０は、第１方向Ｆ１に沿って同一の直線に配列される。このようにしても、表示パネルにおけるこれら３つの第１のビア３１０を製造する時に使用するマスク（Ｍａｓｋ）の設計の難易度を低減することができる。

なお、本実施例における第１のビアの実施形態は、上記の実施例における第１のビアの実施形態を参照してもよく、ここでは繰り返して説明しない。

なお、プロセス条件の制約または他の要素により、上記の各特徴では、「同一」は完全に同じ意味ではなく、いくつかの偏差がある可能性があり、したがって、上記の各特徴同士の間の「同一」関係が上記の条件をほぼ満たさればよく、いずれも本発明の保護範囲に属する。たとえば、上記の「同一」は、誤差許可範囲内の同一であればよい。

そして、プロセス条件の制約または他の要素により、上記の異なるビアが完全に第１方向又は第２方向に沿って１つの直線に配列されるようにすることができなく、いくつかの偏差がある可能性があり、したがって、上記の１つの直線に配列されるといった関係は上記の条件をほぼ満たされればよく、いずれも本発明の保護範囲に属する。

本開示の実施例は、同一の発明構想に基づいて、表示装置をさらに提供し、当該表示装置は、本開示の実施例によって提供される上記のエレクトロルミネセント表示パネルを含む。当該表示装置が解決しようとする問題の原理は、前述したエレクトロルミネセント表示パネルに類似するので、当該表示装置の実施は前述したエレクトロルミネセント表示パネルの実施を参照すればよく、重複する部分はここで繰り返して説明しない。

具体的に実施する時、本開示の実施例において、表示装置は、携帯電話、タブレットコンピューター、テレビ、ディスプレイ、ノートブックコンピューター、デジタルフォトフレーム、ナビゲーターなどといった、表示機能を有する任意の製品またはコンポーネントであってもよい。当該表示装置が他の不可欠な構成要素のいずれも備えることは、当業者によって理解されるべきであり、ここでは説明せず、本開示を限定するものとしていけない。

本開示の実施例によって提供されるエレクトロルミネセント表示パネル、及び表示装置によると、互いに電気的に接続された主体部分と補助部分とを含むように陽極をさせ、補助部分が第１のビアを介して第１の導電層に電気的に接続されるようにすることによって、陽極が第１の導電層を介して画素駆動回路と互いに電気的に接続されるようにする。そして、少なくとも１つのサブ画素において、基板への主体部分の正投影と基板への第１のビアの正投影とは重ならないので、当該サブ画素における第１のビアを回避することができることによって、当該サブ画素における陽極の主体部分が第１のビアの深さの影響を受けないように、陽極の主体部分においての凹みが生じることを避けることができ、第１のビアによって陽極が平らでない状況の発生を避け、さらに、表示パネルのカラーキャスト現象を改善する。

明らかに、当業者は本開示の実施例の主旨及び範囲を離脱しないように、本開示の実施例に対し様々な変更及び変形を行うことができる。このように、本開示のこのような変更及び変形が本開示の請求範囲及び均等的な技術範囲に属する場合、本開示はこれらの変更及び変形を含むと図る。

１０ 下地基板
２０ 画素駆動回路
２１ 接続線
３０ 平坦層
３１ ビア
４０ 陽極
５０ 発光層
６０ 陰極
８０ 画素限定層
９０ 有効発光領域
１００ 基板
２００ 第１の導電層
２１０ 第１の電源線
２１１ 複数のサブ電源線
２１２ 導線
２２０、２２１、２２２１、２２２２、２２３ 第１の接続線
２３０ データ線
２４０ ブリッジング線
３００ 第１の絶縁層
３１０ 第１のビア
３４１ａ、３４２ａ、３４３ａ、３５１ａ 接続部
３８１ａ、３８２ａ、３８３１ａ、３８３２ａ、３８４ａ、３８５ａ、３８６ａ、３８７ａ、３８８ａ ビア
３５１ａ 接続部
４００ 陽極
４１０、４１１、４１３、４１２１、４１２２ 主体部分
４２０、４２１，４２３、４２２１、４２２２ 補助部分
５００ 第２の絶縁層
５２０ 第２のビア
５３０ 第３のビア
６１０ 第２の電源線
６２０、６２１、６２２１、６２２２、６２３ 第２の接続線
７１０ 第４のビア
００１ 重複ユニット
０１０ 第１色サブ画素
０２０ 第２色サブ画素対
０２１、０２２ 第２色サブ画素
０３０ 第３色サブ画素
０１２０ 発光元件
０１２１ 画素駆動回路
０１２２ 画素駆動回路
０１２３ 第１の発光制御回路
０１２４ 第２の発光制御回路
０１２６ データ書込回路
０１２７ 記憶回路
０１２８ 閾値補償回路
０１２９ リセット回路
０３１０ アクティブ半導体層
０３２０ ゲート導電層
０３３０ 基準導電層
０３４０ ソース・ドレイン金属層
０３５０ 補助金属層

Claims (35)

1. 下地基板と、
   画素駆動回路を含む複数のサブ画素とを備え、
   前記画素駆動回路は層を含み、
   前記画素駆動回路は、
   前記下地基板の上に位置する第１の導電層と、
   前記第１の導電層における前記下地基板から離れる側に位置する陽極と、を含み、
   前記第１の導電層は、互いに間隔して配置された、陽極接続部と、データ線と、電源線とを含み、前記データ線の第２方向のサイズは第１方向のサイズよりも大きく、前記電源線の前記第２方向のサイズは前記第１方向のサイズよりも大きく、前記第１方向と前記第２方向とは互いに異なり、
   前記陽極が位置する層と前記第１の導電層の間に少なくとも１つの膜層を有し、且つ、前記陽極は、前記少なくとも１つの膜層を貫通する第１のビアを介して前記陽極接続部に直接に接続され、
   前記サブ画素は、第１のサブ画素と、第２のサブ画素とを含み、前記第１のサブ画素は第１の画素駆動回路を含み、前記第２のサブ画素は第２の画素駆動回路を含み、
   前記第１の画素駆動回路は、前記層に位置する第１の半導体図形を含み、前記第２の画素駆動回路は、前記層に位置する第２の半導体図形を含み、
   前記第１の画素駆動回路と前記第２の画素駆動回路とは前記第１方向に沿って配置され、
   前記陽極は第１の陽極を含み、前記第１の陽極は、前記第１の画素駆動回路とは前記第２方向に沿って配置され、前記第１の陽極の前記第１方向のサイズは、前記第１の陽極の前記第２方向のサイズよりも大きく、
   前記データ線は、第１のデータ線と、第２のデータ線とを含み、前記第１のデータ線は、前記第１の画素駆動回路に電気的に接続され、前記第２のデータ線は、前記第２の画素駆動回路に電気的に接続され、
   前記電源線は、第１の電源線と、第２の電源線とを含み、前記下地基板への前記第１の電源線の正投影と前記下地基板への前記第１の半導体図形の正投影とは重なり、前記下地基板への前記第２の電源線の正投影と前記下地基板への前記第２の半導体図形の正投影とは重なり、
   前記画素駆動回路はコンデンサープレートを含み、前記第１の画素駆動回路は第１のコンデンサープレートを含み、前記第２の画素駆動回路は第２のコンデンサープレートを含み、前記第１のコンデンサープレートと前記第２のコンデンサープレートは同じ層に配置され、
   前記下地基板への前記第１の画素駆動回路に電気的に接続される第１の陽極の正投影は、前記下地基板への前記第１のコンデンサープレートの正投影、前記下地基板への前記第２のコンデンサープレートの正投影、前記下地基板への前記第１のデータ線の正投影、前記下地基板への前記第２のデータ線の正投影、前記下地基板への前記第１の電源線の正投影および前記下地基板への前記第２の電源線の正投影それぞれとは重なり、および、前記下地基板への前記第１の陽極と前記第１のコンデンサープレートの正投影との重なる面積は、前記下地基板への前記第１の陽極と前記第２のコンデンサープレートの正投影と重なる面積よりも大きく、
   前記下地基板への前記第１の陽極と前記第１のデータ線の正投影との重なる面積は、前記下地基板への前記第１の陽極と前記第２のデータ線の正投影との重なる面積と等しい、エレクトロルミネセント表示パネル。
2. それぞれの前記画素駆動回路は駆動トランジスタを含み、前記駆動トランジスタはゲート電極を含み、
   前記第１のコンデンサープレートは、前記第１の画素駆動回路における駆動トランジスタのゲート電極として使用され、
   前記第２のコンデンサープレートは、前記第２の画素駆動回路における駆動トランジスタのゲート電極として使用される、請求項１に記載のエレクトロルミネセント表示パネル。
3. 前記下地基板への前記電源線の正投影と前記下地基板への前記駆動トランジスタのゲート電極の正投影とは重なる、請求項２に記載のエレクトロルミネセント表示パネル。
4. 前記陽極は、互いに電気的に接続された主体部分と補助部分とを含み、
   前記下地基板への前記陽極の有効発光領域の正投影は、前記下地基板への前記主体部分の正投影の内部に位置し、且つ、前記主体部分の境界と前記陽極の境界とは少なくとも部分的に同一であり、前記下地基板への前記第１のビアの正投影は、前記下地基板への前記補助部分の正投影の内部に位置し、且つ、前記補助部分と前記陽極とは少なくとも部分的に同一の境界を持ち、
   前記下地基板への前記第１の陽極における主体部分と前記第１のデータ線の正投影と重なる面積は、前記下地基板への前記第１の陽極における主体部分と前記第２のデータ線の正投影との重なる面積と等しい、請求項１に記載のエレクトロルミネセント表示パネル。
5. 前記第１のデータ線と前記第１の電源線との間の距離は、前記第１の電源線と前記第２の電源線との間の距離より小さい、請求項１～４のいずれか一項に記載のエレクトロルミネセント表示パネル。
6. それぞれの前記画素駆動回路は蓄積コンデンサを含み、前記蓄積コンデンサはリファレンスプレートを含み、前記リファレンスプレートは、前記コンデンサープレートと前記第１の導電層との間に位置し、
   前記リファレンスプレートはプレート穴を有し、
   前記下地基板への前記第１の陽極の正投影は、前記下地基板への前記第１のサブ画素におけるリファレンスプレートのプレート穴の正投影と重なる、請求項１～４のいずれか一項に記載のエレクトロルミネセント表示パネル。
7. 前記第１方向の前記第１の陽極の縁部は、前記第２方向において第１の陽極サイズを有し、
   前記第１方向の前記第１の陽極の中間部分は、前記第２方向において第２の陽極サイズを有し、
   前記第１の陽極サイズは前記第２の陽極サイズより小さい、請求項１～４のいずれか一項に記載のエレクトロルミネセント表示パネル。
8. 前記第２方向上の前記第１のサブ画素における陽極の縁部は、前記第１方向において第３の陽極サイズを有し、
   前記第２方向上の前記第１のサブ画素における陽極の中間部分は、前記第１方向において第４の陽極サイズを有し、
   前記第３の陽極サイズは前記第４の陽極サイズより小さい、請求項１～４のいずれか一項に記載のエレクトロルミネセント表示パネル。
9. 第１の発光色を有する２つのサブ画素の有効発光領域の中心の間に、第１の最小距離を有し、
   第２の発光色を有する２つのサブ画素の有効発光領域の中心の間に、第２の最小距離を有し、
   前記第１の最小距離は、前記第２の最小距離より小さく、
   前記第２の発光色は、前記第１の発光色以外のいずれかの発光色である、請求項１～４のいずれか一項に記載のエレクトロルミネセント表示パネル。
10. 前記サブ画素は第３のサブ画素を含み、
    前記第１のサブ画素における補助部分が前記第１のサブ画素における主体部分を突出する方向は、第１の突出方向であり、
    前記第２のサブ画素における補助部分が前記第２のサブ画素における主体部分を突出する方向は、第２の突出方向であり、
    前記第３のサブ画素における補助部分が前記第３のサブ画素における主体部分を突出する方向は、第３の突出方向であり、
    前記第１の突出方向と前記第３の突出方向との間の夾角は、前記第１の突出方向と前記第２の突出方向との間の夾角より小さい、請求項４に記載のエレクトロルミネセント表示パネル。
11. 前記第１のサブ画素における陽極と前記第２のサブ画素における陽極との間の最小距離は、前記第１のサブ画素における補助部分の長さより小さい、請求項１０に記載のエレクトロルミネセント表示パネル。
12. 前記第１のサブ画素における第１のビアと前記第３のサブ画素における第１のビアの間の距離は、前記第１方向上の前記第３のサブ画素における陽極の長さより小さい、請求項１０に記載のエレクトロルミネセント表示パネル。
13. 前記下地基板への前記第１の陽極における主体部分と前記第１の電源線の正投影との重なる面積は、前記下地基板への前記第１の陽極における主体部分と前記第２の電源線の正投影との重なる面積と等しい、請求項４に記載のエレクトロルミネセント表示パネル。
14. 前記下地基板への前記第１の陽極における主体部分と、前記第１の電源線と前記第１のデータ線の正投影との重なる面積の和は、第１の面積の和であり、
    前記下地基板への前記第１の陽極における主体部分と、前記第２の電源線と前記第２のデータ線の正投影との重なる面積の和は、第２の面積の和であり、
    前記第１の面積の和と前記第２の面積の和は、等しい、請求項４に記載のエレクトロルミネセント表示パネル。
15. 前記下地基板への前記陽極の正投影と、前記下地基板への走査信号線、リセット制御信号線およびリセット電源信号線の正投影それぞれとは重なり、
    前記走査信号線は、前記画素駆動回路における閾値補償トランジスタを制御するように構成され、
    前記リセット制御信号線は、前記画素駆動回路における第１のリセットトランジスタを制御するように構成され、
    前記リセット電源信号線は初期化電圧を提供するように構成される、請求項１～４のいずれか一項に記載のエレクトロルミネセント表示パネル。
16. 前記第１のリセットトランジスタの第２電極は、駆動トランジスタのゲート電極に電気的に接続され、前記リセット電源信号線は、前記第１のリセットトランジスタを介して前記駆動トランジスタのゲート電極に電気的に接続される、請求項１５に記載のエレクトロルミネセント表示パネル。
17. 導電層に配置された第１の接続ブロックは、前記駆動トランジスタのゲート電極および前記層における前記閾値補償トランジスタのソース電極領域またはドレイン電極領域に電気的に接続され、
    前記導電層は、前記陽極と前記層との間に配置される、請求項１６に記載のエレクトロルミネセント表示パネル。
18. 前記下地基板への前記走査信号線の正投影と、前記下地基板への前記第１の接続ブロックの正投影は重なる、請求項１７に記載のエレクトロルミネセント表示パネル。
19. 前記導電層に配置された第２の接続ブロックは、前記リセット電源信号線と、前記層における前記第１のリセットトランジスタのソース電極領域と電気的に接続する、請求項１７に記載のエレクトロルミネセント表示パネル。
20. 前記下地基板への前記走査信号線の正投影と前記下地基板への前記リセット電源信号線の正投影との間に前記下地基板への前記リセット制御信号線の正投影がある、請求項１５に記載のエレクトロルミネセント表示パネル。
21. 前記電源線は、リファレンス導電層に配置されるリファレンスプレートに電気的に接続される、請求項１～４のいずれか一項に記載のエレクトロルミネセント表示パネル。
22. 前記第１の導電層における陽極が位置する層から離れる側に少なくとも１つの膜層が配置され、
    前記電源線は、前記少なくとも１つの膜層を貫通する接続スルーホールを介して画素駆動回路に電気的に接続され、
    前記第１の陽極それぞれは、前記第１の電源線に対応する接続スルーホールおよび前記第２の電源線に対応する接続スルーホールと重なり、前記下地基板への前記第１の陽極と前記第１の電源線に対応する接続スルーホールの正投影との重なる面積と、前記下地基板への前記第１の陽極と前記第２の電源線に対応する接続スルーホールの正投影と重なる面積とは等しい、請求項１～４のいずれか一項に記載のエレクトロルミネセント表示パネル。
23. １種の色のサブ画素における陽極の主体部分と、対応するコンデンサープレートとは重ならない、請求項４に記載のエレクトロルミネセント表示パネル。
24. 前記１種の色は、前記第１の画素駆動回路が存在するサブ画素の発光色と異なる、請求項２３に記載のエレクトロルミネセント表示パネル。
25. 少なくとも２つの陽極の補助部分の延在方向は異なる、請求項４に記載のエレクトロルミネセント表示パネル。
26. 前記陽極は第４の陽極をさらに含み、前記第１方向上の前記第４の陽極のサイズは、前記第２方向のサイズより大きく、
    前記第４の陽極は、前記第１のデータ線、前記第２のデータ線、前記第１の電源線および前記第２の電源線それぞれと重なり、
    前記下地基板への前記第１の陽極に対応する有効発光領域の正投影と、前記下地基板への前記第４の陽極に対応する有効発光領域の正投影とは、平行移動された後に重ならない、請求項１～４のいずれか一項に記載のエレクトロルミネセント表示パネル。
27. 前記下地基板への前記第４の陽極と前記第１の電源線の正投影との重なる面積は、前記下地基板への前記第４の陽極と前記第２の電源線の正投影との重なる面積より大きい、請求項２６に記載のエレクトロルミネセント表示パネル。
28. 前記複数のサブ画素における陽極の主体部分と、対応する陽極接続部とは重ならない、請求項４に記載のエレクトロルミネセント表示パネル。
29. 前記複数のサブ画素は緑色のサブ画素を含み、
    前記緑色のサブ画素における陽極接続部と、対応する陽極の主体部分とは重ならない、請求項２８に記載のエレクトロルミネセント表示パネル。
30. 前記緑色のサブ画素において、前記第１のビアおよび対応する前記陽極の主体部分は、前記第１方向において重ならなく、且つ、前記第１のビアと、対応する前記有効発光領域とは、前記第１方向において重ならない、請求項２９に記載のエレクトロルミネセント表示パネル。
31. 複数の前記サブ画素における第１のビアは、前記第１方向に沿って延在する同一の直線上に位置し、
    前記下地基板への少なくとも２つの前記第１のビアに対応する有効発光領域の正投影は、平行移動された後に重ならない、請求項３０に記載のエレクトロルミネセント表示パネル。
32. 複数の前記サブ画素における第１のビアは、前記第１方向に沿って延在する同一の直線上に位置し、
    少なくとも２つの前記第１のビアは、対応する陽極の主体部分と前記第２方向上において重ならなく、且つ、少なくとも２つの前記第１のビアは、対応する有効発光領域と前記第２方向において重ならない、請求項３０に記載のエレクトロルミネセント表示パネル。
33. 前記緑色のサブ画素における補助部分は、陽極穴配置部と陽極穴接続部とを含み、前記陽極穴配置部と陽極穴接続部のいずれもロングストリップ状を有し、前記陽極穴接続部は、前記主体部分および前記陽極穴配置部を電気的に接続させるように構成され、
    前記緑色のサブ画素において、前記下地基板への前記第１のビアの正投影は、前記下地基板への前記陽極穴配置部の正投影内部に位置し、且つ、前記陽極穴配置部の最大幅は前記陽極穴接続部の最大幅より大きい、請求項２９～３２のいずれか一項に記載のエレクトロルミネセント表示パネル。
34. 複数の前記サブ画素は、少なくとも２つの緑色のサブ画素を含み、
    １つの緑色のサブ画素における前記下地基板への陽極と、対応するコンデンサープレートの正投影との間の重なる面積は、他の１つの緑色のサブ画素における前記下地基板への陽極と、対応するコンデンサープレートの正投影との間の重なる面積と等しく、
    前記少なくとも２つの緑色のサブ画素における前記下地基板への少なくとも２つの陽極に対応する有効発光領域の正投影は平行移動された後に重なる、請求項３０～３２のいずれか一項に記載のエレクトロルミネセント表示パネル。
35. 請求項１～３４のいずれか一項に記載のエレクトロルミネセント表示パネルを備える表示装置。

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